用于測(cè)量sram陣列電容的測(cè)試電路及測(cè)量sram陣列電容的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種用于測(cè)量靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)陣列電容的測(cè)試電路及測(cè)量SRAM陣列電容的方法。
【背景技術(shù)】
[0002]對(duì)于SRAM陣列電容來(lái)說(shuō)，當(dāng)前常用電橋法來(lái)測(cè)量電容。圖1為當(dāng)前常用的測(cè)量電容的電橋法電路圖。如圖1所示，電橋平衡時(shí)可以用等式Rx+l/j ω(:χ = R4/R3(R2+l/j coC2)來(lái)表示，則Cx = R3C2/R4。當(dāng)前常用的用于SRAM陣列電容的測(cè)試結(jié)構(gòu)通常采用LCR測(cè)試儀(例如Agilent4284)對(duì)電容進(jìn)行直接測(cè)量。這類常規(guī)測(cè)試儀的精度不高，因此直接利用這類測(cè)試儀測(cè)量電容時(shí)的誤差會(huì)比較大。并且，采用LCR測(cè)試儀測(cè)量電容時(shí)每次測(cè)試都要求電容校準(zhǔn)(calibrat1n),比較麻煩。

【發(fā)明內(nèi)容】

[0003]針對(duì)現(xiàn)有技術(shù)的不足，一方面，本發(fā)明提供一種用于測(cè)量SRAM陣列電容的測(cè)試電路，所述測(cè)試電路包括:待測(cè)SRAM陣列、用于與所述待測(cè)SRAM陣列進(jìn)行比較的比較SRAM陣列、與所述待測(cè)SRAM陣列相對(duì)應(yīng)的第一 PM0S管和第一 NM0S管、以及與所述比較SRAM陣列相對(duì)應(yīng)的第二 PM0S管和第二 NM0S管。其中，所述第一 PM0S管的漏極連接第一電源，所述第二 PM0S管的漏極連接第二電源；所述第一 NM0S管的源極連接第三電源，所述第二 NM0S管的源極連接所述第三電源；所述第一PM0S管的柵極和所述第二PM0S管的柵極相連接，所述第一 NM0S管的柵極和所述第二 NM0S管的柵極相連接；所述待測(cè)SRAM陣列的第一端口連接所述第一 PM0S管的源極和所述第一 NM0S管的漏極，所述待測(cè)SRAM陣列的第二端口連接所述第三電源；所述比較SRAM陣列的第一端口連接所述第二 PM0S管的源極和所述第二 NM0S管的漏極，所述比較SRAM陣列的第二端口連接所述第三電源。
[0004]在本發(fā)明的一個(gè)實(shí)施例中，所述測(cè)試電路包括多個(gè)所述比較SRAM陣列，并且多個(gè)所述比較SRAM陣列中的每一個(gè)均對(duì)應(yīng)于一個(gè)所述第二 PM0S管和一個(gè)所述第二 NM0S管。
[0005]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列和所述比較SRAM陣列的區(qū)別在于存儲(chǔ)容量不同。
[0006]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列和所述比較SRAM陣列包含的存儲(chǔ)單元的個(gè)數(shù)不同。
[0007]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列和所述比較SRAM陣列的區(qū)別在于是否包含存儲(chǔ)單元(cell)。
[0008]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列包含存儲(chǔ)單元，所述比較SRAM陣列不包含存儲(chǔ)單元。
[0009]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列和所述比較SRAM陣列的區(qū)別在于所包含的工序階段不同。
[0010]在本發(fā)明的一個(gè)實(shí)施例中，所述待測(cè)SRAM陣列包含前段工序(FE0L)，所述比較SRAM陣列不包含前段工序。
[0011 ] 在本發(fā)明的一個(gè)實(shí)施例中，所述第一電源和所述第二電源相同，均為Vdd。
[0012]在本發(fā)明的一個(gè)實(shí)施例中，所述第三電源為Vss。
[0013]另一方面，本發(fā)明提供一種使用如上所述的測(cè)試電路測(cè)量SRAM陣列電容的方法。當(dāng)所述測(cè)試電路工作時(shí)，在所述第一 PM0S管、所述第一 NM0S管、所述第二 PM0S管以及所述第二NM0S管上加脈沖，以使其導(dǎo)通或關(guān)閉；測(cè)量通過(guò)所述第一PM0S管的漏極的第一電流和通過(guò)所述第二 PM0S管的漏極的第二電流；以及基于所述第一電流和所述第二電流、所述脈沖的頻率以及使所述測(cè)試電路工作的所述第一電源和所述第二電源的電壓計(jì)算所述待測(cè)SRAM陣列的電容。
[0014]在本發(fā)明的一個(gè)實(shí)施例中，在所述第一 NM0S管和所述第二 NM0S管上所加的脈沖的寬度小于在所述第一 PM0S管和所述第二 PM0S管上所加的脈沖的寬度。
[0015]本發(fā)明所提供的用于測(cè)量SRAM陣列電容的測(cè)試電路僅在測(cè)試結(jié)構(gòu)中添加若干器件，結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，并且通過(guò)該測(cè)試電路，可以通過(guò)測(cè)量電流而非直接測(cè)量電容來(lái)間接測(cè)得電容，測(cè)量速度更快，測(cè)量精度更高。
【附圖說(shuō)明】
[0016]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。
[0017]附圖中:
[0018]圖1示出了當(dāng)前常用的測(cè)量電容的電橋法電路圖；
[0019]圖2示出了根據(jù)本發(fā)明實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路的結(jié)構(gòu)圖；
[0020]圖3示出了在圖2的PM0S管和NM0S管上所加的脈沖的波形圖；
[0021]圖4示出了根據(jù)本發(fā)明另一個(gè)實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路的結(jié)構(gòu)圖；
[0022]圖5示出了根據(jù)本發(fā)明又一個(gè)實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路的結(jié)構(gòu)圖；以及
[0023]圖6示出了根據(jù)本發(fā)明再一個(gè)實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路的結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0024]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0025]應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開(kāi)徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。
[0026]在此使用的術(shù)語(yǔ)的目的僅在于描述具體實(shí)施例并且不作為本發(fā)明的限制。在此使用時(shí)，單數(shù)形式的“一”、“一個(gè)”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語(yǔ)“組成”和/或“包括”，當(dāng)在該說(shuō)明書(shū)中使用時(shí)，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時(shí)，術(shù)語(yǔ)“和/或”包括相關(guān)所列項(xiàng)目的任何及所有組合。
[0027]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
[0028]實(shí)施例一
[0029]一方面，本發(fā)明提供一種用于測(cè)量SRAM陣列電容的測(cè)試電路。圖2示出了根據(jù)本發(fā)明實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路200的結(jié)構(gòu)圖。如圖2所示，用于測(cè)量SRAM陣列電容的測(cè)試電路200包括待測(cè)SRAM陣列201、用于與待測(cè)SRAM陣列201進(jìn)行比較的比較SRAM陣列202、與待測(cè)SRAM陣列相對(duì)應(yīng)的第一 PM0S管203和第一 NM0S管204、以及與比較SRAM陣列202相對(duì)應(yīng)的第二 PM0S管205和第二 NM0S管206。
[0030]其中，第一 PM0S管203的漏極連接第一電源，第二 PM0S管205的漏極連接第二電源；
[0031]第一 NM0S管204的源極連接第三電源，第二 NM0S管206的源極連接第三電源；
[0032]第一 PM0S管203的柵極和第二 PM0S管205的柵極相連接，第一 NM0S管204的柵極和第二 NM0S管206的柵極相連接；
[0033]待測(cè)SRAM陣列201的第一端口 A連接第一 PM0S管203的源極和第一 NM0S管204的漏極，待測(cè)SRAM陣列201的第二端口 B連接第三電源；
[0034]比較SRAM陣列202的第一端口連接第二 PM0S管205的源極和第二 NM0S管206的漏極，比較SRAM陣列202的第二端口連接第三電源。
[0035]如本領(lǐng)域普通技術(shù)人員所能理解的，第一電源和第二電源可以為不同的電源，也可以為相同的電源，例如第一電源和第二電源可以均為Vdd。第三電源可以為Vss。因此，測(cè)試電路200的電路板上可以至少需要5個(gè)焊盤(pán)(PAD)。例如，第一電源在第一焊盤(pán)、第二電源在第二焊盤(pán)、第三電源在第三焊盤(pán)、第一 PM0S管和第二 PM0S管在第四焊盤(pán)、第一 NM0S管和第二 NM0S管在第五焊盤(pán)。
[0036]當(dāng)測(cè)試電路200工作時(shí)，可以在第一 PM0S管203、第一 NM0S管204、第二 PM0S管205以及第二 NM0S管206上加脈沖以使其導(dǎo)通或關(guān)閉。圖3示出了在圖2的PM0S管和NM0S管上所加的脈沖的波形圖。如圖3所示，在NM0S管上所加的脈沖的寬度可以小于在PM0S管上所加的脈沖的寬度。例如，在NM0S管上所加的脈沖的寬度可以為在PM0S管上所加的脈沖的寬度的0.8倍，用表達(dá)式可表示為4)3?= 0.8*Pftao若PM0S管的延時(shí)PKW為0，則NM0S管的延時(shí)用表達(dá)式可表示為:New= (Pftt-Nfta)/20脈沖頻率可以表示為X，則待測(cè)SRAM陣列電容C用表達(dá)式可以表示為:C = Q/U，其中電量Q= (IA1-1A2)/X，電壓U =Vdd，其中IA1為可通過(guò)電流表A1測(cè)量的通過(guò)第一 PM0S管203的漏極的電流，并且IA2為可通過(guò)電流表A2測(cè)量的通過(guò)第二 PM0S管205的漏極的電流。
[0037]本發(fā)明所提供的上述用于測(cè)量SRAM陣列電容的測(cè)試電路200僅在測(cè)試結(jié)構(gòu)中添加若干器件(成對(duì)的PM0S管和NM0S管)，結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，并且通過(guò)該測(cè)試電路200，可以通過(guò)測(cè)量電流而非直接測(cè)量電容來(lái)間接測(cè)得電容，測(cè)量速度更快，測(cè)量精度更高。
[0038]根據(jù)本發(fā)明的一個(gè)實(shí)施例，待測(cè)SRAM陣列和比較SRAM陣列的區(qū)別可以在于是否包括存儲(chǔ)單元。示例性地，待測(cè)SRAM陣列可以為包含存儲(chǔ)單元的SRAM陣列，而比較SRAM陣列可以為不包含存儲(chǔ)單元的SRAM陣列。圖4示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的、用于測(cè)量SRAM陣列電容的測(cè)試電路400的結(jié)構(gòu)圖。
[0039]如圖4所示，在測(cè)試電路400中，待測(cè)SRAM陣列401為包含存儲(chǔ)單元的SRAM陣列，比較SRAM