包含三維陣列結(jié)構(gòu)的半導(dǎo)體存儲器裝置的制造方法
【專利說明】包含三維陣列結(jié)構(gòu)的半導(dǎo)體存儲器裝置
[0001](相關(guān)申請的相互參照)
[0002]本申請主張2014年7月10日向韓國知識產(chǎn)權(quán)局提交申請的韓國專利申請?zhí)枮?0-2014-0086793的優(yōu)先權(quán)，上述專利申請的所有公開內(nèi)容作為參考被合并于此。
技術(shù)領(lǐng)域
[0003]各種實(shí)施例大致涉及一種電子裝置，具體而言涉及一種包含三維陣列結(jié)構(gòu)的半導(dǎo)體存儲器裝置。
【背景技術(shù)】
[0004]半導(dǎo)體存儲器裝置利用半導(dǎo)體例如硅(Si)、鍺(Ge)、砷化鎵(GaAs)或磷化銦(InP)來體現(xiàn)。半導(dǎo)體存儲器裝置可被分類為兩種類型。一種類型可以包含易失性存儲器裝置，而另一種類型可以包含非易失性存儲器裝置。
[0005]易失性存儲器裝置在電源關(guān)斷時會失去所儲存的數(shù)據(jù)。易失性存儲器裝置的例子包含靜態(tài)RAM (SRAM)、動態(tài)RAM (DRAM)以及同步DRAM (SDRAM)。非易失性存儲器裝置不論電源的通/斷狀況如何都可以保存所儲存的數(shù)據(jù)。非易失性存儲器的例子包含只讀存儲器(ROM)、掩模式ROM (MR0M)、可編程ROM (PROM)、可擦除可編程ROM (EPR0M)、電可擦除可編程ROM(EEPROM)、快閃存儲器、相變隨機(jī)存取存儲器(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)以及鐵電RAM(FRAM)?？扉W存儲器可被分類為兩種類型的存儲器。一種類型可以包含N0R型存儲器，而另一種類型可以包含NAND型存儲器。
[0006]近來，為了改善在半導(dǎo)體存儲器裝置中的集成度，已經(jīng)對具有三維陣列結(jié)構(gòu)的半導(dǎo)體存儲器裝置進(jìn)行了研究。

【發(fā)明內(nèi)容】

[0007]在一個實(shí)施例中，半導(dǎo)體存儲器裝置可以包含堆疊在襯底之上的正常存儲單元，并且可以包含耦接至共源極線的源極選擇晶體管。所述半導(dǎo)體存儲器裝置可以包含耦接在所述源極選擇晶體管與正常存儲單元之間的源極側(cè)虛設(shè)存儲單元；耦接至位線的漏極選擇晶體管；以及耦接在所述漏極選擇晶體管與正常存儲單元之間的漏極側(cè)虛設(shè)存儲單元。所述半導(dǎo)體存儲器裝置可以包含比所述源極選擇晶體管的數(shù)量多的漏極選擇晶體管，并且所述源極側(cè)虛設(shè)存儲單元的數(shù)量比所述漏極側(cè)虛設(shè)存儲單元的數(shù)量少。
[0008]在一個實(shí)施例中，漏極選擇晶體管的數(shù)量比源極選擇晶體管的數(shù)量多一個值，所述值是源極側(cè)虛設(shè)存儲單元的數(shù)量與漏極側(cè)虛設(shè)存儲單元的數(shù)量之間的差值。
[0009]在一個實(shí)施例中，所述漏極選擇晶體管可以包含彼此串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管，所述第一漏極選擇晶體管可以共同耦接至第一漏極選擇線，并且所述第二漏極選擇晶體管可以共同耦接至第二漏極選擇線。
[0010]在一個實(shí)施例中，所述源極選擇晶體管可以共同耦接至單一源極選擇線。
[0011 ] 在一個實(shí)施例中，所述半導(dǎo)體存儲器裝置可以還包含管道晶體管，其中，所述源極選擇晶體管、源極側(cè)虛設(shè)存儲單元以及所述正常存儲單元中的第一正常存儲單元構(gòu)成第一子單元串；所述正常存儲單元中的第二正常存儲單元、漏極側(cè)虛設(shè)存儲單元以及漏極選擇晶體管構(gòu)成第二子單元串；并且所述第一子單元串和第二子單元串通過所述管道晶體管來耦接。
[0012]在一個實(shí)施例中，所述第一正常存儲單元、源極側(cè)虛設(shè)存儲單元以及源極選擇晶體管可以在與所述襯底相交的方向上依次堆疊。在一個實(shí)施例中，所述第二正常存儲單元、漏極側(cè)虛設(shè)存儲單元以及漏極選擇晶體管可以在與所述襯底相交的所述方向上依次堆疊。
[0013]在一個實(shí)施例中，所述源極選擇晶體管、源極側(cè)虛設(shè)存儲單元、正常存儲單元、漏極側(cè)虛設(shè)存儲單元以及漏極選擇晶體管可以在與所述襯底相交的方向上依次堆疊。
[0014]根據(jù)一個實(shí)施例的半導(dǎo)體存儲器裝置可以包含:管道晶體管；第一子單元串，在所述管道晶體管和共源極線之間延伸，并且包含耦接至所述共源極線的源極選擇晶體管和耦接至所述源極選擇晶體管的源極側(cè)虛設(shè)存儲單元。所述半導(dǎo)體存儲器裝置可以包含第二子單元串，在所述管道晶體管與位線之間延伸，并且包含耦接至所述位線的漏極選擇晶體管和耦接至所述漏極選擇晶體管的漏極側(cè)虛設(shè)存儲單元。所述半導(dǎo)體存儲器裝置可以包含比漏極側(cè)虛設(shè)存儲單元的數(shù)量少的源極側(cè)虛設(shè)存儲單元的數(shù)量；以及比源極選擇晶體管的數(shù)量多的漏極選擇晶體管的數(shù)量。
[0015]在一個實(shí)施例中，漏極選擇晶體管的數(shù)量可以比源極選擇晶體管的數(shù)量大一個值，所述值是源極側(cè)虛設(shè)存儲單元的數(shù)量與漏極側(cè)虛設(shè)存儲單元的數(shù)量之間的差值。
[0016]在一個實(shí)施例中，所述第一子單元串距離所述管道晶體管的高度可以與所述第二子單元串距離所述管道晶體管的高度相等。
[0017]在一個實(shí)施例中，所述第一子單元串可以包含串聯(lián)耦接在所述源極側(cè)虛設(shè)存儲單元與管道晶體管之間的第一正常存儲單元，并且所述第二子單元串可以包含串聯(lián)耦接在所述漏極側(cè)虛設(shè)存儲單元與管道晶體管之間的第二正常存儲單元。
[0018]在一個實(shí)施例中，第一正常存儲單元的數(shù)量可以比第二正常存儲單元的數(shù)量多。
[0019]在一個實(shí)施例中，第一正常存儲單元的數(shù)量可以比第二正常存儲單元的數(shù)量多一個值，所述值是將源極側(cè)虛設(shè)存儲單元的數(shù)量與漏極側(cè)虛設(shè)存儲單元的數(shù)量之間的差值和源極選擇晶體管的數(shù)量與漏極選擇晶體管的數(shù)量之間的差值相加的和值。
[0020]在一個實(shí)施例中，所述漏極選擇晶體管可以包含彼此串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管；所述第一漏極選擇晶體管可以共同耦接至第一漏極選擇線；并且所述第二漏極選擇晶體管可以共同耦接至第二漏極選擇線。
[0021 ] 在一個實(shí)施例中，所述源極選擇晶體管可以共同耦接至單一源極選擇線。
[0022]在一個實(shí)施例中，半導(dǎo)體存儲器裝置可以包含第一子單元串，堆疊在襯底之上并且包含第一組正常存儲單元；以及第二子單元串，堆疊在所述襯底之上并且包含第二組正常存儲單元。所述半導(dǎo)體存儲器裝置可以包含漏極選擇晶體管，其被耦接至所述第二組正常存儲單元；以及源極選擇晶體管，其被耦接至所述第一組正常存儲單元。配置所述第一子單元串和第二子單元串，以便通過在所述第二子單元串中包含比所述第一子單元串中的源極選擇晶體管數(shù)量更多的漏極選擇晶體管來降低所述正常存儲單元的漏電流。
【附圖說明】
[0023]圖1是示出一種半導(dǎo)體存儲器裝置的一個例示的框圖。
[0024]圖2是示出圖1所示的一個存儲單元陣列的一個例示的一個實(shí)施例的框圖。
[0025]圖3是示出圖2所示的存儲器塊中的一個存儲器塊的一個例示的電路圖。
[0026]圖4是示出圖3所示的單元串中的一個單元串的一個例示的圖。
[0027]圖5是示出在一種半導(dǎo)體存儲器裝置的編程操作期間施加至耦接到一個選擇的存儲器塊的行線的電壓的一個例示的表。
[0028]圖6是示出與未被選擇的單元串的源極側(cè)虛設(shè)存儲單元SMC1及SMC2相鄰的正常存儲單元及其溝道層在編程操作期間的電位的一個例示的圖。
[0029]圖7是示出與漏極側(cè)虛設(shè)字線DWL1至DWL3相鄰的正常存儲單元及其溝道層在編程操作期間的電位的一個例示的圖。
[0030]圖8是示出圖2所示的存儲器塊中的一個存儲器塊的一個例示的一個實(shí)施例的電路圖。
[0031]圖9是示出圖8所示的單元串中的一個單元串的一個例示的圖。
[0032]圖10是示出包含圖1所示的半導(dǎo)體存儲器裝置的存儲系統(tǒng)的一個例示的框圖。
[0033]圖11是示出圖10所示的存儲系統(tǒng)的應(yīng)用例的一個例示的框圖。
[0034]圖12是示出包含參考圖11所述的存儲系統(tǒng)的計算系統(tǒng)的一個例示的框圖。
【具體實(shí)施方式】
[0035]以下，將參照附圖對各種實(shí)施例進(jìn)行詳細(xì)地描述。上述附圖被提供以容許本領(lǐng)域普通技術(shù)人員能夠理解上述實(shí)施例的范疇。然而，所例示的實(shí)施例可以用不同的方式來實(shí)施，并且不應(yīng)該被解釋為受限于所闡述的實(shí)施例。這些實(shí)施例被提供是為了使得此公開內(nèi)容徹底且完整。此外，上述實(shí)施例被提供以完整地將本申請的范疇傳遞給本領(lǐng)域技術(shù)人員。
[0036]在整個公開內(nèi)容中，附圖標(biāo)記直接對應(yīng)于在各附圖及實(shí)施例中的標(biāo)有相同編號的元件。還應(yīng)注意的是，在此說明書中，“連接/耦接”不僅是指一個構(gòu)件直接耦接另一個構(gòu)件，還指通過一個中間的構(gòu)件來間接地耦接另一構(gòu)件。此外，只要未被明確說明，單數(shù)形式可以包含復(fù)數(shù)形式，并且反之亦然。
[0037]各種實(shí)施例可以涉及具有改善的可靠性的半導(dǎo)體存儲器裝置。
[0038]圖1是示出半導(dǎo)體存儲器裝置100的一個例示的框圖。
[0039]參照圖1，半導(dǎo)體存儲器裝置100可以包含存儲單元陣列110和外圍電路120。
[0040]存儲單元陣列110可以通過行線RL耦接至地址解碼器121。存儲單元陣列110可以通過位線BL耦接至讀寫電路123。
[0041]存儲單元陣列110可以包含多個存儲器塊。存儲器塊的每一個可以包含多個單元串。單元串的每一個可以包含多個堆疊在襯底上的存儲單元。根據(jù)一個實(shí)施例，多個存儲單元可以是非易失性存儲單元。根據(jù)一個實(shí)施例，多個存儲單元的每一個可被限定為單電平單元或多電平單元。參考圖2和圖3來詳細(xì)地描述存儲單元陣列110。
[0042]外圍電路120可以包含地址解碼器121、電壓產(chǎn)生器122、以及讀寫電路123。外圍電路120可以包含輸入/輸出緩沖器124和控制邏輯電路125。
[0043]地址解碼器121可以通過行線RL耦接至存儲單元陣列110。行線RL可以包含漏極選擇線、虛設(shè)字線、正常字線、源極選擇線以及共源極線。根據(jù)一個實(shí)施例，行線RL可以包含管線。
[0044]地址解碼器121可被配置為響應(yīng)于控制邏輯電路125的控制來控制行線RL。地址解碼器121可以從控制邏輯電路125接收地址ADDR。
[0045]根據(jù)一個實(shí)施例，半導(dǎo)體存儲器裝置100的編程操作和讀取操作可以用頁單位來執(zhí)行。在編程操作以及讀取操作期間，地址ADDR可以包含區(qū)塊地址和列地址。地址解碼器121可被配置為對所接收的地址ADDR中的區(qū)塊地址進(jìn)行解碼。地址解碼器121可以響應(yīng)于被解碼的區(qū)塊地址來選擇一個存儲器塊。地址解碼器121可被配置成對所接收的地址ADDR中的列地址進(jìn)行解碼。地址解碼器121可以響應(yīng)于被解碼的列地址來選擇所選的存儲器塊的漏極選擇線中的一個漏極選擇線，并且選擇所選的存儲器塊的多個正常字線中的一個正常字線。因此，對應(yīng)于單一頁的正常存儲單元可被選擇。
[0046]根據(jù)一個實(shí)施例，在擦除操作期間，地址ADDR可以包含區(qū)塊地址。地址解碼器121可以對區(qū)塊地址進(jìn)行解碼，并且響應(yīng)于被解碼的區(qū)塊地址來選擇一個存儲器塊。因此，所選的存儲器塊的數(shù)據(jù)可被擦除。
[0047]根據(jù)一個實(shí)施例，地址解碼器121可以包含區(qū)塊解碼器、列解碼器以及地址緩沖器。
[0048]電壓產(chǎn)生器122可以被控制邏輯電路125控制。電壓產(chǎn)生器122可以通過利用提供給半導(dǎo)體存儲器裝置100的外部的電源電壓來產(chǎn)生內(nèi)部的電源電壓。例如，電壓產(chǎn)生器122可以通過調(diào)節(jié)外部的電源電壓來產(chǎn)生內(nèi)部的電源電壓。所產(chǎn)生的內(nèi)部的電源電壓可被提供給地址解碼器121。所產(chǎn)生的內(nèi)部的電源電壓可被提供給讀寫電路123。所產(chǎn)生的內(nèi)部的電源電壓可被提供給輸入/輸出緩沖器124和控制邏輯電路125，并且被用作半導(dǎo)體存儲器裝置100的操作電壓。
[0049]電壓產(chǎn)生器122可以通過利用外部的電源電壓以及內(nèi)部的電源電壓中的至少一個來產(chǎn)生多個電壓。根據(jù)一個實(shí)施例，電壓產(chǎn)生器122可以包含多個接收內(nèi)部的電源電壓的抽運(yùn)電容器(pumping capacitor) 0電壓產(chǎn)生器122可以通過響應(yīng)于控制邏輯電路125的控制CTRL選擇性地啟動多個抽運(yùn)電容器來產(chǎn)生多個電壓。例如，電壓產(chǎn)生器122可以產(chǎn)生各種電壓來施加于行線RL，并且將所產(chǎn)生的電壓提供至地址解碼器121。
[0050]讀寫電路123可以通過位線BL耦接至存儲單元陣列110。讀寫電路123可以被控制邏輯電路125來控制。
[0051]在擦除操作期間，讀寫電路123可以浮接位線BL。在編程操作期間，讀寫電路123可以從輸入/輸