專利名稱：具備低功耗模式的動態(tài)型半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動態(tài)型半導(dǎo)體存儲器，特別是涉及在電容器中存儲信息的動態(tài)隨機(jī)存取存儲器(DRAM)。


圖18是概略地示出DRAM的行譯碼器和存儲單元陣列的圖。
參照圖18，將由外部輸入到半導(dǎo)體存儲器中的行地址保存于內(nèi)部，成為內(nèi)部行地址信號INTA0～I(xiàn)NTAn，輸入到行譯碼器722中。行譯碼器722對內(nèi)部地址信號INTA0～I(xiàn)NTAn進(jìn)行譯碼，輸出激活字線WL0～WLn中的某一條的字線激活信號。此時，現(xiàn)有的半導(dǎo)體存儲器將1個存儲單元連接到位線(圖中未示出)，通過用讀出放大器進(jìn)行放大以“H”(高)電平或“L”(低)電平這2值來讀出數(shù)據(jù)。
但是，對于攜帶終端等電池來驅(qū)動的小型信息裝置來說，希望有這樣一種半導(dǎo)體存儲器該半導(dǎo)體存儲器在重新開始(resume)或暫停(suspend)狀態(tài)下，與用戶進(jìn)行終端操作的通常使用狀態(tài)相比，其功耗較低。為了抑制功耗，可以考慮加長DRAM刷新(refresh)被保存的信息用的刷新周期。為了加長刷新周期，可增大DRAM的每個存儲單元的電容器的電容量。在重新開始或暫停狀態(tài)下，對于作為主存儲器的半導(dǎo)體存儲器來說，與其希望其存儲容量大，還不如希望其功耗低。
另一方面，在用戶操作終端的通常使用狀態(tài)下，希望主存儲器的存儲容量更大。
擴(kuò)大DRAM的每個存儲單元的電容器的電容量也好，擴(kuò)大存儲容量也好，都與DRAM的芯片面積的增加有關(guān)。即，在要求小型信息裝置等的低功耗的用途中，存在下述問題必須進(jìn)行下述選擇，或是增大存儲器的存儲容量，或是減少存儲器的存儲容量而加長在重新開始或暫停狀態(tài)下的電池的驅(qū)動時間。
本發(fā)明的目的在于提供這樣一種動態(tài)型半導(dǎo)體存儲器該裝置在用戶操作終端那樣的通常使用狀態(tài)下擴(kuò)大存儲器的存儲容量，在重新開始或暫停等狀態(tài)下減少存儲器的存儲容量并加長刷新周期以謀求降低功耗。
本發(fā)明的要點(diǎn)是，它是動態(tài)型半導(dǎo)體存儲器，具備第1存儲器陣列。第1存儲器陣列包括第1和第2存儲單元；對于第1和第2存儲單元傳遞所授受的數(shù)據(jù)用的第1位線；選擇第1存儲單元用的第1字線；選擇第2存儲單元用的第2字線；以及根據(jù)地址信號來激活第1和第2字線并選擇第1和第2存儲單元的單元選擇裝置。單元選擇裝置包含第1行譯碼電路，該電路在第1模式中根據(jù)地址信號選擇第1和第2存儲單元的某一個，在第2模式中根據(jù)對應(yīng)于第1存儲單元的地址信號選擇第1和第2存儲單元。
因而，本發(fā)明的主要優(yōu)點(diǎn)如下。動態(tài)型半導(dǎo)體存儲器具備在1個數(shù)據(jù)的保存中使用1個存儲單元的存儲容量大的模式和在1個數(shù)據(jù)的保存中使用2個存儲單元的低功耗的模式，用戶可選擇這2種模式的某一種。因此，用戶可根據(jù)需要適當(dāng)?shù)厍袚Q這2種工作模式來使用。
圖1是示出本發(fā)明的實(shí)施例1的半導(dǎo)體存儲器1的結(jié)構(gòu)的概略框圖。
圖2是概略地示出圖1中的行譯碼器26、存儲單元陣列32、讀出放大器+輸入輸出控制電路30的圖。
圖3是示出圖2中的行譯碼器26的結(jié)構(gòu)的電路圖。
圖4是說明圖1中的讀出放大器+輸入輸出控制電路30、存儲單元陣列32的結(jié)構(gòu)用的電路圖。
圖5是示出圖1中的VPP發(fā)生電路36的結(jié)構(gòu)的框圖。
圖6是示出圖5中的環(huán)形振蕩電路(高)136的結(jié)構(gòu)的電路圖。
圖7是示出圖5中的環(huán)形振蕩電路(低)140的結(jié)構(gòu)的電路圖。
圖8是說明實(shí)施例1的半導(dǎo)體存儲器的字線選擇的情況用的工作波形圖。
圖9是示出實(shí)施例2中使用的行譯碼器100的結(jié)構(gòu)的電路圖。
圖10是說明行譯碼器100的工作用的工作波形圖。
圖11是作為實(shí)施例3中的半導(dǎo)體存儲器的例子的64兆位同步動態(tài)隨機(jī)存取存儲器(64M SDRAM)的框圖。
圖12是說明模式寄存器510和控制電路508的結(jié)構(gòu)用的電路圖。
圖13是說明對模式寄存器的模式設(shè)定用的工作波形圖。
圖14是示出實(shí)施例4的半導(dǎo)體存儲器中的存儲體的結(jié)構(gòu)與行譯碼器的對應(yīng)關(guān)系的圖。
圖15是為了容易了解工作模式的存儲體切換而說明的圖。
圖16是說明在實(shí)施例5中發(fā)生模式選擇信號CELL2的結(jié)構(gòu)用的電路圖。
圖17是示出在實(shí)施例6的半導(dǎo)體存儲器中發(fā)生模式選擇信號CELL2的結(jié)構(gòu)的電路圖。
圖18是概略地示出DRAM的行譯碼器和存儲單元陣列的圖。
以下參照附圖詳細(xì)地說明本發(fā)明的實(shí)施例。再有，圖中相同的符號表示相同或相當(dāng)?shù)牟糠?。圖1是示出本發(fā)明的實(shí)施例1的半導(dǎo)體存儲器1的結(jié)構(gòu)的概略框圖。
參照圖1，半導(dǎo)體存儲器1具備控制信號輸入端子2～6；地址輸入端子組8；輸入數(shù)據(jù)信號Din的輸入端子14；輸出數(shù)據(jù)信號Dout的輸出端子16；接受接地電位Vss的接地端子12；以及接受外部電源電位Ext.Vcc的電源端子10。
半導(dǎo)體存儲器1還具備時鐘發(fā)生電路22；行和列地址緩沖器24；行譯碼器26；列譯碼器28；讀出放大器+輸入輸出控制電路30；存儲單元陣列32；門電路18；數(shù)據(jù)輸入緩沖器20；以及數(shù)據(jù)輸出緩沖器34。
時鐘發(fā)生電路22發(fā)生相當(dāng)于根據(jù)通過控制信號輸入端子2、4從外部供給的外部行地址選通信號Ext./RAS和外部列地址選通信號Ext./CAS預(yù)定的工作模式的控制時鐘，控制半導(dǎo)體存儲器整體的工作。此外，在被要求低功耗的自刷新(self refresh)等情況下，激活下面說明的模式選擇信號CELL2。
行和列地址緩沖器24將根據(jù)從外部供給的地址信號A0～An(n是自然數(shù))生成的內(nèi)部行地址信號和內(nèi)部列地址信號分別供給行譯碼器26和列譯碼器28。
由行譯碼器26和列譯碼器28指定的存儲單元陣列32中的存儲單元通過讀出放大器+輸入輸出控制電路30和數(shù)據(jù)輸入緩沖器20或數(shù)據(jù)輸出緩沖器34并通過輸入端子14或輸出端子16與外部進(jìn)行數(shù)據(jù)交換。
圖2是概略地示出圖1中的行譯碼器26、存儲單元陣列32、讀出放大器+輸入輸出控制電路30的圖。
參照圖2，行譯碼器26接受內(nèi)部行地址信號INTA0～I(xiàn)NTAn并進(jìn)行譯碼，激活字線WL0～WLm(m是自然數(shù))。在此，行譯碼器26在根據(jù)模式選擇信號CELL2通過改變譯碼工作來改變激活字線的方式的方面與以往不同。
圖3是示出圖2中的行譯碼器26的電路圖。在圖3中，為了說明的簡單起見，內(nèi)部地址信號INTA0～I(xiàn)NTAn說明INTA0～I(xiàn)NTA2的3位的情況。
參照圖3，行譯碼器26包括接受模式選擇信號CELL2進(jìn)行倒相的倒相器42；接受倒相器42的輸出和內(nèi)部地址信號INTA2的NAND(與非)電路44；接受NAND電路44的輸出和字線激活信號WLT的AND(與)電路46；接受AND電路46的輸出和倒相器42的輸出的NAND電路48；以及接受NAND電路48的輸出和字線激活信號WLT的AND電路50。AND電路46的輸出成為預(yù)譯碼信號/IA2，AND電路50的輸出成為預(yù)譯碼信號IA2。
行譯碼器26還包括接受內(nèi)部地址信號INTA1進(jìn)行倒相并輸出預(yù)譯碼信號/IA1的倒相器52；接受預(yù)譯碼信號/IA1進(jìn)行倒相并輸出預(yù)譯碼信號IA1的倒相器54；接受內(nèi)部地址信號INTA0進(jìn)行倒相并輸出預(yù)譯碼信號/IA0的倒相器56；以及接受預(yù)譯碼信號IA0進(jìn)行倒相并輸出預(yù)譯碼信號/IA0的倒相器58。
行譯碼器26還包括接受預(yù)譯碼信號/IA0、/IA1、/IA2的3NAND電路60；接受3NAND電路60的輸出進(jìn)行倒相并輸出字線激活信號WL0的倒相器62；接受預(yù)譯碼信號/IA0、/IA1、IA2的3NAND電路64；接受3NAND電路64的輸出進(jìn)行倒相并輸出字線激活信號WL1的倒相器66；接受預(yù)譯碼信號IA0、/IA1、/IA2的3NAND電路68；接受3NAND電路68的輸出進(jìn)行倒相并輸出字線激活信號WL2的倒相器70；接受預(yù)譯碼信號IA0、/IA1、IA2的3NAND電路72；以及接受3NAND電路72的輸出進(jìn)行倒相并輸出字線激活信號WL3的倒相器74。
行譯碼器26還包括接受預(yù)譯碼信號/IA0、IA1、/IA2的3NAND電路76；接受3NAND電路76的輸出進(jìn)行倒相并輸出字線激活信號WL4的倒相器78；接受預(yù)譯碼信號/IA0、IA1、IA2的3NAND電路80；接受3NAND電路80的輸出進(jìn)行倒相并輸出字線激活信號WL5的倒相器82；接受預(yù)譯碼信號IA0、IA1、/IA2的3NAND電路84；接受3NAND電路84的輸出進(jìn)行倒相并輸出字線激活信號WL6的倒相器86；接受預(yù)譯碼信號IA0、IA1、IA2的3NAND電路88；以及接受3NAND電路88的輸出進(jìn)行倒相并輸出字線激活信號WL7的倒相器90。
該行譯碼器26在模式選擇信號CELL2為低電平的情況下，根據(jù)內(nèi)部地址信號INTA0～I(xiàn)NTA2的值和字線激活信號WLT激活字線激活信號WL0～WL7中的某一個，但在模式選擇信號CELL2為高電平的情況下，由于字線激活信號WLT成為高電平而激活了時預(yù)譯碼信號/IA2、IA2都成為高電平，故字線激活信號WL0～WL7中的某2條被激活。
圖4是說明圖1中的讀出放大器+輸入輸出控制電路30、存儲單元陣列32的結(jié)構(gòu)用的電路圖。再有，為了使連接關(guān)系變得明確，行譯碼器26和列譯碼器28的塊也作為參考而示出。
參照圖4，讀出放大器+輸入輸出控制電路30包括被列選擇信號CSL0激活并連接輸入輸出信號線IO0與位線BLa的N溝道MOS晶體管102a；被列選擇信號CSL0激活并連接輸入輸出信號線/IO0與位線/BLa的N溝道MOS晶體管104a；以及放大位線BLa與位線/BLa之間的電位差的讀出放大器122a。
讀出放大器+輸入輸出控制電路30還包括被列選擇信號CSL1激活并連接輸入輸出信號線IO0與位線BLb的N溝道MOS晶體管102b；被列選擇信號CSL1激活并連接輸入輸出信號線/IO0與位線/BLb的N溝道MOS晶體管104b；以及放大位線BLb與位線/BLb之間的電位差的讀出放大器122b。
讀出放大器+輸入輸出控制電路30還包括被列選擇信號CSL0激活并連接輸入輸出信號線IO1與位線BLc的N溝道MOS晶體管102c；被列選擇信號CSL0激活并連接輸入輸出信號線/IO1與位線/BLc的N溝道MOS晶體管104c；以及放大位線BLc與位線/BLc之間的電位差的讀出放大器122c。
讀出放大器+輸入輸出控制電路30還包括被列選擇信號CSL1激活并連接輸入輸出信號線IO1與位線BLd的N溝道MOS晶體管102d；被列選擇信號CSL1激活并連接輸入輸出信號線/IO1與位線/BLd的N溝道MOS晶體管104d；以及放大位線BLd與位線/BLd之間的電位差的讀出放大器122d。
存儲單元陣列32包括一個電極與單元板CP連接、另一個電極成為蓄積存儲信息的存儲節(jié)點(diǎn)的電容器108a；被字線激活信號WL0激活并連接電容器108a的存儲節(jié)點(diǎn)與位線BLa的存取晶體管106a；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器112a；被字線激活信號WL2激活并連接電容器112a的存儲節(jié)點(diǎn)與位線/BLa的存取晶體管110a；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器116a；被字線激活信號WL1激活并連接電容器116a的存儲節(jié)點(diǎn)與位線BLa的存取晶體管114a；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器120a；以及被字線激活信號WL3激活并連接電容器120a的存儲節(jié)點(diǎn)與位線/BLa的存取晶體管118a。
存儲單元陣列32還包括一個電極與單元板CP連接、另一個電極成為蓄積存儲信息的存儲節(jié)點(diǎn)的電容器108b；被字線激活信號WL0激活并連接電容器108b的存儲節(jié)點(diǎn)與位線BLb的存取晶體管106b；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器112b；被字線激活信號WL2激活并連接電容器112b的存儲節(jié)點(diǎn)與位線/BLb的存取晶體管110b；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器116b；被字線激活信號WL1激活并連接電容器116b的存儲節(jié)點(diǎn)與位線BLb的存取晶體管114b；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器120b；以及被字線激活信號WL3激活并連接電容器120b的存儲節(jié)點(diǎn)與位線/BLb的存取晶體管118b。
存儲單元陣列32還包括一個電極與單元板CP連接、另一個電極成為蓄積存儲信息的存儲節(jié)點(diǎn)的電容器108c；被字線激活信號WL4激活并連接電容器108c的存儲節(jié)點(diǎn)與位線BLc的存取晶體管106c；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器112c；被字線激活信號WL6激活并連接電容器112c的存儲節(jié)點(diǎn)與位線/BLc的存取晶體管110c；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器116c；被字線激活信號WL5激活并連接電容器116c的存儲節(jié)點(diǎn)與位線BLc的存取晶體管114c；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器120c；以及被字線激活信號WL7激活并連接電容器120c的存儲節(jié)點(diǎn)與位線/BLc的存取晶體管118c。
存儲單元陣列32還包括一個電極與單元板CP連接、另一個電極成為蓄積存儲信息的存儲節(jié)點(diǎn)的電容器108d；被字線激活信號WL4激活并連接電容器108d的存儲節(jié)點(diǎn)與位線BLd的存取晶體管106d；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器112d；被字線激活信號WL6激活并連接電容器112d的存儲節(jié)點(diǎn)與位線/BLd的存取晶體管110d；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器116d；被字線激活信號WL5激活并連接電容器116d的存儲節(jié)點(diǎn)與位線BLd的存取晶體管114d；一個電極與單元板CP連接、另一個電極成為存儲節(jié)點(diǎn)的電容器120d；以及被字線激活信號WL7激活并連接電容器120d的存儲節(jié)點(diǎn)與位線/BLd的存取晶體管118d。
圖5是示出圖1中的VPP發(fā)生電路36的結(jié)構(gòu)的框圖。
參照圖5，VPP發(fā)生電路36包括在升壓電位VPP沒有達(dá)到預(yù)定的電壓值時激活允許信號EN0的VPP檢測電路146；接受模式選擇信號CELL2進(jìn)行倒相的倒相器132；接受模式選擇信號CELL2和允許信號EN0并發(fā)生允許信號EN1的AND電路134；在允許信號EN1為高電平時被激活并發(fā)生時鐘信號CKH的環(huán)形振蕩電路(高)136；接受倒相器132的輸出和允許信號EN0并發(fā)生允許信號EN2的AND電路138；在允許信號EN2為高電平時被激活并發(fā)生時鐘信號CKL的環(huán)形振蕩電路(低)140；在模式選擇信號CELL2為高電平時輸出時鐘信號CKH、在模式選擇信號CELL2為低電平時輸出時鐘信號CKL的時鐘選擇門142；以及根據(jù)時鐘選擇門142輸出的時鐘信號發(fā)生升壓電位VPP的VPP泵電路144。
圖6是示出圖5中的環(huán)形振蕩電路(高)136的結(jié)構(gòu)的電路圖。
環(huán)形振蕩電路(高)136包括在允許信號EN1為高電平時輸出時鐘信號CKH的NAND電路150；以及接受時鐘信號CKH使其延遲并反饋到NAND電路150的輸入端的延遲電路148。
延遲電路148包括偶數(shù)級的串聯(lián)連接的倒相器152-154，根據(jù)需要增減該倒相器的級數(shù)。
圖7是示出圖5中的環(huán)形振蕩電路(低)140的結(jié)構(gòu)的電路圖。
環(huán)形振蕩電路(低)140包括在允許信號EN2為高電平時輸出時鐘信號CKL的NAND電路160；以及接受時鐘信號CKL使其延遲并反饋到NAND電路160的輸入端的延遲電路158。
延遲電路158包括偶數(shù)級的串聯(lián)連接的倒相器162-164。將該倒相器的級數(shù)設(shè)定得比圖6中示出的延遲電路148中包含的級數(shù)要多。即，由于延遲電路158的延遲時間比延遲電路148的延遲時間長，故環(huán)形振蕩電路140的振蕩頻率比環(huán)形振蕩電路136的振蕩頻率低。
圖8是說明實(shí)施例1的半導(dǎo)體存儲器的字線選擇的情況用的工作波形圖。
參照圖3、圖8，在期間T1內(nèi)，模式選擇信號CELL2成為低電平。此時內(nèi)部地址信號INTA0-INTA2都定為低電平。如果字線激活信號WLT從低電平上升到高電平，則由于內(nèi)部地址信號INTA2是低電平，故行譯碼器26中的預(yù)譯碼信號IA2、/IA2中只有預(yù)譯碼信號/IA2被激活。由于內(nèi)部地址信號INTA0、INTA1都是低電平，故相應(yīng)地只有字線激活信號WL0被激活。而且。如果字線激活信號WLT下降，則相應(yīng)地預(yù)譯碼信號/IA2下降，字線激活信號WL0也下降。
期間T2是使用半導(dǎo)體存儲器的裝置成為重新開始等的低功耗模式的情況。此時，將模式選擇信號CELL2設(shè)定為高電平。與期間T1的情況相同，考慮內(nèi)部地址信號INTA0-INTA2都是低電平的情況。如果字線激活信號WLT從低電平上升到高電平，則由于內(nèi)部地址信號INTA2是低電平而模式選擇信號CELL2為高電平，故相應(yīng)地預(yù)譯碼信號IA2、/IA2都被激活，從低電平上升到高電平。由于內(nèi)部地址信號INTA0、INTA1都是低電平，故相應(yīng)地字線激活信號WL0、WL1兩者都從低電平上升到高電平。
在此，字線激活信號WL0、WL1將圖4中示出的存儲單元陣列32中的電容器108a、116a的存儲節(jié)點(diǎn)一并連接到位線BLa上。因而，結(jié)果將相同的信息讀寫到電容器108a、116a的存儲節(jié)點(diǎn)中。
但是，由于除了字線激活信號WL0之外，字線激活信號WL1也必須被激活，故必須強(qiáng)化供給驅(qū)動這些激活信號用的升壓電位的VPP發(fā)生電路的驅(qū)動能力。
在圖5中，在模式選擇信號CELL2是高電平時由于驅(qū)動VPP泵電路144的時鐘成為快時鐘，故供給VPP發(fā)生電路36的升壓電位的能力在期間T2中得到強(qiáng)化是沒有問題的。
由于蓄積在存儲單元中的電容器的存儲節(jié)點(diǎn)中的電荷隨著時間的推移而逐漸喪失，故必須有每隔一定時間一度讀出存儲在存儲節(jié)點(diǎn)中的數(shù)據(jù)再寫入的刷新工作。
在存取晶體管導(dǎo)通時蓄積在電容器中的電荷被放出到位線，位線的電位發(fā)生變化。刷新工作的周期必須在此時的電位差比讀出放大器112a能放大的電位差大的期間內(nèi)進(jìn)行。
因而，除了電容器108a之外，如果在電容器116a中蓄積相同的信息并將2倍的電荷放出到位線上，則位線的電位變化變得較大，故可延長刷新周期。因而，可抑制功耗。
如以上所說明的那樣，實(shí)施例1的半導(dǎo)體存儲器在通常工作時模式選擇信號CELL2提供低電平。此時，行譯碼器26接受內(nèi)部地址信號INTA0～I(xiàn)NTAn并進(jìn)行譯碼，激活字線WL0～WLm中的某一條字線。根據(jù)該激活來進(jìn)行向預(yù)定的存儲單元的數(shù)據(jù)的授受或數(shù)據(jù)的刷新。
在要求暫?；蛑匦麻_始等的低功耗的情況下，將模式選擇信號CELL2設(shè)定為高電平。相應(yīng)地行譯碼器26根據(jù)內(nèi)部地址信號INTA0～I(xiàn)NTAn從字線WL0～WLm中使預(yù)定的2條激活。根據(jù)該激活，半導(dǎo)體存儲器刷新存儲單元陣列的數(shù)據(jù)。此時，對于2個存儲單元存儲1個數(shù)據(jù)。即，如果同時選擇2條字線，則將2個存儲單元連接到位線上，將蓄積在2個存儲單元中的電荷放出到位線上的結(jié)果，與連接1個存儲單元的情況相比，在位線對之間產(chǎn)生較大的電位差。這一點(diǎn)起因于位線的電容值與存儲單元的電容值的比率改變的緣故。因而，可加長刷新周期。
即，在存儲器容量是必要的、而功耗不那么重要的情況下，將模式選擇信號CELL2設(shè)定為低電平，進(jìn)行作為通常的DRAM的存儲工作，在存儲器容量不那么重要而打算抑制功耗的情況下，通過將模式選擇信號CELL2設(shè)定為高電平，可進(jìn)行將刷新周期加長的低功耗工作。而且，對用戶來說，可根據(jù)需要適當(dāng)?shù)厍袚Q這2個工作模式來使用。實(shí)施例2的半導(dǎo)體存儲器包含行譯碼器100來代替行譯碼器26，這一點(diǎn)與實(shí)施例1不同。
圖9是示出實(shí)施例2中使用的行譯碼器100的結(jié)構(gòu)的電路圖。
參照圖9，在實(shí)施例2的半導(dǎo)體存儲器中，在行譯碼器100中還包括接受字線激活信號WLT使其延遲并輸出字線激活信號WLTD0的延遲電路182以及選擇門184，該選擇門184在模式選擇信號CELL2為低電平時將字線激活信號WLT作為字線激活信號WLTD輸出到AND電路50，在模式選擇信號CELL2為高電平時將字線激活信號WLTD0作為字線激活信號WLTD輸出到AND電路50，這一點(diǎn)與實(shí)施例1的情況不同。延遲電路182包括接受字線激活信號WLT并輸出字線激活信號WLTD的串聯(lián)連接的偶數(shù)級的倒相器186～188。
由于其它部分與圖3中示出的行譯碼器26相同，故不重復(fù)進(jìn)行說明。
圖10是說明行譯碼器100的工作用的工作波形圖。
參照圖10，在期間T1中，模式選擇信號CELL2成為低電平。此時，內(nèi)部地址信號INTA0～I(xiàn)NTA2都定為低電平。如果字線激活信號WLT從低電平上升到高電平，則由于內(nèi)部地址信號INTA2是低電平，故行譯碼器100中的預(yù)譯碼信號IA2，/IA2中只激活預(yù)譯碼信號/IA2。由于內(nèi)部地址信號INTA0、INTA1都是低電平，故相應(yīng)地只激活字線激活信號WL0。而且，如果字線激活信號WLT下降，則相應(yīng)地預(yù)譯碼信號/IA2下降，字線激活信號WL0也下降。
另一方面，在期間T2中，如果將模式選擇信號CELL2設(shè)定為高電平，則由于圖9中的字線激活信號WLTD根據(jù)延遲電路182的輸出被激活，故相對于預(yù)譯碼信號/IA2的上升沿，預(yù)譯碼信號IA2的上升沿根據(jù)延遲電路182的延遲量而延遲。因此，在一并被激活的字線激活信號WL0、WL1中，上升的定時和下降的定時發(fā)生偏移。因?yàn)閳D1中示出的VPP發(fā)生電路36在字線激活信號上升時為了對字線充電而消耗電流，故通過使該字線激活信號錯開地上升，即使不增大VPP發(fā)生電路36的電流供給能力也能同時使2個字線激活信號處于激活狀態(tài)。圖11是作為實(shí)施例3中的半導(dǎo)體存儲器的例子的64兆位同步動態(tài)隨機(jī)存取存儲器(64M SDRAM)的框圖。
參照圖11，SDRAM500包括接受外部地址信號A0～A12和存儲體地址信號BA0、BA1并發(fā)生內(nèi)部地址信號INTA0～I(xiàn)NTA12的地址緩沖器504；接受外部時鐘信號CLK和時鐘允許信號CKE并發(fā)生內(nèi)部時鐘信號ICLK的時鐘信號緩沖器502；根據(jù)內(nèi)部時鐘信號ICLK將芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS、寫允許信號/WE和輸入輸出DQ掩蔽信號DQM取入到內(nèi)部的控制信號緩沖器506；接受內(nèi)部時鐘信號ICLK、內(nèi)部地址信號INTA0～I(xiàn)NTA12和控制信號緩沖器506的輸出并進(jìn)行芯片整體控制的控制電路508、以及依據(jù)控制電路508的指令保存對應(yīng)于控制信號緩沖器的輸出的SDRAM的工作模式的模式寄存器510。
SDRAM500還包括進(jìn)行與外部的數(shù)據(jù)的輸入輸出的DQ緩沖器514；以及保存從外部輸入的數(shù)據(jù)的存儲器陣列512。將存儲器陣列512分為存儲器陣列512a～512d的4個存儲體，可分別獨(dú)立地工作。
圖12是說明模式寄存器510和控制電路508的結(jié)構(gòu)用的電路圖。在圖12中，關(guān)于控制電路508，只示出涉及對模式寄存器進(jìn)行數(shù)據(jù)設(shè)定的部分。
參照圖12，控制電路508包括接受由控制信號緩沖器506取入的控制信號并對指令進(jìn)行譯碼的指令譯碼器522；在輸入了更新模式寄存器的設(shè)定模式的模式寄存器設(shè)置指令(MPS)時接受由指令譯碼器暫時地激活為低電平的信號/MSET、進(jìn)行倒相并輸出模式寄存器設(shè)置信號MSET的倒相器528；接受內(nèi)部地址信號INTA0并被模式寄存器設(shè)置信號MSET激活的定時倒相器530；接受定時倒相器530的輸出并進(jìn)行倒相的倒相器532；接受倒相器532的輸出、進(jìn)行倒相并輸出到倒相器532的輸入節(jié)點(diǎn)上的倒相器534；接受內(nèi)部地址信號INTA1并根據(jù)模式寄存器設(shè)置信號MSET而被激活的定時倒相器536；接受定時倒相器536的輸出并進(jìn)行倒相的倒相器538；接受倒相器538的輸出、進(jìn)行倒相并輸出到倒相器538的輸入節(jié)點(diǎn)上的倒相器540；接受內(nèi)部地址信號INTA2并被模式寄存器設(shè)置信號MSET激活的定時倒相器542；接受定時倒相器542的輸出并進(jìn)行倒相的倒相器544；接受倒相器544的輸出、進(jìn)行倒相并輸出到倒相器544的輸入節(jié)點(diǎn)上的倒相器546；接受內(nèi)部地址信號INTA8并被模式寄存器設(shè)置信號MSET激活的定時倒相器548；接受定時倒相器548的輸出并進(jìn)行倒相的倒相器550；以及接受倒相器550的輸出、進(jìn)行倒相并輸出到倒相器550的輸入節(jié)點(diǎn)上的倒相器552。模式寄存器510包括分別鎖存倒相器532、538、544的輸出的鎖存電路MA0、MA1、MA2；以及鎖存倒相器550的輸出的鎖存電路MA8。在此，鎖存電路MA0、MA1、MA2構(gòu)成設(shè)定SDRAM的脈沖串長度的脈沖串長度設(shè)定部524。此外，鎖存電路MA8是保存在重新開始或暫停時設(shè)定為高電平的模式選擇信號CELL2的信息的模式設(shè)定部526。
圖13是說明對模式寄存器的模式設(shè)定用的工作波形圖。
參照圖13，在時刻t1處，如果在時鐘信號CLK的上升沿處在控制信號緩沖器中輸入芯片選擇信號/CS＝L、行地址選通信號/RAS＝L、寫允許信號/WE＝L、列地址選通信號/CAS＝L，則由指令譯碼器識別為模式寄存器設(shè)置指令(MRS)。
相應(yīng)地，在模式寄存器設(shè)置信號/MSET中呈現(xiàn)H→L→H的單個(oneshot)脈沖，圖12中示出的定時倒相器530、536、542和548成為激活狀態(tài)，將內(nèi)部地址信號INTAn傳遞到模式寄存器MAn中進(jìn)行鎖存。
被鎖存在該內(nèi)部的地址，例如MA0～2示出脈沖串長度。在此，例如將MA8作為行譯碼器控制信號CELL2來使用。
因而，在實(shí)施例2的半導(dǎo)體存儲器中，用戶可從外部容易地進(jìn)行行譯碼器的控制，此外，在將電源供給半導(dǎo)體存儲器的工作時，用戶可任意地改變控制模式。圖14是示出了實(shí)施例4的半導(dǎo)體存儲器中的存儲體的結(jié)構(gòu)和行譯碼器的對應(yīng)關(guān)系的圖。
在實(shí)施例4中，將模式選擇信號CELL2、CELL2B、CELL2C和CELL2D輸入到對應(yīng)于存儲體562a、562b、562c、562d而設(shè)置的行譯碼器564a、564b、564c、564d中，可進(jìn)行切換，在這一點(diǎn)上與實(shí)施例3的半導(dǎo)體存儲器不同。與實(shí)施倒3的情況相同，可依據(jù)輸入模式寄存器設(shè)置指令(MRS)時的地址端子的設(shè)定來設(shè)定模式選擇信號CELL2、CELL2B、CELL2C和CELL2D。
圖15是為了容易了解工作模式的存儲體切換而進(jìn)行說明的圖。
參照圖15，例如存儲器陣列562a(存儲體A)只有8Mb的容量，但它是能將刷新周期設(shè)定為約2倍的256ms的存儲體，其它的存儲器陣列562b～562d(存儲體B、C、D)的容量是16Mb，但它們是刷新周期為128ms的存儲體。
如果這樣做，則例如可將存儲體B、C、D作為通常使用時的數(shù)據(jù)存儲用的DRAM來使用，將存儲體A作為存取頻度不太大的重新開始或暫停等的數(shù)據(jù)存儲的用途來使用。由于可分別設(shè)定各存儲體的工作模式，故可根據(jù)用途并按照用戶的希望來設(shè)定容量與功耗的平衡(balance)。即，如內(nèi)置了DRAM的微型計算機(jī)那樣，在存儲器容量固定的芯片中，具有可改變?nèi)萘颗c功耗的平衡并能根據(jù)用途適當(dāng)?shù)厥褂玫男Ч?。圖16是說明在實(shí)施例5中發(fā)生模式選擇信號CELL2的結(jié)構(gòu)用的電路圖。
參照圖16，實(shí)施例5的半導(dǎo)體存儲器包括控制信號輸入用的焊區(qū)702；接受供給焊區(qū)702的信號并進(jìn)行倒相的倒相器704；接受倒相器704的輸出、進(jìn)行倒相并輸出模式選擇信號CELL2的倒相器706，在這一點(diǎn)上與實(shí)施例1的情況不同。
通過這樣做，可從外部來控制模式選擇信號CELL2，此外，也可利用在組裝階段的鍵合選擇來固定工作模式。
圖17是示出在實(shí)施例6的半導(dǎo)體存儲器中發(fā)生模式選擇信號CELL2的結(jié)構(gòu)的電路圖。
參照圖17，實(shí)施例6的半導(dǎo)體存儲器包括串聯(lián)連接在電源電位Vcc與接地電位之間的熔斷器元件708和電阻710；接受熔斷器元件708與電阻710的連接節(jié)點(diǎn)的電位并進(jìn)行倒相的倒相器712；以及接受倒相器712的輸出、進(jìn)行倒相并輸出模式選擇信號CELL2的倒相器714，在這一點(diǎn)上與實(shí)施例1的情況不同。
熔斷器元件708例如由多晶硅等構(gòu)成，可利用激光修整(lasertrimming)等選擇導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)。
電阻710是MΩ數(shù)量級的大電阻。如果切斷熔斷器元件708，則由電阻710將倒相器712的輸入設(shè)定為低電平。相應(yīng)地，模式選擇信號CELL2成為低電平。另一方面，如果不切斷熔斷器元件708，則由外部電源電位Vcc將倒相器712的輸入定為高電平，相應(yīng)地，模式選擇信號CELL2成為高電平。即使交換熔斷器元件708和電阻710的位置，也能進(jìn)行設(shè)定。因而，由于作成根據(jù)用途既能在刷新周期長而存儲容量小的第1模式下工作也能在存儲器容量大的第2模式下工作的半導(dǎo)體存儲器，故容易根據(jù)用途來進(jìn)行生產(chǎn)調(diào)整。
權(quán)利要求
1.一種動態(tài)型半導(dǎo)體存儲器，包括第1存儲器陣列(32、512a、562a)，其特征在于上述第1存儲器陣列包括第1和第2存儲單元(108a、116a)；對于上述第1和第2存儲單元傳遞所授受的數(shù)據(jù)用的第1位線(BLa)；選擇上述第1存儲單元用的第1字線(WL0)；以及選擇上述第2存儲單元用的第2字線(WL1)，還包括根據(jù)地址信號來激活上述第1和第2字線并選擇上述第1和第2存儲單元(108a、116a)的單元選擇電路(26、100)，上述單元選擇電路(26、100)具有第1行譯碼電路(26、100)，該電路在第1模式下根據(jù)上述地址信號選擇上述第1和第2存儲單元的某一個，在第2模式下根據(jù)對應(yīng)于上述第1存儲單元的地址信號選擇上述第1和第2存儲單元。
2.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于上述第1行譯碼電路(26、100)中還包括供給上述第1和第2字線(WL0、WL1)的激活電位的電壓發(fā)生電路(36)，上述電壓發(fā)生電路(36)的上述第2模式下的電流供給能力比上述第1模式下的電流供給能力大。
3.如權(quán)利要求2中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于上述電壓發(fā)生電路(36)包括在上述第1模式下被激活并發(fā)生第1時鐘信號的第1振蕩電路(140)；在上述第2模式下被激活并發(fā)生比第1時鐘信號周期短的第2時鐘信號的第2振蕩電路(136)；以及根據(jù)上述第1和第2時鐘信號的某一個進(jìn)行升壓工作的充電泵電路(144)。
4.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于上述第1行譯碼電路(26)包括發(fā)生對應(yīng)于上述地址信號的預(yù)定位的第1和第2預(yù)譯碼信號的預(yù)譯碼電路，上述預(yù)譯碼電路在上述第1模式下根據(jù)上述預(yù)定位的邏輯值激活上述第1和第2預(yù)譯碼信號的某一個，在上述第2模式下激活上述第1和第2預(yù)譯碼信號兩者，還包括根據(jù)上述第1和第2預(yù)譯碼信號激活上述第1和第2字線的字線激活電路(62、66)。
5.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于上述第1行譯碼電路(100)包括在上述第2模式下使激活上述第2字線的定時比激活上述第1字線的定時延遲的延遲裝置(182)。
6.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于還包括根據(jù)外部時鐘信號取入地址信號的地址緩沖電路(504)；根據(jù)外部時鐘信號取入控制信號的控制信號緩沖電路(506)；對上述控制信號進(jìn)行譯碼的指令譯碼器(522)；以及根據(jù)上述指令譯碼器的譯碼結(jié)果保存對應(yīng)于上述地址信號的工作模式的模式寄存器(510)，上述模式寄存器(510)包括第1保存電路(526)，該電路保存確定上述第1存儲器陣列在上述第1模式和上述第2模式的哪一種模式下進(jìn)行工作的第1模式數(shù)據(jù)。
7.如權(quán)利要求6中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于還包括第2存儲器陣列(562b)，上述第1和第2存儲器陣列可分別獨(dú)立地工作，而且分別是可獨(dú)立地控制上述工作模式的存儲體，上述第2存儲器陣列包括第3和第4存儲單元；對于上述第3和第4存儲單元傳遞被授受的數(shù)據(jù)用的第2位線；選擇上述第3存儲單元用的第3字線；以及選擇上述第4存儲單元用的第4字線，上述單元選擇裝置還包括第2行譯碼電路(564b)，該電路在上述第1模式下根據(jù)上述地址信號選擇上述第3和第4存儲單元的某一個，在第2模式下根據(jù)對應(yīng)于上述第3存儲單元的地址信號選擇上述第3和第4存儲單元，上述模式寄存器(510)還包括第2保存電路，該電路保存確定上述第2存儲器陣列在上述第1模式和上述第2模式的哪一種模式下進(jìn)行工作的第2模式數(shù)據(jù)。
8.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于還包括可從外部供給電位的控制端子(702)；根據(jù)上述控制端子的電位來選擇上述第1模式和上述第2模式中的某一種模式。
9.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于還包括連接在電源節(jié)點(diǎn)與內(nèi)部節(jié)點(diǎn)之間的熔斷器元件(708)；上述熔斷器元件可選擇導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)中的某一種狀態(tài)，根據(jù)上述內(nèi)部節(jié)點(diǎn)的電位來選擇上述第1模式和上述第2模式中的某一種模式。
10.如權(quán)利要求1中所述的動態(tài)型半導(dǎo)體存儲器，其特征在于還包括連接在接地節(jié)點(diǎn)與內(nèi)部節(jié)點(diǎn)之間的熔斷器元件；上述熔斷器元件可選擇導(dǎo)通狀態(tài)和非導(dǎo)通狀態(tài)中的某一種狀態(tài)，根據(jù)上述內(nèi)部節(jié)點(diǎn)的電位來選擇上述第1模式和上述第2模式中的某一種模式。
全文摘要
在存儲器容量是必要的、而功耗不那么重要的情況下,進(jìn)行通常的工作,在存儲器容量不那么必要而打算抑制功耗的情況下,通過同時激活2條字線(WL0、WL1),為了存儲1個數(shù)據(jù)而使用共同地連接到1條位線(BLa)上的2個存儲單元。因此可進(jìn)行將刷新周期加長的低功耗工作。而且,對用戶來說,可根據(jù)需要適當(dāng)?shù)厍袚Q這2個工作模式來使用。
文檔編號G11C11/407GK1244712SQ9910498
公開日2000年2月16日 申請日期1999年4月9日 優(yōu)先權(quán)日1998年8月7日
發(fā)明者伊藤孝 申請人:三菱電機(jī)株式會社