專利名稱：動態(tài)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別是涉及要求在數(shù)據(jù)輸入輸出通道上非常高速的傳送數(shù)據(jù)的動態(tài)存儲器(DRAM)。
在動態(tài)存儲器中通常把存儲單元陣列分割成多個單元陣列(子陣列)，是采用使其中的幾個同時工作的單元陣列分開工作方式。這種方式是為了減少占行系操作的消耗電流多的位線的充放電電流。子陣列的分割數(shù)與工作速度有很大的關(guān)系。如果1個子陣列的規(guī)模很大，則字線的電容變得過大，而使其上升速度和下降速度變慢，位線電容變得過大使位線間的電位差變小，由于子陣列的位線電位的放大工作變慢而使存儲芯片的整個工作速度變慢，因此隨著元件的微型化，DRAM的存儲容量變得越大，子陣列的分割數(shù)增加的就越多。
從來的通用DRAM芯片對應(yīng)多種位結(jié)構(gòu)(×1、×4、×8、×16等)有多種封裝結(jié)構(gòu)(DIP、SOJ、TSOP和ZIP等)。為此，如圖4所示，把用于放大數(shù)據(jù)線42的數(shù)據(jù)的DQ緩沖器43配置在各個子陣列41附近，把全部的DQ緩沖器43的數(shù)據(jù)匯集到配置在芯片上的1個地方(在圖4中是在芯片中央)上的多路轉(zhuǎn)換器44中，將對應(yīng)位結(jié)構(gòu)的位數(shù)的數(shù)據(jù)輸出給對應(yīng)封裝結(jié)構(gòu)位置的輸入輸出緩沖器(I/O緩沖器)45。
然而，上述的DRAM，把從存在增加趨勢的子陣列中讀出的數(shù)據(jù)全部集中在芯片上的一個位置上的方式，由于使芯片內(nèi)的數(shù)據(jù)總線變長，而造成實現(xiàn)數(shù)據(jù)高速傳送的障礙。
還有，在專用的DRAM芯片上，通過把各I/O緩沖器集中在芯片的一邊，采用在垂直狀態(tài)下在存儲器安裝用的線路基板上表面安裝得到縱式標準件(VSMP)，縮短標準件內(nèi)部的引線和電路基板上的配線以實現(xiàn)數(shù)據(jù)傳送高速度，同時采用×8，×16等多位結(jié)構(gòu)，試圖提高數(shù)據(jù)傳送率的嘗試正在進行。
一方面，作為在計算機系統(tǒng)中大量使用的存儲器要求有以盡可能低成本生產(chǎn)的DRAM，而另一方面，在計算機的領(lǐng)域內(nèi)，除了微處理器(MPU)的工作速度同DRAM的工作速度的差別大之外，兩者間的數(shù)據(jù)傳送速度是制約著系統(tǒng)的整體性能的關(guān)鍵。為了解決這個問題人們進行了各種改進，其中有代表性的是為了彌補MPU的循環(huán)時間和存儲器存取時間的差而將兩者折衷、采用可能使MPU的使用效率提高的高速存儲器(高速緩沖存儲器)。
作為高速緩沖存儲器有既獨立于MPU又獨立DRAM的SRAM構(gòu)成的、由裝在MPU芯片上的所謂導(dǎo)通芯片高速緩沖存儲器(或埋入存儲器)的SRAM構(gòu)成的(實際上，裝了高速緩沖存儲器的MPU還存在有其它芯片的SRAM高速緩沖存儲器的情形)和裝在DRAM芯片上的SRAM單元構(gòu)成的。
關(guān)于把由SRAM單元組成的高速緩沖存儲器裝在DRAM芯片上的技術(shù)，在1990Symposium on VLSI Civcuits，Digest ofTechnical Papers.PP 79-80“A Circuit Design of IntelligentCDDRAM with Automatic Write back Capability”的文章中公開了在每個利用1個晶體管，1個電容器的單元的DRAM的每個列上附加SRAM，將之作為高速緩沖存儲器使用的技術(shù)。在該文章中還涉及到當想要讀出的地址不在高速緩沖存儲器中(錯位)時，將該時刻的高速緩沖存儲器的內(nèi)容寫回到相應(yīng)地址的DRAM單元中，然后讀出想要存取的地址的DRAM單元的技術(shù)。這樣的高速緩沖搭載型的DRAM也可以同已搭載高速緩沖存儲器的MPU并用。關(guān)于把DRAM的位線讀出放大器作為高速緩沖存儲器使用這點，在本申請人的有關(guān)申請的專利申請平3-41316號(專利公開平4-212780號)中已經(jīng)描述過，其具體的結(jié)構(gòu)例子和控制操作例子在本申請人的有關(guān)專利申請平3-41315號有說明。
根據(jù)本申請人的有關(guān)申請平4-131095號，提出了將DRAM的存儲器范圍分割成多個子陣列使各個子陣列互相獨立工作，通過把位線讀出放大器作為高速緩沖存儲器使用而使高速緩沖存儲器的命中率提高的DRAM的方案。
在該DRAM中的每個子陣的讀出放大器保持從對應(yīng)互相不同的地址的行取出數(shù)據(jù)，因此可以使向處在選擇狀態(tài)下的行要求數(shù)據(jù)存取的(命中)幾率上升，可以使用沒有要求向處在選擇狀態(tài)的行數(shù)據(jù)存取的(差錯)幾率和上述的位的幾率平均值確定的數(shù)據(jù)存取時間的平均值縮短。
在此簡單說明讀出放大器高速緩沖存儲器方式，首先考慮DRAM待機來自MPU等的存取的狀態(tài)。這時，使來自某個行地址的存儲單元群的讀出數(shù)據(jù)鎖存在讀出放大器中。
在出現(xiàn)與上述那樣地將數(shù)據(jù)鎖存在讀出放大器群中的行地址相同的行地址的存取的情況(命中時)下，可省略行系的操作只在列系操作中輸出數(shù)據(jù)，從而可減少行系動作部分的存取時間。
與此相反，在存取沒有被讀出放大器群鎖存數(shù)據(jù)的行地址的情況(差錯時)下，在把讀出放大器群的數(shù)據(jù)寫回到存儲單元后(或者僅在讀出放大器群補償操作后)，必需把來自新的行地址的存儲單元群的讀出數(shù)據(jù)鎖存在讀出放大器群中。在該差錯的情況下，與不采用高速緩沖存儲器方式的情況相比，存取時間花費在無用時間上。
在那里，若高速緩沖存儲器的命中率小，會出現(xiàn)系統(tǒng)的平均存儲時間變長的危險，所以使命中率提高對縮短系統(tǒng)的平均存取時間是重要的。
為了使高速緩沖存儲器的命中率提高，可以采用使高速緩沖存儲器的儲存量增大的方法和把高速緩沖存儲器分成幾個組的方法。
如上所述，使高速緩沖存儲容量增大的方法適合用在讀出放大器的高速緩沖儲存器方式中，意味著在把數(shù)據(jù)鎖存的狀態(tài)下使得待存取的讀放大器的數(shù)目增大。大容量存儲器如上所述，通常使各子陣列中的幾個同時活性化的部分進行活性化。在此時，與沒有使行系工作的子陣列有關(guān)連的讀出放大器通常是不保持數(shù)據(jù)的?？墒?，由于在關(guān)于沒有使上述那樣的行系工作的子陣列的讀出放大器中數(shù)據(jù)原封不變，因此，使在待機存儲狀態(tài)下保持數(shù)據(jù)的讀出放大器數(shù)增加，通過把高速緩沖存儲器容量增大可以使其命中率上升。
另外，如前述將把高速緩沖存儲器分成幾個組的方法使用在讀出放大器高速緩沖儲存方式下時，意味著把讀出放大器群分成多個組。在通用的DRAM中，有關(guān)多個子陣列的讀出放大器在相同的定時下進行讀出、鎖存、補償?shù)裙ぷ鳌Ｈ缟纤?，這時有關(guān)沒有進行行系工作的子陣列的讀出放大器可以按所保持數(shù)據(jù)不變進行待機。這里，把同時工作的讀出放大器群稱為組，在為了使高速緩沖存儲器的命中率上升的分組方式中，具有下述的幾個條件(1)應(yīng)具有獨立于每個組的讀出放大器。(2)各組的讀出放大器與其它組的行地址無關(guān)，而能保持本身的組的數(shù)據(jù)。即，沒有進行行系工作的組的讀出放大器與其它組的行地址無關(guān)，可繼續(xù)保持屬于自己組的數(shù)據(jù)。(3)各組應(yīng)具有對應(yīng)全部輸入/輸出緩沖器的數(shù)據(jù)總線。即，對于高速緩沖存儲器的存取是相對某個特定的組進行的，在多位構(gòu)成的DRAM的情況下必需根據(jù)上述的存取的組在相同的定時下把數(shù)據(jù)供給全部的輸入/輸出緩沖器。
上述的DRAM，由于要把從處在增加傾向的子陣列讀出數(shù)據(jù)全部匯集在芯片上的一個區(qū)，因此使芯片內(nèi)的數(shù)據(jù)總線變長，而存在所謂在實現(xiàn)傳送數(shù)據(jù)高速方面產(chǎn)生障礙的問題。
本發(fā)明通過解決上述問題，以縮短芯片內(nèi)的數(shù)據(jù)總線，實現(xiàn)數(shù)據(jù)傳送高速化，提供在讀出放大器高速緩沖方式的情況下可以使高速緩沖存儲器的命中率提高的動態(tài)存儲器為目的。
本發(fā)明的動態(tài)存儲器包括具有彼此配置成矩陣狀的動態(tài)存儲單元的陣列，分別沿芯片的互相垂直方向的第一邊和第二邊分割成多個配置并分成多組對工作進行控制的多個子陣列；連接在上述各子陣列中同一行的存儲單元的分別平行上述存儲芯片第一邊形成的多條字線；分別連接在上述各子陣列中同一列存儲單元并平行于與上述存儲芯片的第一邊垂直的第二邊形成的多條位線；分別對上述各子陣列中選擇出的行存儲單元讀出的電位進行讀出放大的多個讀出放大器；對應(yīng)上述各子陣列分別形成的平行于上述位線的，用于傳送對應(yīng)子陣列的上述各個讀出放大器中被選擇的列的讀出放大器的數(shù)據(jù)的多根數(shù)據(jù)線；同分別與上述多個組中的各1個子陣列對應(yīng)的多條數(shù)據(jù)線共同連接的、選擇放大上述多條數(shù)據(jù)線來的數(shù)據(jù)，平行于上述存儲器芯片的第二邊配置的多條數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器；分別對應(yīng)上述多條數(shù)據(jù)線的緩沖器多路轉(zhuǎn)換器連接的，比上述多條數(shù)據(jù)線的緩沖器多路轉(zhuǎn)換器更靠近上述存儲芯片第二邊且平行于上述第二邊配置的多個數(shù)據(jù)輸入/輸出緩沖器。
使對應(yīng)各子陣列布置的數(shù)據(jù)線全部平行于字線，數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器群和輸入/輸出緩沖器群集中在存儲器芯片的同邊(平行于位線的第二邊)上。
由于按照上述的方法配置數(shù)據(jù)線組和數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器群、輸入/輸出緩沖器群，而可以使芯片內(nèi)的數(shù)據(jù)總線縮短，可能實現(xiàn)數(shù)據(jù)傳送高速化。
另外，在對應(yīng)于不同組的各1個子陣列的多條數(shù)據(jù)線上連接有共同的數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器，各組具有對應(yīng)全部的輸入/輸出緩沖器組的數(shù)據(jù)總線。因此在采用各子陣列的讀出放大器組作為高速緩沖器使用的讀出放大器高速緩沖儲存方式的情況下，可以使多個組的數(shù)據(jù)多路轉(zhuǎn)換，所以可以使高速緩沖存儲器的命中率提高。
下面參照附圖詳細說明本發(fā)明的實施例。


圖1是表示有關(guān)本發(fā)明的第一實施例的DRAM芯片中的子陣列、DQ緩沖器、多路轉(zhuǎn)換器和I/O緩沖器的配置例子圖。
圖2是取出圖1中一個子陣列，一個DQ緩沖器、一個多路轉(zhuǎn)換器和一個I/O緩沖器作為其一個例子的電路圖。
圖3是表示有關(guān)本發(fā)明的第二實施例的DRAM芯片中的子陣列、DQ緩沖器，多路轉(zhuǎn)換器和I/O緩沖器配置例的圖。
圖4是從來的通用DRAM芯片中的子陣列、DQ緩沖器、多路轉(zhuǎn)換器和I/O緩沖器的配置例的圖。
圖中10為存儲器芯片、X為第一邊、Y是第二邊、11為子陣列，MC是存儲單元、WLi為字線、BLi為位線，DQi為數(shù)據(jù)線、12是DQ緩沖器多路轉(zhuǎn)換器、13是I/O緩沖器、21是行解碼器、22是列解碼器、23是列選擇電路、24是讀出放大器，25是多路緩沖用開關(guān)元件。
圖1表示關(guān)于本發(fā)明的第一實施例的DRAM芯片中的子陣列11，DQ緩沖多路轉(zhuǎn)換器12和I/O緩沖器13的配置例的圖。
圖2是取出圖1中的一個子陣列11，一個DQ緩沖器多路轉(zhuǎn)換器12和一個I/O緩沖器13作為示例的說明圖。
如圖1和2所示，多個子陣列11具有彼此配置成矩陣狀的動態(tài)存儲器單元MC、分別沿著存儲器芯片10的互相垂直方向的第一邊X和第二邊Y分割成多個配置并分割成多個組受控制工作。在本實施例中，把沿著上述存儲器芯片的第一邊X分割成多個(在本實施例中為兩個)配置的子陣列11群作為單位分割成多個(在本實施例中為兩個)組。
在上述各個子陣列11中備有與同一行的存儲器單元MC相連接的分別平行于上述存儲器芯片的第一邊X形成的多條字線WLi，和與同一列的存儲器單元MC連接并平行于相對上述存儲芯片第一邊垂直的第二邊Y形成的位線BLi。上述多條字線WLi由行解碼器21選擇，上述多條位線BLi由列解碼器21選擇的列選擇電路23選擇。在上述子陣列11中還設(shè)有多個讀出放大器24，對由上述解碼器21選擇出的行存儲單元讀出的電位進行讀出放大。
多條數(shù)據(jù)線DQi分別對應(yīng)上述各子陣列11平行于上述字線WLi形成后，用于輸送來自對應(yīng)子陣列11的上述多個讀出放大器24中被選擇出的列的讀出放大器的數(shù)據(jù)。
多個數(shù)據(jù)線緩沖器(DQ緩沖器)多路轉(zhuǎn)換器12共同與分別對應(yīng)上述多個組中的各一個子陣列11的多條數(shù)據(jù)線DQi相連、對來自上述的多根數(shù)據(jù)線DQi的數(shù)據(jù)選擇放大并平行于上述存儲芯片的第二邊Y配置。
多個數(shù)據(jù)輸入/輸出(I/O)緩沖器13分別對應(yīng)連接上述多個數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器12，并以比上述多個數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器12更靠近上述存儲芯片的第二邊的位置平行于上述第二邊配置。
另外，關(guān)于上述DQ緩沖器多路轉(zhuǎn)換器12和兩個組的各數(shù)據(jù)線DQi的連接，當不同組的各數(shù)據(jù)線DQi之間連接時，由于數(shù)據(jù)線DQi的負載電容變大使數(shù)據(jù)傳送時的延遲時間變長而不理想。對此，DQ緩沖器多路轉(zhuǎn)換器12中的多路轉(zhuǎn)換器，例如象圖所示那樣，分別對應(yīng)不同組的各數(shù)據(jù)線DQi串聯(lián)插入開關(guān)元件(例如MOS晶體管25)。借此可以允許對應(yīng)彼此不同的組有選擇地經(jīng)緩沖器作數(shù)據(jù)輸入/輸出動作。
而且，在互不相同的組的各數(shù)據(jù)線DQi中，對應(yīng)位于遠離上述I/O緩沖器1 3一側(cè)的子陣列的數(shù)據(jù)線(在本例中為DQ1、DQ3···)比對應(yīng)位于靠近上述I/O緩沖器13一側(cè)的子陣列的數(shù)據(jù)線(在本例中為DQ2、DQ4···)長。因此，為了使同DQ緩沖器多路轉(zhuǎn)換器12共同連接的兩數(shù)據(jù)線的配線電阻基本上相等，最好把位于遠離I/O緩沖器13側(cè)的子陣列的數(shù)據(jù)線制作得比對應(yīng)位于靠近I/O緩沖器13側(cè)的子陣列的數(shù)據(jù)線粗一些，以便減少前者的配線電阻。
在彼此不同的組中的各數(shù)據(jù)線DQi中，對應(yīng)位于遠離I/O緩沖器側(cè)的子陣列的數(shù)據(jù)線通過位于靠近I/O緩沖器側(cè)的子陣列的附近(或子陣列中)。
在上述第一實施例的DRAM中，對應(yīng)各子陣列11設(shè)置的數(shù)據(jù)線DQi全部平行于字線WLi形成，數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器12群和I/O緩沖器13群集中在存儲芯片10的同一邊(平行于位線的第二邊Y)。
由于用這樣方式配置數(shù)據(jù)線DQi群、數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器12群和I/O緩沖器群13，而使芯片10內(nèi)的數(shù)據(jù)總線變短，容易使在封裝內(nèi)部的引線框和存儲器的安裝電路基板上的配線等變短，從而實現(xiàn)數(shù)據(jù)傳送高速化。
在本實施例中，多個子陣列11把沿著存儲芯片的第一邊X(圖中的上下方向)分割配置成兩個組的子陣列11群作為單位被分割成兩個組。而且，數(shù)據(jù)線的緩沖器多路轉(zhuǎn)換器12同對應(yīng)不相同的組的各一個子陣列的多條數(shù)據(jù)線DQi共同連接，各組具有對應(yīng)全部的I/O緩沖器13群的數(shù)據(jù)總線。
因此，在采用把獨立設(shè)置在每個子陣列中的讀出放大器群用作高速緩沖存儲器使用的讀出放大器高速緩沖方式的情況下，能夠獨立讀出每組的數(shù)據(jù)，可以使高速緩沖存儲器的命中率提高。在這種情況下，使各組的讀出放大器群，通過這種即使在與其它組的存取無關(guān)地自己組的存取待機狀態(tài)下也能控制成繼續(xù)保持數(shù)據(jù)的結(jié)構(gòu)，使正在鎖存數(shù)據(jù)的讀出放大器數(shù)目增加，并可以使高速緩沖存儲器的命中率提高。
在采用讀出放大器高速緩沖方式的情況下，與上述的本申請人申請的專利申請平4-131095號中所詳細公開說明的結(jié)構(gòu)同樣，如圖2中的點線所示，設(shè)置有把行地址保持在每個子陣列中的寄存電路26、和將保持在該寄存電路26中的行地址(對應(yīng)于選擇出的行的行地址)與新給出的行地址進行比較的比較器27。
而且，當把存取要求和地址供給作為存取對象的子陣列時，比較器27就對兩個行地址的輸入進行比較，在行地址互相一致的情況下輸出通知命中的意旨的命中信號；而在行地址不一致的情況下就輸出通知差錯意旨信號。在輸出命中信號的情況下，行系不動作而讀出對應(yīng)列地址的列數(shù)據(jù)。在差錯信號輸出的情況下，寄存電路26，字線WLi，讀出放大器24一旦被分別設(shè)定后，就將新給出的行地址設(shè)定在寄存電路26中，對應(yīng)在寄存電路26中的新保持的行地址行系進行工作。而且，再一次供給存取要求和地址，進行命中判定，行系不動作而讀出對應(yīng)的列地址的列數(shù)據(jù)。上述的操作通過對作為存取對象的多個子陣列11順次供給存取要求，順次在多個子陣列11中進行。在這種情況下，可以只在各子陣列11中直接選擇成為差錯的行，而不需對每個出現(xiàn)不命中的全部的行重新進行選擇。
圖3是有關(guān)本發(fā)明的第二實施例中的DRAM芯片中的子陣列11，DQ緩沖器多路轉(zhuǎn)換器12和I/O緩沖器13的配置例的圖。
這個第二實施例與上述第一實施例相比，除了把子陣列11群沿著存儲器的第二邊Y分割成例如兩個組而沿上述第二邊Y進行二分割這點不同外，其它是相同的，因此采用與圖1中相同的代號。對上述的第二實施例的DRAM中可以按與上述第一實施例的DRAM相同的方式操作，其效果與第一實施例幾乎相同。
寫在本申請的保護范圍的各構(gòu)成重要部件上的圖面參考符號是供容易理解本發(fā)明用的，本發(fā)明的技術(shù)范圍并不限于附圖所示的實施例中記載的內(nèi)容。
按照如上所述的本發(fā)明的DRAM，可以在縮短芯片內(nèi)的數(shù)據(jù)總線實現(xiàn)數(shù)據(jù)傳送高速化的同時，在采用讀出放大器高速緩沖方式的情況下可以使高速存儲器的命中率提高。
權(quán)利要求
1.一種動態(tài)存儲器，其特征在于包括具有彼此配置成矩陣狀的動態(tài)存儲單元的子陣、分別沿芯片的互相垂直方向的第一邊(X)和第二邊(Y)分割成多個配置對分割成多組的動作進行控制的多個子陣列(11)；連接在上述各子陣列中同一行的存儲單元，并分別平行上述存儲芯片第一邊形成的多條字線(WL1、WL2，WLi)；分別連接上述各子陣列中同一列存儲單元，與相對上述存儲芯片的第一邊垂直的第二邊平行形成的多條位線(BL1、BL2、BLi)；分別對從在上述各子陣列中分別選擇的行的存儲單元讀出的電位進行讀出放大的多個讀出放大器(24)；分別對應(yīng)上述各子陣列平行于上述位線形成的和用于傳送對應(yīng)子陣列的上述多個讀出放大器中的被選擇的列的讀出放大器的數(shù)據(jù)的多條數(shù)據(jù)線(DQ1，DQ2，DQi)；分別與對應(yīng)上述多個組中的各一個子陣列的多條數(shù)據(jù)線共同連接的、有選擇地對上述多條數(shù)據(jù)線來的數(shù)據(jù)進行放大，并平行于上述存儲器芯片的第二邊配置的多條數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器(12)；分別對應(yīng)連接上述多條數(shù)據(jù)線的緩沖器多路轉(zhuǎn)換器，在比上述多條數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器更靠近上述存儲芯片的第二邊的位置上平行于上述第二邊配置的多個數(shù)據(jù)輸入/輸出緩沖器(13)。
2.如權(quán)利要求1所述的動態(tài)存儲器，其特征在于，上述的多個子陣列11以沿著上述存儲器芯片的第一邊分割配置成多個的子陣列群為單位被分割成多個緩沖器。
3.如權(quán)利要求1所述的動態(tài)存儲器，其特征在于，上述的多個子陣列11以沿著上述存儲器芯片的第二邊分割配置成多個子陣列群為單位被分割成多個緩沖器。
4.如權(quán)利要求1、2或3所述的動態(tài)存儲器，其特征在于，對應(yīng)上述多條數(shù)據(jù)線中并位于遠離上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列的數(shù)據(jù)線DQ1，DQ3通過位于靠近上述數(shù)據(jù)輸入/輸出緩沖器的子陣列的附近或子陣列上。
5.如權(quán)利要求1、2或3所述的動態(tài)存儲器，其特征在于，對應(yīng)上述多條數(shù)據(jù)線中并位于遠離上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列數(shù)據(jù)線(DQ1，DQ3)比對應(yīng)位于靠近上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列的數(shù)據(jù)線(Q2，Q4)更粗。
全文摘要
本發(fā)明通過縮短DRAM芯片內(nèi)的數(shù)據(jù)總線實現(xiàn)數(shù)據(jù)傳送高速化，該DRAM中備有分割成多個配置，對分割成多組的工作進行控制的多個子陣列(11)，對應(yīng)各子陣列平行于芯片的第一邊(X)形成的，對來自對應(yīng)的子陣列的讀出放大器24的數(shù)據(jù)進行傳送的多條數(shù)據(jù)線DQi，共同連接對應(yīng)多個組中的各1個子陣列的數(shù)據(jù)線對其數(shù)據(jù)有選擇的放大，平行于芯片第二邊(Y)配置的多條數(shù)據(jù)線緩沖器多路轉(zhuǎn)換器(12)，和與其相對應(yīng)連接并平行于芯片第二邊配置的多個數(shù)據(jù)輸入/輸出緩沖器(13)。
文檔編號G11C11/4096GK1144385SQ9511865
公開日1997年3月5日 申請日期1995年9月22日 優(yōu)先權(quán)日1994年9月22日
發(fā)明者荻原正毅, 高瀨覺, 櫻井清史 申請人:株式會社東芝