本公開要求于2014年08月27日提交的題為“EFFICIENT STANDARD FLIP-FLOP”的美國臨時申請No.62/042,551以及于2014年12月05日提交的題為“CLOCK GATED STANDARD FF”的美國臨時申請No.62/088,021的權益，上述申請通過引用全文結合于此。

背景技術：

這里所提供的背景描述是出于在整體上給出本公開的環(huán)境的目的。就該背景描述部分中所描述的范圍而言，當前署名發(fā)明人的工作以及該描述中在提交時并未以其它方式構成現(xiàn)有技術的多個方面既非明確也非隱含地認可其相對于本公開構成現(xiàn)有技術。

觸發(fā)器或鎖存器被普遍應用于各種集成電路(IC)中，諸如順序邏輯電路、同步電路等。在一個示例中，用于處理計算機網(wǎng)絡上的分組數(shù)據(jù)的處理器使用具有多個順序處理級的管道架構來實施。觸發(fā)器貫穿始終且在管道級之間被用來采樣信號并且執(zhí)行各種邏輯操作。例如，觸發(fā)器被鐘控以對各個邏輯操作進行同步。觸發(fā)器的活動消耗處理器電路所消耗的電力中的相對大的部分。

技術實現(xiàn)要素：

本公開的多個方面提供了一種數(shù)據(jù)存儲電路。該電路包括第一鎖存器、第二鎖存器以及時鐘選通和緩沖電路。該第一鎖存器被配置為在時鐘信號處于第一狀態(tài)時響應于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時鐘信號處于第二狀態(tài)時保持該中間輸出，并且該第二鎖存器被配置為響應于該中間輸出和時鐘信號而提供數(shù)據(jù)輸出。該時鐘緩沖電路被配置為向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號，并且在該中間輸出保持不變時抑制向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號。

根據(jù)本公開的一個方面，該時鐘選通和緩沖電路被配置為將該中間輸出與數(shù)據(jù)輸出進行比較，并且基于該比較而抑制向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號。在一個實施例中，該時鐘選通和緩沖電路包括比較電路，該比較電路被配置為將該第二鎖存器的內部節(jié)點上的信號與該中間輸出進行比較，該內部節(jié)點上的信號指示數(shù)據(jù)輸出，并且該內部節(jié)點在從該中間輸出至數(shù)據(jù)輸出的信號路徑之外。在一個示例中，該比較電路被配置為將該中間輸出與數(shù)據(jù)輸出進行比較，并且在該中間輸出與數(shù)據(jù)輸出相同時將該時鐘信號維持在第一狀態(tài)中。

在一個實施例中，該比較電路包括交叉耦合差分對，該交叉耦合差分對被配置為將該中間輸出與數(shù)據(jù)輸出進行比較。在一個示例中，該交叉耦合差分對被配置為基于該比較而關閉從時鐘驅動反向器到接地端的電流路徑，使得去往該第一鎖存器和第二鎖存器之一或二者的時鐘信號被有選擇地關閉。在一個示例中，該時鐘緩沖電路由于增加了該交叉耦合差分對而與庫中的標準觸發(fā)電路相比有所修改。

本公開的多個方面提供了一種方法。該方法包括由時鐘選通和緩沖電路向第一鎖存器和第二鎖存器提供時鐘信號。該第一鎖存器在時鐘信號處于第一狀態(tài)時響應于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時鐘信號處于第二狀態(tài)時保持該中間輸出，并且該第二鎖存器響應于該中間輸出和時鐘信號而提供數(shù)據(jù)輸出。另外，該方法包括在該中間輸出保持不變時抑制向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號。

本公開的多個方面提供了一種裝置，該裝置包括具有觸發(fā)器電路的集成電路(IC)芯片。該觸發(fā)器電路包括第一鎖存器、第二鎖存器以及時鐘選通和緩沖電路。該第一鎖存器被配置為在時鐘信號處于第一狀態(tài)時響應于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時鐘信號處于第二狀態(tài)時保持該中間輸出，并且該第二鎖存器被配置為響應于該中間輸出和時鐘信號而提供數(shù)據(jù)輸出。該時鐘選通和緩沖電路被配置為向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號，并且在該中間輸出保持不變時抑制向該第一鎖存器和第二鎖存器之一或二者提供時鐘信號。

附圖說明

本公開作為示例所提出的各個實施例將參考以下附圖進行詳細描述，同樣的附圖標記指代同樣的要素，其中：

圖1示出了根據(jù)本公開實施例的電子設備示例100的框圖；

圖2示出了根據(jù)本公開實施例的觸發(fā)器示例210的示意圖；

圖3示出了根據(jù)本公開實施例的波形示例300的圖；和

圖4示出了根據(jù)本公開實施例的網(wǎng)表示例400。

具體實施方式

圖1示出了根據(jù)本公開實施例的電路示例100的框圖。電路100包括多個觸發(fā)器110-112，例如D型觸發(fā)器，其中諸如觸發(fā)器110的至少一個觸發(fā)器由時鐘選通從而節(jié)省電力。觸發(fā)器110響應于時鐘信號CLK進行操作，以對數(shù)據(jù)輸入(D)進行采樣，將該數(shù)據(jù)輸入保持一段時間，并且生成數(shù)據(jù)輸出(Q)。觸發(fā)器110包括時鐘選通和緩沖電路140，時鐘選通和緩沖電路140被配置為緩沖時鐘信號CLK并且有選擇地提供用于控制觸發(fā)器110的操作的時鐘信號CKn和CKp。時鐘信號CKn和CKp至少基于被提供至觸發(fā)器110或經(jīng)過觸發(fā)器110的數(shù)據(jù)與從觸發(fā)器110所輸出的數(shù)據(jù)的比較而被選通，也就是說被供給或抑制，從而節(jié)省電力。

電路100可以是在電子設備中使用的任意適當電路。在一個實施例中，電路100是集成電路(IC)芯片，例如片上系統(tǒng)(SOC)或者SOC中的任意其它適當單元或模塊。在不同實施例中，電路100包括集成在IC芯片上的各種電路組件，諸如數(shù)字電路、模擬電路、混合信號電路等。在一個示例中，電路100在用于處理計算機網(wǎng)絡上的數(shù)據(jù)分組的分組處理器中使用。分組處理器適當?shù)匾怨艿兰軜媽嵤摴艿兰軜嫲ü艿兰壸陨碇械亩鄠€觸發(fā)器以及耦合管道級以在管道級之間緩沖信號的觸發(fā)器。觸發(fā)器基于時鐘信號進行同步，在一個實施例中，上述時鐘信號諸如系統(tǒng)時鐘。在一個示例中，該時鐘信號可能為多個觸發(fā)器服務。觸發(fā)器110-112中的一個或多個根據(jù)觸發(fā)器110的微架構進行配置從而節(jié)省電力。因此，在另一個示例中，電路100適當?shù)卦诰哂械凸β室蟮碾姵毓╇娫O備中使用，諸如智能電話、平板計算機等。在另一個實施例中，電路100在諸如網(wǎng)絡交換機的高功耗設備中使用。

根據(jù)本公開的一個方面，觸發(fā)器110包括第一鎖存器電路120、第二鎖存器電路130以及時鐘選通和緩沖電路140。在圖1的示例中，第一鎖存器電路120和第二鎖存器電路130耦合在一起以形成主-從類型的D觸發(fā)器。時鐘選通和緩沖電路140接收時鐘信號CLK并且有選擇地將時鐘信號CKn和CKp提供至第一鎖存器電路120和/或第二鎖存器電路130從而控制觸發(fā)器110的操作。

特別地，第一鎖存器電路120被配置為接收數(shù)據(jù)輸入(D)，基于時鐘信號CKn和CKp而響應于數(shù)據(jù)輸入(D)保持數(shù)據(jù)，并且根據(jù)第一鎖存器電路120中所保持的數(shù)據(jù)提供中間輸出(Qm)。類似地，第二鎖存器電路130被配置為接收第一鎖存器的中間輸出(Qm)，基于時鐘信號CKn和CKp而保持中間輸出(Qm)，并且根據(jù)第二鎖存器電路130中所保持的數(shù)據(jù)提供數(shù)據(jù)輸出(Q)。

根據(jù)本公開的一個方面，時鐘選通和緩沖電路140根據(jù)去往第一鎖存器的數(shù)據(jù)輸入(D)或者第一鎖存器相對于數(shù)據(jù)輸出(Q)狀態(tài)的中間輸出(Qm)的相應狀態(tài)，有選擇地提供時鐘信號CKn和CKp以驅動第一鎖存器和第二鎖存器之一或二者，從而有選擇地抑制第一鎖存器120和第二鎖存器130的狀態(tài)轉變并節(jié)省電力。特別地，時鐘選通和緩沖電路140包括比較電路150，比較電路150被配置為接收兩個輸入A和B，將這兩個輸入A和B進行比較，隨后基于該比較有選擇地提供時鐘信號CKn和CKp。在一個實施例中，兩個輸入A和B之一，諸如輸入A，是中間輸出(Qm)并且指示最近的數(shù)據(jù)輸入。可選地，輸入A來自于數(shù)據(jù)輸入(D)自身。諸如輸入B的其它輸入是數(shù)據(jù)輸出(Q)或等同于數(shù)據(jù)輸出(Q)。注意，數(shù)據(jù)輸出(Q)指示之前被輸入并存儲于觸發(fā)器110中的數(shù)據(jù)。當兩個輸入A和B都是相同邏輯值時(例如，數(shù)據(jù)輸入保持相同)，則時鐘選通和緩沖電路140對時鐘信號CKn和CKp進行抑制，由此抑制第一鎖存器120和第二鎖存器130的狀態(tài)的相應變化，從而節(jié)省電力；并且當兩個輸入A和B為不同邏輯值時(例如，數(shù)據(jù)輸入相對于數(shù)據(jù)輸出有所變化)，則時鐘選通和緩沖電路140基于時鐘信號CLK而向第一鎖存器和第二鎖存器之一或二者提供時鐘信號CKn和CKp，由此使能該鎖存器以改變它們的相應狀態(tài)、存儲新的輸入數(shù)據(jù)并且更新數(shù)據(jù)輸出(Q)。

在一個實施例中，時鐘信號CLK被反轉從而生成時鐘信號CKn，并且該時鐘信號CKn進一步被反轉以生成時鐘信號CKp。在一個實施例中，時鐘信號CKn和CKp以兩種狀態(tài)被提供至D觸發(fā)器110。當時鐘信號CKn為邏輯“1”并且時鐘信號CKp為邏輯“0”時，時鐘信號CKn和CKp以第一狀態(tài)被提供至D觸發(fā)器，并且當時鐘信號CKn為邏輯“0”并且時鐘信號CKp為邏輯“1”時，時鐘信號CKn和CKp以第二狀態(tài)被提供至D觸發(fā)器。

在一個示例中，當時鐘信號CKn和CKp處于第一狀態(tài)時，時鐘信號CKn和CKp使能第一鎖存器電路120以接收數(shù)據(jù)輸入并且響應于數(shù)據(jù)輸入(D)提供中間輸出(Qm)。另外，處于第一狀態(tài)的時鐘信號CKn和CKp允許第二鎖存器130被鎖定以保持第二鎖存器130中所存儲的值并且基于所存儲的值提供數(shù)據(jù)輸出(Q)。

另外，在一個示例中，在時鐘信號CKn和CKp從第一狀態(tài)變?yōu)榈诙顟B(tài)時，第一鎖存器120被時鐘信號CKn和CKp鎖定以保持所存儲的數(shù)據(jù)，并且隨后基于所存儲的數(shù)據(jù)提供中間輸出(Qm)，并且第二鎖存器130被使能以接收該中間輸出(Qm)，響應于該中間輸出(Qm)緩沖數(shù)據(jù)，并且基于所緩沖的數(shù)據(jù)生成數(shù)據(jù)輸出(Q)。

另外，在該示例中，當去往比較電路150的兩個輸入A和B具有相同邏輯值時，時鐘信號CKn和CKp被選通，從而盡管在時鐘信號CLK有所轉變的情況下也保持在第一狀態(tài)中。注意，當時鐘信號CKn和CKp處于第一狀態(tài)時，中間輸出(Qm)響應于數(shù)據(jù)輸入(D)的變化而有所變化。因此，當時鐘信號CKn和CKp處于第一狀態(tài)并且數(shù)據(jù)輸入(D)發(fā)生變化時，中間輸出(Qm)也發(fā)生變化以反映出輸入數(shù)據(jù)(D)的邏輯值，并且可以不同于數(shù)據(jù)輸出(Q)。因此，當數(shù)據(jù)輸入(D)改變其邏輯值時，中間數(shù)據(jù)輸出(Q)也發(fā)生變化并且時鐘選通和緩沖電路140解除對時鐘信號CKn和CKp的抑制，從而它們改變?yōu)榈诙顟B(tài)而使得觸發(fā)器110存儲新的數(shù)據(jù)，并且更新數(shù)據(jù)輸出(Q)以反映該新的數(shù)據(jù)輸入。

圖2示出了根據(jù)本公開實施例的觸發(fā)器示例210的示意圖。觸發(fā)器210能夠在電路100中被用作觸發(fā)器110。在圖2的示例中，觸發(fā)器210是掃描使能觸發(fā)器210，諸如D觸發(fā)器。掃描使能觸發(fā)器210被配置為接收數(shù)據(jù)輸入(D)和掃描輸入(SI)，并且基于掃描使能信號(SE)而選擇數(shù)據(jù)輸入(D)和掃描輸入SI之一作為輸入。如圖2所示，掃描觸發(fā)器210包括耦合在一起的第一鎖存器電路220、第二鎖存器電路230、時鐘選通和緩沖電路240以及掃描控制緩沖電路260。

掃描控制緩沖電路260包括反向器INV7以接收掃描使能信號SE并且生成經(jīng)反轉的掃描使能信號SEb。掃描使能信號SE和經(jīng)反轉的掃描使能信號SEb被提供至第一鎖存器電路220以選擇適當輸入，也就是處于操作模式時的數(shù)據(jù)輸入或處于測試模式時的掃描輸入。

時鐘緩沖電路240接收時鐘信號CLK，生成兩個時鐘信號CKn和CKp，并且將這兩個時鐘信號提供至第一鎖存器電路220和第二鎖存器電路230從而控制鎖存器操作。

第一鎖存器電路220和第二鎖存器電路230在主-從類型的D觸發(fā)器中耦合在一起。第一鎖存器電路220接收數(shù)據(jù)輸入D和掃描輸入SI，并且基于掃描使能信號SE和經(jīng)反轉的掃描使能信號SEb選擇數(shù)據(jù)輸入D和掃描輸入SI之一來驅動節(jié)點Db。此外，第一鎖存器電路220在由時鐘緩沖電路240所提供的時鐘信號CKn和CKp的控制下響應于所選輸入而存儲數(shù)據(jù)，并且根據(jù)第一鎖存器電路220中的所存儲的數(shù)據(jù)來提供中間輸出(Qm)。第二鎖存器電路230接收中間輸出(Qm)，在由時鐘緩沖電路240所提供的時鐘信號CKn和CKp的控制下響應于中間輸出(Qm)而存儲數(shù)據(jù)，并且根據(jù)第二鎖存器電路230中的所存儲的數(shù)據(jù)提供數(shù)據(jù)輸出(Q)。

特別地，如圖2所示，時鐘選通和緩沖電路240包括耦合在一起的P型金屬氧化物半導體(MOS)晶體管P9、N型MOS晶體管N9-N11以及反向器INV6。P型MOS晶體管P9與N型MOS晶體管N9耦合在一起以形成反向器INV 11，從而接收時鐘信號CLK并且生成相對于時鐘信號CLK被反轉的時鐘信號CKn。N型MOS晶體管N10和N11形成交叉耦合差分對250以將兩個輸入A和B進行比較。如圖2中的節(jié)點COMP所示，交叉耦合差分對250耦合至N型MOS晶體管N9的源極。在一個實施例中，反向器INV6接收時鐘信號CKn并且生成相對于CKn被反轉的時鐘信號CKp。

在圖2的示例中，輸入A是中間輸出(Qm)并且輸入B指示數(shù)據(jù)輸出(Q)?？商鎿Q地，輸入A在數(shù)據(jù)被提供至第一鎖存器電路220的數(shù)據(jù)輸入之前從中進行分流。當輸入A和輸入B二者為諸如邏輯“1”或邏輯“0”的相同值時，無論時鐘信號CLK如何轉變，時鐘信號CKn都保持為高(例如，邏輯“1”)，而時鐘信號CKp保持為低(例如，邏輯“0”)。當輸入A不同于輸入B時，時鐘信號CKn和CKp響應于時鐘信號CLK的轉變而改變值。例如，時鐘信號CKn從時鐘信號CLK進行反轉，并且時鐘信號CKp與時鐘信號CLK大致相同。

在一個實施例中，如圖2所示，第一鎖存器電路220包括耦合在一起的N型MOS晶體管N1-N6、P型MOS晶體管P1-P6以及反向器INV1-INV2。P型MOS晶體管P3和N型MOS晶體管N3耦合在一起以形成反向器INV8，從而接收掃描輸入SI并且根據(jù)該掃描輸入SI驅動節(jié)點Db。P型MOS晶體管P1-P2和N型MOS晶體管N1-N2耦合至反向器INV8，以基于掃描使能信號SE和SEb以及時鐘信號CKn和CKp對反向器INV8進行控制。

P型MOS晶體管P6和N型MOS晶體管N6耦合在一起以形成反向器INV9，從而接收數(shù)據(jù)輸入D并且根據(jù)該數(shù)據(jù)輸入D驅動節(jié)點Db。P型MOS晶體管P4-P5和N型MOS晶體管N4-N5耦合至反向器INV9，從而基于掃描使能控制信號SE和SEb以及時鐘信號CKn和CKp對反向器INV9進行控制。

反向器INV1和INV2形成耦合至節(jié)點Db的反饋回路，從而在節(jié)點Db鎖存數(shù)據(jù)并且相應地驅動中間輸出Qm。

根據(jù)本公開的一個方面，反向器INV8和INV9之一基于掃描使能信號SE和SEb而被選擇。在一個示例中，當掃描使能信號SE為邏輯“1”時，經(jīng)反轉的掃描使能信號SEb為邏輯“0”，因此反向器INV9被選擇為驅動節(jié)點Db；當掃描使能信號SE為邏輯“0”時，經(jīng)反轉的掃描使能信號SEb為邏輯“1”，因此反向器INV8被選擇為驅動節(jié)點Db。

如圖2所示，第二鎖存器電路230包括耦合在一起的N型MOS晶體管N7-N8、P型MOS晶體管P7-P8以及反向器INV3-INV5。P型MOS晶體管P8和N型MOS晶體管N8耦合在一起以形成反向器INV10，從而接收中間輸出Qm并且驅動節(jié)點I_Q。P型MOS晶體管P7和N型MOS晶體管N7耦合至反向器INV10，以基于時鐘信號CKn和CKp對反向器INV10進行控制。反向器INV4和INV5形成反饋回路以在節(jié)點I_Q鎖存數(shù)據(jù)。反向器INV3對數(shù)據(jù)輸出Q進行驅動。

在圖2的示例中，中間輸出Qm作為輸入A被提供至時鐘緩沖電路240，并且反向器INV4的輸出Qs作為輸入B被提供至時鐘緩沖電路240。注意，輸出Qs在圖2的示例中具有與數(shù)據(jù)輸出Q相同的邏輯值。

參考圖3對觸發(fā)器210的操作進行詳細描述。

圖3示出了根據(jù)本公開實施例的觸發(fā)器210的波形的圖300。在該示例中，數(shù)據(jù)輸入D被選擇作為去往觸發(fā)器210的輸入(例如，掃描使能信號SE為邏輯“1”)。圖300包括時鐘信號CLK的波形301、時鐘信號CKn的波形310、時鐘信號CKp的波形320、數(shù)據(jù)輸入D的波形330、節(jié)點Db處的信號的波形340、中間輸出Qm的波形350、節(jié)點I_Q處的信號的波形360、信號Qs的波形370、數(shù)據(jù)輸出Q的波形380以及節(jié)點COMP處的信號的波形390。

在圖3的示例中，最初(例如，在時間T1之前)，數(shù)據(jù)輸入D為邏輯“0”，中間輸出Qm為邏輯“0”，并且數(shù)據(jù)輸出Q和輸出Qs為邏輯“0”。因此，去往交叉耦合差分對250的輸入A和輸入B都為邏輯“0”，則N型MOS晶體管N10和N11都被截止，并且沒有從節(jié)點COMP到接地端的電流路徑。時鐘信號CKn由于從VDD經(jīng)由P型MOS晶體管P9的充電而為邏輯“1”，并且時鐘信號CKp為邏輯“0”。時鐘信號CKn和CKp使能反向器INV9以接收數(shù)據(jù)輸入D并且驅動節(jié)點Db，因此在第一鎖存器電路220中，中間輸出Qm能夠響應于數(shù)據(jù)輸入D而發(fā)生變化。而且，時鐘信號CKn和CKp去使能反向器INV10并且鎖定存儲在第二鎖存器電路230中的數(shù)據(jù)，因此數(shù)據(jù)輸出Q是穩(wěn)定的。

在時間T1，數(shù)據(jù)輸入D從邏輯“0”變?yōu)檫壿嫛?”，如331所示。數(shù)據(jù)輸入D的變化導致中間輸出Qm變?yōu)檫壿嫛?”，如351所示。中間輸出Qm的變化使得對于交叉耦合差分對250而言輸入A不同于輸入B，N型MOS晶體管N10被導通，從而經(jīng)由INV4中的N型MOS晶體管(未示出)和N型MOS晶體管N10對節(jié)點COMP進行放電，因此節(jié)點COMP處的電壓如391所示被拉低。

節(jié)點COMP處的電壓拉低使得時鐘信號CKn和時鐘信號CKp響應于時鐘信號CLK的轉變而發(fā)生變化。

在時間T2，時鐘信號CLK從邏輯“0”變?yōu)檫壿嫛?”，如302所示。時鐘信號CLK的變化使N型MOS晶體管N9導通并且使P型MOS晶體管P9截止，因此時鐘信號CKn變?yōu)檫壿嫛?”而時鐘信號CKp變?yōu)檫壿嫛?”。時鐘信號CKn和CKp的變化去使能反向器INV9以鎖定第一鎖存器電路220中的數(shù)據(jù)。并且時鐘信號CKn和CKp的變化使能反向器INV10以根據(jù)中間輸出Qm驅動節(jié)點I_Q，因此節(jié)點I_Q如362所示從邏輯“1”變?yōu)檫壿嫛?”。反向器INV3根據(jù)節(jié)點I_Q處的信號驅動數(shù)據(jù)輸出Q，并且反向器INV4根據(jù)節(jié)點I_Q處的信號驅動輸出Qs。因此，數(shù)據(jù)輸出Q從如382所示從邏輯“0”變?yōu)檫壿嫛?”，而輸出Qs如372所示從邏輯“0”變?yōu)檫壿嫛?”。

輸出Qs的變化使得對于交叉耦合差分對350而言輸入B與輸入A相同。當輸入A和輸入B為邏輯“1”時，節(jié)點COMP經(jīng)由N型MOS晶體管N10和N11進行充電直至N型MOS晶體管N10和N11被截止，例如在節(jié)點COMP處的電壓上升至大約低于輸入A和輸入B的電壓的閾值電壓時，如時間T3處的393所示。此外，由于N型MOS晶體管N9被導通，所以時鐘信號CKn如313所示也有所升高，而時鐘信號CKp則如323所示有所下降。

時鐘信號CKn和CKp的變化(由313和323所示)去使能反向器INV10，從而鎖定第二鎖存器電路230中的所存儲的數(shù)據(jù)。而且，時鐘信號CKn和CKp的變化使能反向器INV9從而接收數(shù)據(jù)D并且相應地驅動節(jié)點Db。

在時間T4，時鐘信號CLK從邏輯“1”變?yōu)檫壿嫛?”，P型MOS晶體管P9導通并且N型MOS晶體管N9截止，并且時鐘信號CKn充電至大約VDD，例如314所示。

在時間T5，數(shù)據(jù)輸入D從邏輯“1”變?yōu)檫壿嫛?”，如335所示。數(shù)據(jù)輸入D的變化使得中間輸出Qm變?yōu)檫壿嫛?”，如355所示。中間輸出Qm的變化使得對于交叉耦合差分對250而言輸入A不同于輸入B。特別地，N型MOS晶體管N10的柵極端子(也是N型MOS晶體管N11的源極)通過反向器INV1中的N型MOS晶體管(未示出)進行放電。因此，N型MOS晶體管N11被導通，節(jié)點COMP經(jīng)由N型MOS晶體管N11和INV1中的N型MOS晶體管(未示出)進行放電，并且因此節(jié)點COMP處的電壓被拉低，如395所示。

節(jié)點COMP處的電壓拉低使能時鐘信號CKn和時鐘信號CKp，從而響應于時鐘信號CLK中的轉變而發(fā)生變化。

在時間T6，時鐘信號CLK從邏輯“0”變?yōu)檫壿嫛?”，如306所示。時鐘信號CLK的變化使N型MOS晶體管N9導通并且使P型MOS晶體管P9截止，因此時鐘信號CKn變?yōu)檫壿嫛?”而時鐘信號CKp則變?yōu)檫壿嫛?”。時鐘信號CKn和CKp的變化使得去使能反向器INV9，從而鎖定第一鎖存器電路220中的數(shù)據(jù)。而且，時鐘信號CKn和CKp的變化使能反向器INV10，以根據(jù)中間輸出Qm驅動節(jié)點I_Q，因此節(jié)點I_Q從邏輯“0”變?yōu)檫壿嫛?”，如366所示。反向器INV3根據(jù)節(jié)點I_Q處的信號驅動數(shù)據(jù)輸出Q，并且反向器INV4根據(jù)節(jié)點I_Q處的信號驅動輸出Qs。因此，數(shù)據(jù)輸出Q如386所示從邏輯“1”變?yōu)檫壿嫛?”，而輸出Qs則如376所示從邏輯“1”變?yōu)檫壿嫛?”。

輸出Qs的變化使得對于交叉耦合差分對250而言輸入B與輸入A相同。當輸入A和輸入B為邏輯“0”時，N型MOS晶體管N10和N11都被截止。

當時鐘信號CLK如307所示從邏輯“1”變?yōu)檫壿嫛?”時，P型MOS晶體管P9導通而N型MOS晶體管N9截止，并且時鐘信號CKn如317所示從邏輯“0”變?yōu)檫壿嫛?”，而時鐘信號CKp則如326所示從邏輯“1”變?yōu)檫壿嫛?”。

時鐘信號CKn和CKp的變化(由317和327所示)去使能反向器INV10，從而鎖定第二鎖存器電路230中的所存儲的數(shù)據(jù)。而且，時鐘信號CKn和CKp的變化使能反向器INV9，從而接收數(shù)據(jù)D并且相應地驅動節(jié)點Db。

注意，當數(shù)據(jù)輸入D諸如大約在時間T8并不發(fā)生變化時，時鐘信號CKn和CKp盡管在時鐘信號CLK的信號轉變的情況下也不發(fā)生變化。

根據(jù)本公開的一個方面，觸發(fā)器210基于庫中的標準觸發(fā)器單元來實施。注意，該技術能夠應用于任意適當?shù)挠|發(fā)器。

圖4示出了根據(jù)本公開實施例的選通觸發(fā)器的網(wǎng)表400。網(wǎng)表400描述了觸發(fā)器210。網(wǎng)表400包括第一部分410和第二部分420。在一個示例中，第一部分410與現(xiàn)有D觸發(fā)器(例如，標準庫中的D觸發(fā)器)的網(wǎng)表相比有所修改。通過利用諸如節(jié)點COMP的節(jié)點替代N型MOS晶體管(例如，圖2中的N型MOS晶體管N9)的源極端子處的VSS連接而對現(xiàn)有D觸發(fā)器的網(wǎng)表進行修改。第二部分420針對現(xiàn)有觸發(fā)器定義了兩個附加晶體管(例如，N型MOS晶體管N10和N11)。這兩個附加晶體管耦合至節(jié)點COMP。

根據(jù)本公開的一個方面，觸發(fā)器210的節(jié)電取決于數(shù)據(jù)輸入的活動。在一個示例中，數(shù)據(jù)輸入的活動被表達為一個時間段中數(shù)據(jù)輸入中的轉變數(shù)量與時鐘周期總量的百分比。在仿真中，在數(shù)據(jù)輸入的活動低于11％時，現(xiàn)有D觸發(fā)器比觸發(fā)器210多消耗21％的電力。而對于大約5％的數(shù)據(jù)活動而言，觸發(fā)器210比現(xiàn)有觸發(fā)器少消耗44％的電力。而且，觸發(fā)器210具有比現(xiàn)有D觸發(fā)器明顯更少的電流毛刺。

根據(jù)本公開的另一個方面，向現(xiàn)有的D觸發(fā)器增加兩個晶體管并不會影響D觸發(fā)器的外部時序特性。例如，節(jié)點Qs而不是數(shù)據(jù)輸出Q處的信號被用于比較從而減小對于主要信號傳播路徑的時間影響。因此，在芯片設計示例中，利用觸發(fā)器210替換設計中的現(xiàn)有D觸發(fā)器并不會影響芯片鐘控或寄存器傳輸級(RTL)模型。

當以硬件實施時，該硬件可以包括一個或多個離散組件、集成電路、專用集成電路(ASIC)等。

雖然已經(jīng)結合其作為示例所提出的具體實施例對本公開的多個方面進行了描述，但是可以對示例進行改變、修改和變化。因此，如這里所給出的實施例意在是說明性而不是限制性的。存在可以在并不背離以下所給出的權利要求的范圍的情況下作出的改變。