本公開(kāi)涉及交叉點(diǎn)存儲(chǔ)器陣列中的參考和感測(cè)架構(gòu)。

背景技術(shù)：

相變存儲(chǔ)器是典型地使用用于存儲(chǔ)器元件的硫族化合物材料的存儲(chǔ)器設(shè)備。存儲(chǔ)器元件是實(shí)際地存儲(chǔ)信息的部件。在操作中，相變存儲(chǔ)器通過(guò)在非晶相和晶相之間改變存儲(chǔ)器元件的相來(lái)將信息存儲(chǔ)在存儲(chǔ)器元件上。硫族化合物材料可以展現(xiàn)晶相或非晶相，從而展現(xiàn)低或高傳導(dǎo)性。一般地，非晶相具有低傳導(dǎo)性（高阻抗）且與重置狀態(tài)（邏輯零）相關(guān)聯(lián)，并且晶相具有高傳導(dǎo)性（低阻抗）且與置位狀態(tài)（邏輯一）相關(guān)聯(lián)。存儲(chǔ)器元件可以包括在存儲(chǔ)器單元中，所述存儲(chǔ)器單元還包括選擇器，即，耦合到存儲(chǔ)器元件的選擇設(shè)備。選擇設(shè)備配置為促進(jìn)將多個(gè)存儲(chǔ)器元件組合到陣列中。

相變存儲(chǔ)器元件可以布置在交叉點(diǎn)存儲(chǔ)器陣列中，交叉點(diǎn)存儲(chǔ)器陣列包括布置在網(wǎng)格中的行地址線和列地址線。分別稱為字線（WL）和位線（BL）的行地址線和列地址線在網(wǎng)格的形成中交叉，并且每一個(gè)存儲(chǔ)器單元耦合在WL和BL之間，其中WL和BL交叉（即，交叉點(diǎn)）。應(yīng)當(dāng)指出，行和列是用于提供交叉點(diǎn)存儲(chǔ)器中的WL和BL的布置的定性描述的方便術(shù)語(yǔ)。

在編程操作期間，存儲(chǔ)器元件的相可以通過(guò)以下來(lái)改變：向WL施加第一偏置電壓和向BL施加第二偏置電壓，從而導(dǎo)致跨存儲(chǔ)器單元的差分偏置電壓，所述差分偏置電壓可以引起電流在存儲(chǔ)器元件中流動(dòng)。差分偏置電壓可以跨存儲(chǔ)器單元維持足以使存儲(chǔ)器元件“迅速跳回”的第一時(shí)間段，并且然后維持第二時(shí)間段以將存儲(chǔ)器元件從非晶態(tài)轉(zhuǎn)變成晶態(tài)或者從晶態(tài)轉(zhuǎn)變成非晶態(tài)。迅速跳回是復(fù)合存儲(chǔ)器元件的性質(zhì)，其導(dǎo)致傳導(dǎo)性的突然改變以及跨存儲(chǔ)器元件的電壓的相關(guān)聯(lián)的突然改變。

在讀取操作中，經(jīng)由第一偏置電壓向WL和第二偏置電壓向BL的施加而選擇目標(biāo)存儲(chǔ)器單元，WL和BL在一段時(shí)間間隔內(nèi)在目標(biāo)存儲(chǔ)器單元處交叉。作為結(jié)果的跨存儲(chǔ)器元件的差分偏置電壓配置為大于用于存儲(chǔ)器元件的最大置位電壓并且小于用于存儲(chǔ)器元件的最小重置電壓。作為響應(yīng)，取決于存儲(chǔ)器元件處于晶態(tài)（置位）還是非晶態(tài)（重置），目標(biāo)存儲(chǔ)器元件可以快速跳回或者可以不快速跳回。耦合到存儲(chǔ)器元件的感測(cè)電路配置為檢測(cè)在感測(cè)時(shí)間間隔中迅速跳回的存在或缺失?？焖偬氐拇嬖谌缓罂梢越忉尀檫壿嬕?，并且快速跳回的缺失可以解釋為邏輯零。

附圖說(shuō)明

所要求保護(hù)的主題的特征和優(yōu)點(diǎn)將從與其一致的實(shí)施例的以下詳細(xì)描述而清楚，該描述應(yīng)當(dāng)參照隨附各圖進(jìn)行考慮，其中：

圖1圖示了與本公開(kāi)的若干實(shí)施例一致的系統(tǒng)框圖；

圖2A圖示了與本公開(kāi)的各種實(shí)施例一致的交叉點(diǎn)存儲(chǔ)器系統(tǒng)的部分；

圖2B圖示了與本公開(kāi)的一個(gè)實(shí)施例一致的示例二進(jìn)制加權(quán)修整電容器電路；

圖2C是圖示了與本公開(kāi)的各種實(shí)施例一致的固有電容和參考電壓調(diào)節(jié)電容的簡(jiǎn)化概圖；

圖3A是圖示了圖2A的交叉點(diǎn)存儲(chǔ)器系統(tǒng)的示例存儲(chǔ)器讀取操作的時(shí)序圖；

圖3B是時(shí)序圖，其圖示了針對(duì)圖2A的交叉點(diǎn)存儲(chǔ)器系統(tǒng)的存儲(chǔ)器讀取操作，至用于置位和重置存儲(chǔ)器單元的感測(cè)放大器的示例感測(cè)和參考電壓以及輸入電壓；以及

圖4圖示了與本公開(kāi)的各種實(shí)施例一致的用于產(chǎn)生交叉點(diǎn)存儲(chǔ)器中的參考電壓的操作的流程圖。

盡管將參照說(shuō)明性實(shí)施例而進(jìn)行以下具體實(shí)施方式，但是其許多可替換形式、修改和變型對(duì)于本領(lǐng)域技術(shù)人員將是清楚的。

具體實(shí)施方式

在讀取操作期間，感測(cè)電路配置為至少部分地基于電流是否在存儲(chǔ)器單元中流動(dòng)而檢測(cè)是否已經(jīng)發(fā)生迅速跳回。電流可以通過(guò)作為本地字線（LWL）上的電壓的改變而被檢測(cè)到的電荷的改變來(lái)檢測(cè)。電壓改變可能相對(duì)小并且典型地相對(duì)于參考電壓而被確定。外部生成的參考電壓要求從參考供應(yīng)電壓到感測(cè)電路的傳導(dǎo)路徑，以便將參考電壓提供給感測(cè)電路。傳導(dǎo)路徑然后可以添加到與存儲(chǔ)器陣列相關(guān)聯(lián)的管芯尺寸。生成參考電壓進(jìn)一步增加了與存儲(chǔ)器陣列相關(guān)聯(lián)的能量消耗。

一般地，本公開(kāi)描述了配置為本地產(chǎn)生用于讀取存儲(chǔ)器單元的參考電壓的系統(tǒng)和方法。系統(tǒng)和方法配置為利用與本地WL和全局WL相關(guān)聯(lián)的固有電容、第一感測(cè)電路電容（例如，將WL耦合到感測(cè)電路的線的電容）以及作為存儲(chǔ)器訪問(wèn)操作的部分而施加的偏置電壓。偏置電壓為固有電容充電。固有電容上的作為結(jié)果的電荷然后可以被利用來(lái)產(chǎn)生參考電壓。參考電壓的值至少部分地基于固有電容的相對(duì)值，包括例如第二感測(cè)電路電容，如本文所描述的。在實(shí)施例中，來(lái)自未選相鄰存儲(chǔ)器部分的未選全局WL可以耦合到感測(cè)電路，從而提供配置為調(diào)節(jié)參考電壓的調(diào)節(jié)電容，如本文所描述的。在另一個(gè)實(shí)施例中，修整電容器電路可以提供配置為產(chǎn)生期望參考電壓的附加電容（即，調(diào)節(jié)電容）。例如，修整電容器電路可以對(duì)應(yīng)于二進(jìn)制加權(quán)修整電容器，其配置為提供為多倍標(biāo)稱電容的可選電容。倍數(shù)通過(guò)施加于二進(jìn)制加權(quán)電容器的二進(jìn)制選擇器值來(lái)確定。參考電壓可以通過(guò)改變二進(jìn)制選擇器值而調(diào)節(jié)。例如，參考電壓可以調(diào)節(jié)為優(yōu)化用于存儲(chǔ)器單元的最大置位電壓和最小重置電壓之間的感測(cè)裕度。

系統(tǒng)和方法可以進(jìn)一步包括感測(cè)放大器。將參考電壓施加于第一輸入，并且將與參考電壓相關(guān)的感測(cè)電壓和所選存儲(chǔ)器單元的輸出（即，所檢測(cè)到的存儲(chǔ)器單元電壓）施加于感測(cè)放大器的第二輸入。在感測(cè)電壓的施加之前，感測(cè)放大器的第一輸入和第二輸入可以耦合以便產(chǎn)生參考電壓。該耦合可以通過(guò)在第一輸入和第二輸入公共模式處制造噪聲來(lái)增強(qiáng)噪聲拒絕。感測(cè)放大器然后可以在第一輸入和第二輸入解耦合并且感測(cè)電壓被施加于第二輸入時(shí)提供噪聲免疫性（即，公共模式噪聲拒絕）。感測(cè)放大器配置為接收感測(cè)電壓和參考電壓，并且至少部分地基于參考電壓和感測(cè)電壓的相對(duì)值來(lái)提供邏輯電平輸出，即邏輯一或邏輯零，其對(duì)應(yīng)于V_CC或V_SS。例如，V_CC可以具有1.2伏特的值并且V_SS可以對(duì)應(yīng)于接地（即，零伏）。

在下文中，關(guān)于字線描述用于本地參考電壓產(chǎn)生和存儲(chǔ)器單元輸出感測(cè)的技術(shù)。與本公開(kāi)一致的，可以利用類似技術(shù)來(lái)產(chǎn)生用于位線的交叉點(diǎn)存儲(chǔ)器中的本地參考電壓和存儲(chǔ)器單元感測(cè)。

圖1圖示了與本公開(kāi)的若干實(shí)施例一致的系統(tǒng)框圖100。系統(tǒng)100包括處理器102、存儲(chǔ)器控制器104和存儲(chǔ)器陣列106。處理器102通過(guò)總線108耦合到存儲(chǔ)器控制器104。處理器102可以提供包括（多個(gè)）存儲(chǔ)器地址的讀取和/或?qū)懭胝?qǐng)求，和/或?qū)⑾嚓P(guān)聯(lián)的數(shù)據(jù)提供給存儲(chǔ)器控制器104，并且可以從存儲(chǔ)器控制器104接收讀取的數(shù)據(jù)。存儲(chǔ)器控制器104配置為執(zhí)行存儲(chǔ)器訪問(wèn)操作，例如讀取目標(biāo)存儲(chǔ)器單元和/或向目標(biāo)存儲(chǔ)器單元寫(xiě)入。應(yīng)當(dāng)指出，系統(tǒng)100被簡(jiǎn)化以便于說(shuō)明和描述。

存儲(chǔ)器陣列106對(duì)應(yīng)于相變交叉點(diǎn)存儲(chǔ)器的至少部分，并且包括多個(gè)字線115、多個(gè)位線117和多個(gè)存儲(chǔ)器單元，例如存儲(chǔ)器單元107。每一個(gè)存儲(chǔ)器單元在WL和BL的交叉點(diǎn)處耦合在字線（“WL”）和位線（“BL”）之間。每一個(gè)存儲(chǔ)器單元包括配置為存儲(chǔ)信息的存儲(chǔ)器元件，并且可以包括耦合到存儲(chǔ)器元件的存儲(chǔ)器單元選擇設(shè)備（即，選擇器）。選擇設(shè)備可以包括雙向閾值開(kāi)關(guān)、二極管、雙極結(jié)型晶體管、場(chǎng)效應(yīng)晶體管等。存儲(chǔ)器陣列106配置為存儲(chǔ)二進(jìn)制數(shù)據(jù)并且可以被寫(xiě)入（即，編程）或從其讀取。

存儲(chǔ)器控制器104包括存儲(chǔ)器控制器邏輯110、WL控制電路114和BL控制邏輯116。存儲(chǔ)器控制邏輯110配置為執(zhí)行與存儲(chǔ)器控制器104相關(guān)聯(lián)的操作。例如，存儲(chǔ)器控制邏輯110可以管理與處理器102的通信。存儲(chǔ)器控制器邏輯110可以配置為標(biāo)識(shí)與每一個(gè)所接收的存儲(chǔ)器地址相關(guān)聯(lián)的一個(gè)或多個(gè)目標(biāo)WL。存儲(chǔ)器控制器邏輯110可以配置為至少部分地基于目標(biāo)WL標(biāo)識(shí)符來(lái)管理WL控制邏輯114和BL控制邏輯116的操作。

WL控制邏輯114包括WL開(kāi)關(guān)電路120和感測(cè)電路122。WL控制邏輯114配置為從存儲(chǔ)器控制器邏輯110接收（多個(gè)）目標(biāo)WL地址，并且選擇用于讀取和/或?qū)懭氩僮鞯囊粋€(gè)或多個(gè)WL。例如，WL控制邏輯114可以配置為通過(guò)將WL選擇偏置電壓耦合到目標(biāo)WL來(lái)選擇目標(biāo)WL。WL控制邏輯114可以配置為通過(guò)使目標(biāo)WL從WL選擇偏置電壓解耦合和/或通過(guò)將WL取消選擇偏置電壓耦合到WL，來(lái)取消選擇WL。WL控制邏輯114可以耦合到包括在存儲(chǔ)器陣列106中的多個(gè)WL 115。每一個(gè)WL可以耦合到對(duì)應(yīng)于數(shù)個(gè)BL 117的數(shù)個(gè)存儲(chǔ)器單元。WL開(kāi)關(guān)電路120可以包括多個(gè)開(kāi)關(guān)，每一個(gè)開(kāi)關(guān)配置為向WL選擇偏置電壓耦合（或解耦合）相應(yīng)WL，例如WL 115a，以選擇相應(yīng)WL 115a。例如，開(kāi)關(guān)電路120可以包括多個(gè)晶體管。

BL控制邏輯116包括BL開(kāi)關(guān)電路124。在一些實(shí)施例中，BL控制邏輯116可以包括感測(cè)電路，例如感測(cè)電路122。BL控制邏輯116配置為選擇用于讀取和/或?qū)懭氩僮鞯囊粋€(gè)或多個(gè)BL。BL控制邏輯116可以配置為通過(guò)將BL選擇偏置電壓（V_PP）耦合到目標(biāo)BL來(lái)選擇目標(biāo)BL。例如，V_PP可以具有5.0伏的值。BL控制邏輯116可以配置為通過(guò)從BL選擇偏置電壓解耦合目標(biāo)BL和/或通過(guò)將BL取消選擇偏置電壓耦合到BL，來(lái)取消選擇BL。BL開(kāi)關(guān)電路124類似于WL開(kāi)關(guān)電路120，除了BL開(kāi)關(guān)電路124配置為將BL選擇偏置電壓耦合到目標(biāo)BL之外。

感測(cè)電路122配置為在感測(cè)間隔期間（例如在讀取操作期間）檢測(cè)快速跳回事件的存在或缺失。感測(cè)電路122配置為將與讀取操作的結(jié)果相關(guān)的邏輯電平輸出提供給例如存儲(chǔ)器控制器110。例如，如果檢測(cè)到快速跳回，則可以輸出對(duì)應(yīng)于邏輯一的邏輯電平，并且如果沒(méi)有檢測(cè)到快速跳回，則可以輸出對(duì)應(yīng)于邏輯零的邏輯電平。

例如，響應(yīng)于來(lái)自存儲(chǔ)器控制器邏輯110的信號(hào)，WL控制邏輯114和BL控制邏輯116可以配置為：通過(guò)將WL 115a耦合到WL選擇偏置電壓以及將BL 117a耦合到BL選擇偏置電壓，來(lái)選擇用于讀取操作的目標(biāo)存儲(chǔ)器單元，例如存儲(chǔ)器單元107。感測(cè)電路126然后可以配置為在感測(cè)間隔內(nèi)監(jiān)視WL 115a和/或BL 117a，以便確定快速跳回事件是否發(fā)生。如果感測(cè)電路126檢測(cè)到快速跳回事件，則存儲(chǔ)器單元107可以處于置位狀態(tài)中。如果感測(cè)電路126在感測(cè)間隔中沒(méi)有檢測(cè)到快速跳回事件，則存儲(chǔ)器單元107可以處于重置狀態(tài)中。

因而，WL控制邏輯114和/或BL控制邏輯116可以配置為選擇用于讀取操作的目標(biāo)存儲(chǔ)器單元，發(fā)起讀取操作，在感測(cè)間隔中針對(duì)快速跳回事件監(jiān)視所選存儲(chǔ)器單元，并且將感測(cè)的結(jié)果提供給例如存儲(chǔ)器控制器邏輯110。

圖2A圖示了與本公開(kāi)的各種實(shí)施例一致的交叉點(diǎn)存儲(chǔ)器系統(tǒng)的部分200。部分200包括在存儲(chǔ)器單元216處交叉的BL和WL。部分200進(jìn)一步包括BL偏置電路210、BL開(kāi)關(guān)電路220、本地WL（LWL）開(kāi)關(guān)電路222、全局WL（GWL）開(kāi)關(guān)電路224和感測(cè)電路230。在一些實(shí)施例中，部分200可以包括GWLB開(kāi)關(guān)225，其配置為表示存儲(chǔ)器陣列的相鄰部分。例如，BL偏置電路210和BL開(kāi)關(guān)電路220可以包括在BL控制邏輯116中，并且LWL開(kāi)關(guān)電路222、GWL開(kāi)關(guān)電路224和GWLB開(kāi)關(guān)225可以包括在WL控制邏輯114中。感測(cè)電路230是圖1的感測(cè)電路122的示例。

BL偏置電路210耦合到電壓供應(yīng)V_PP和BL開(kāi)關(guān)電路220。BL開(kāi)關(guān)電路220進(jìn)一步通過(guò)本地BL 214耦合到存儲(chǔ)器單元216。LWL開(kāi)關(guān)電路222通過(guò)LWL 212耦合到存儲(chǔ)器單元216，并且通過(guò)GWL 213耦合到GWL開(kāi)關(guān)電路224。GWL開(kāi)關(guān)電路224進(jìn)一步耦合到感測(cè)電路230。LWL開(kāi)關(guān)電路222配置為選擇LWL，例如LWL 212，并且將所選LWL 212耦合到GWL電路224。GWL開(kāi)關(guān)電路224配置為在例如存儲(chǔ)器單元讀取操作期間將所選LWL（例如，LWL 212）和GWL 213耦合到感測(cè)電路230。

部分200進(jìn)一步包括多個(gè)控制輸入。例如，VDM充當(dāng)輸入至BL偏置電路210的控制信號(hào)。例如，VDM可以具有4.0伏的標(biāo)稱值。當(dāng)VDM增大到閾值以上時(shí)，BL偏置電路210的輸出AXN可以變?yōu)锽LVDM，其涉及作為BLVDM ~ VDM – VTn的VDM，其中VTn是由VDM控制并且包括在BL偏置電路210中的開(kāi)關(guān)的閾值電壓。在另一個(gè)示例中，GBLSEL是GBL（全局BL）選擇信號(hào)。GBLSEL是低態(tài)有效，這意味著耦合到BL開(kāi)關(guān)電路220的GBL當(dāng)GBLSEL為低時(shí)被選擇并且當(dāng)GBLSEL為高時(shí)不被選擇?！暗汀焙汀案摺痹谠撋舷挛闹惺侵高壿嬰娖讲⑶铱梢陨婕半妷?，例如低可以對(duì)應(yīng)于接地（例如，V_SS）并且高可以對(duì)應(yīng)于非零正電壓（例如，V_CC=1.2伏）。LBLSEL是LBL（本地BL）選擇信號(hào)并且為低態(tài)有效。當(dāng)GBLSEL和LBLSEL二者為低時(shí)，LBL 214耦合到AXN。LWLSEL（本地WL選擇）配置為控制將LWL 212耦合到GWL 213，并且GWLSEL配置為控制將GWL 213耦合到感測(cè)電路230。在一些實(shí)施例中，GWL開(kāi)關(guān)電路224和LWL開(kāi)關(guān)電路222可以包括取消選擇電路，其配置為在沒(méi)有被選擇時(shí)將GWL 213和/或LWL 212耦合到V_SS。在這些實(shí)施例中，GWLDES和LWLDES配置為分別控制將GWL 213和LWL 212耦合到V_SS。

部分200包括耦合到LWL 212的具有電容值C_LWL的LWL固有電容218，以及耦合到GWL 213的具有電容值C_GWL的GWL固有電容232。固有電容218、232分別對(duì)應(yīng)于與LWL 212和GWL 213相關(guān)聯(lián)的固有電容。如本文中使用的，固有電容是存在于電路（例如，傳導(dǎo)路徑和/或開(kāi)關(guān)）中的電容，而不是與可以添加到電路的電容器（即，分立元件）相關(guān)聯(lián)的電容。因而，盡管將電容218和232示為分別耦合到LWL 212和GWL 213，但是電容218和232不是分立元件。電容218對(duì)應(yīng)于LWL 212的固有電容，并且電容232對(duì)應(yīng)于GWL 213的固有電容。

在包括GWLB開(kāi)關(guān)225的實(shí)施例中，部分200還可以包括具有電容值C_GWLB的GWLB固有電容233。固有電容233配置為表示與GWL相關(guān)聯(lián)的電容，GWL包括在可以共享（例如，復(fù)用）感測(cè)電路230的存儲(chǔ)器陣列的另一個(gè)部分中。電容233可以由GWLB開(kāi)關(guān)225選擇。在這些實(shí)施例中，電容233可以被利用作為調(diào)節(jié)電容，用于調(diào)節(jié)用于感測(cè)電路230的參考電壓，所述參考電壓至少部分地基于固有電容232、234、236，如本文所描述的。將電容233利用作為調(diào)節(jié)電容可以通過(guò)提供相對(duì)更好匹配的噪聲分量來(lái)改進(jìn)噪聲拒絕，所述噪聲分量隨后可以通過(guò)例如感測(cè)放大器而消除。

感測(cè)電路230包括感測(cè)放大器240、HNEQ開(kāi)關(guān)242、開(kāi)關(guān)244A……244n的庫(kù)（總稱為開(kāi)關(guān)庫(kù)244）、NLRU開(kāi)關(guān)246和NLRL開(kāi)關(guān)248。感測(cè)電路230包括具有電容C_HNREG的第一感測(cè)電路電容234和具有電容C_HNREGB的第二感測(cè)電路電容236。電容234、236分別表示GWL開(kāi)關(guān)電路224與無(wú)限制上部讀?。∟LRU）開(kāi)關(guān)246之間以及GWLB SW 225與無(wú)限制下部讀?。∟LRL）開(kāi)關(guān)248之間的電路的固有電容。此處，上部和下部是指存儲(chǔ)器陣列（例如，圖1的存儲(chǔ)器陣列106）的部分。

在一些實(shí)施例中，感測(cè)電路230可以包括修整電容器電路250以及修整電容器開(kāi)關(guān)TC SWA 288A和TC SWB 288B。TC SWA 288A配置為將修整電容器電路250耦合到節(jié)點(diǎn)HNREG。TC SWB 288B配置為將修整電容器電路250耦合到節(jié)點(diǎn)HNREGB。開(kāi)關(guān)288A、288B配置為促進(jìn)修整電容器電路250與存儲(chǔ)器陣列106的多于一個(gè)部分一起的使用。例如，TC SWA 288A可以斷開(kāi)并且TC SWB 288B可以閉合，以將修整電容器電路250耦合到HNREGB來(lái)調(diào)節(jié)耦合到HNREGB的電容，如本文所描述的。在該第一示例中，存儲(chǔ)器單元216可以被選擇用于存儲(chǔ)器訪問(wèn)操作。在另一個(gè)示例中，TC SWA 288A可以閉合并且TC SWB 288B可以斷開(kāi)，以將修整電容器電路250耦合到HNREG來(lái)調(diào)節(jié)耦合到HNREG的電容。在該第二示例中，相鄰存儲(chǔ)器部分中的存儲(chǔ)器單元可以被選擇用于存儲(chǔ)器訪問(wèn)操作。換言之，修整電容器電路250可以耦合到節(jié)點(diǎn)HNREGB或節(jié)點(diǎn)HNREG而不是二者。修整電容器電路250然后可以被利用來(lái)調(diào)節(jié)V_REF，如本文所描述的。共享修整電容器電路250配置為節(jié)省管芯面積。

感測(cè)放大器240包括兩個(gè)輸入，其中第一輸入SA1耦合到節(jié)點(diǎn)HNREGB并且第二輸入SA2耦合到節(jié)點(diǎn)HNREG。HNEQ開(kāi)關(guān)242耦合在節(jié)點(diǎn)HNREGB和HNREG之間。開(kāi)關(guān)庫(kù)244包括多個(gè)開(kāi)關(guān)244A……244n，其配置為個(gè)體地將節(jié)點(diǎn)HNREG和/或HNREGB耦合到V_SS或者將節(jié)點(diǎn)HNREG和/或HNREGB從V_SS解耦合。開(kāi)關(guān)244A……244n由控制信號(hào)SMIN控制。SMIN為低態(tài)有效，因而開(kāi)關(guān)244A……244n在SMIN為低時(shí)閉合并且在SMIN為高時(shí)斷開(kāi)。NLRU開(kāi)關(guān)246耦合在供應(yīng)電壓WLVDM和節(jié)點(diǎn)HNREG之間，并且NLRL開(kāi)關(guān)248耦合在供應(yīng)電壓WLVDM和節(jié)點(diǎn)HNREGB之間。例如，WLVDM可以具有-3.6伏的標(biāo)稱值。第一感測(cè)電路電容234耦合到節(jié)點(diǎn)HNREG，并且第二感測(cè)電路電容236耦合到節(jié)點(diǎn)HNREGB。GWL開(kāi)關(guān)電路224耦合到節(jié)點(diǎn)HNREG，并且GWLB SW 225可以耦合到節(jié)點(diǎn)HNREGB。修整電容器電路250可以通過(guò)TC SWA 288A耦合到節(jié)點(diǎn)HNREG，或者通過(guò)TC SWB 288B耦合到節(jié)點(diǎn)HNREGB，如本文所描述的。

HNEQ開(kāi)關(guān)242具有控制輸入HNEQ，并且配置為將節(jié)點(diǎn)HNREG耦合到節(jié)點(diǎn)HNREGB或者將節(jié)點(diǎn)HNREG從節(jié)點(diǎn)HNREGB解耦合。NLRU開(kāi)關(guān)246和NLRL開(kāi)關(guān)248各自具有相應(yīng)控制輸入：NLRU和NLRL。NLRU開(kāi)關(guān)246配置為將節(jié)點(diǎn)HNREG耦合到WLVDM，并且NLRL開(kāi)關(guān)248配置為將節(jié)點(diǎn)HNREGB耦合到WLVDM。

感測(cè)放大器240可以包括兩個(gè)開(kāi)關(guān)247、249、第一級(jí)SA級(jí)1和第二級(jí)SA級(jí)2。感測(cè)放大器240耦合到至少一個(gè)電壓供應(yīng)V_CC（邏輯電平供應(yīng)），并且可以耦合到V_SS，即，接地。感測(cè)放大器240進(jìn)一步包括兩個(gè)控制輸入LSENB和SAEN。開(kāi)關(guān)247配置為將節(jié)點(diǎn)SA2以及由此將節(jié)點(diǎn)HNREG耦合到SEN，SEN為至SA級(jí)1的輸入。開(kāi)關(guān)249配置為將節(jié)點(diǎn)SA1以及由此將節(jié)點(diǎn)HNREGB耦合到REN，REN為至SA級(jí)1的另一個(gè)輸入。在一些實(shí)施例中，節(jié)點(diǎn)REN和SEN還可以耦合到至SA級(jí)2的輸入。開(kāi)關(guān)247、249是由LSENB控制的高態(tài)有效開(kāi)關(guān)，因而當(dāng)LSENB為高時(shí)，HNREGB耦合到REN并且HNREG耦合到SEN。LSENB進(jìn)一步耦合到SA級(jí)1并且是配置為啟用SA級(jí)1的低態(tài)有效信號(hào)。因而，SA級(jí)1在LSENB為低時(shí)啟用并且在LSENB為高時(shí)禁用，如本文所描述的。SAEN配置為啟用SA級(jí)2。在操作中，當(dāng)SA級(jí)2啟用時(shí)，可以將存儲(chǔ)器讀取輸出提供給感測(cè)節(jié)點(diǎn)。

感測(cè)放大器240可以包括任何類型的感測(cè)放大器，其配置為接收負(fù)輸入電壓（例如，參考電壓和感測(cè)電壓）并且生成邏輯電平電壓輸出而同時(shí)避免轉(zhuǎn)變期間邏輯電平供應(yīng)（例如，V_CC和V_SS）之間的短路電流。這樣的感測(cè)放大器可以配置為使負(fù)輸入電壓電平移位到正參考中間電壓。中間電壓的相應(yīng)值可以至少部分地基于負(fù)輸入電壓的相對(duì)值。這樣的感測(cè)放大器可以進(jìn)一步配置為至少部分地基于中間電壓的相對(duì)值而將中間電壓轉(zhuǎn)換成邏輯電平電壓輸出。這樣的感測(cè)放大器可以具有相對(duì)小的輸入偏移電壓，并且配置為提供相對(duì)低能量、相對(duì)高速度的電平移位以從相對(duì)低電平輸入產(chǎn)生邏輯電平輸出。

圖2B圖示了與本公開(kāi)的一個(gè)實(shí)施例一致的包括二進(jìn)制加權(quán)修整電容器251的示例電路部分260。二進(jìn)制加權(quán)修整電容器251是圖2A的修整電容器電路250的一個(gè)示例。二進(jìn)制加權(quán)修整電容器251包括多個(gè)（例如，四個(gè)）修整電容器282A……282D。每一個(gè)修整電容器282A……282D具有作為2的冪乘以標(biāo)稱電容值dC的電容值。在非限制性示例中，dC的電容值可以為10毫微微法拉（fF）的量級(jí)。例如，第一修整電容器282A具有1（即，2⁰）乘以dC的電容值，第二修整電容器282B具有2（即，2¹）乘以dC的電容值，第三修整電容器282C具有4（即，2²）乘以dC的電容值，并且第四修整電容器282D具有8（即，2³）乘以dC的電容值。二進(jìn)制加權(quán)修整電容器251進(jìn)一步包括多個(gè)開(kāi)關(guān)284A……284D。開(kāi)關(guān)的數(shù)目對(duì)應(yīng)于修整電容器282A……282D的數(shù)目。每一個(gè)開(kāi)關(guān)284A……284D的狀態(tài)配置為由選擇器286控制。當(dāng)相應(yīng)開(kāi)關(guān)284A……284D閉合時(shí)，相關(guān)聯(lián)的修整電容器282A……282D耦合到開(kāi)關(guān)288A、288B并且由此耦合到HNREG或HNREGB。因而，基于選擇器值（在該示例中，四位），開(kāi)關(guān)284A……284D中沒(méi)有一個(gè)、一個(gè)或多個(gè)可以閉合。二進(jìn)制加權(quán)修整電容器251然后可以按dC的分級(jí)來(lái)提供范圍零（即，全部開(kāi)關(guān)284A……284D斷開(kāi)）到15*dC（即，全部開(kāi)關(guān)284A……284D閉合）中的可選修整電容值。因而，至少部分地基于固有電容218、232、234和236的電容值以及二進(jìn)制加權(quán)修整電容器251的所選電容值，可以在節(jié)點(diǎn)HNREG和HNREGB中的一個(gè)或多個(gè)處產(chǎn)生所選參考電壓，如本文所描述的。

圖2C是圖示了與本地參考電壓產(chǎn)生相關(guān)聯(lián)的固有電容和參考電壓調(diào)節(jié)電容器電路252的簡(jiǎn)化概圖270，如本文所描述的。參考電壓調(diào)節(jié)電容器電路252包括調(diào)節(jié)電容器253和調(diào)節(jié)電容器開(kāi)關(guān)254。在實(shí)施例中，電路252可以對(duì)應(yīng)于修整電容器電路250。在該示例中，C_xx SW 254對(duì)應(yīng)于TC SWB 288B，TC SWA 288A斷開(kāi)，從而使修整電容器電路250從節(jié)點(diǎn)HNREG解耦合，并且C_xx 253對(duì)應(yīng)于修整電容器電路250的電容。在另一個(gè)實(shí)施例中，電路252可以對(duì)應(yīng)于GWLB SW 225和固有電容233。在該實(shí)施例中，C_xx SW 254對(duì)應(yīng)于GWLB SW 225并且電容253對(duì)應(yīng)于電容233。因而，在該實(shí)施例中，C_xx對(duì)應(yīng)于C_GWLB。

固有電容218、232、234、236和調(diào)節(jié)電容253可以配置為一般并聯(lián)。電容218、232、234、236、253的耦合然后可以由HNEQ開(kāi)關(guān)242、LWL開(kāi)關(guān)223、GWL開(kāi)關(guān)225和C_xx開(kāi)關(guān)254來(lái)控制。LWL開(kāi)關(guān)223和GWL 225開(kāi)關(guān)可以分別包括在LWL開(kāi)關(guān)電路222和GWL開(kāi)關(guān)電路224中。一般地，在操作中，電容218、232、234、236、253可以被利用來(lái)存儲(chǔ)與用于感測(cè)放大器240的參考電壓相關(guān)的電荷。HNEQ開(kāi)關(guān)242配置為耦合和解耦合節(jié)點(diǎn)HNREG和HNREGB，如本文所描述的。將調(diào)節(jié)電容253與固有電容236并聯(lián)耦合配置為提供與WLVDM相關(guān)的期望參考電壓。

一般地，具有電容C的電容性元件上的電荷Q等于電容和跨電容性元件的電勢(shì)差（即，電壓）之積（Q=C*V）。如本文使用的，“電容性元件”包括例如電容器、固有電容和/或它們中一個(gè)或多個(gè)的并聯(lián)組合。如果多個(gè)電容性元件（其中一個(gè)或多個(gè)具有初始電荷和對(duì)應(yīng)初始電壓）然后并聯(lián)耦合，則初始電壓將均衡成最終電壓。基于電荷守恒，均衡之前的總電荷等于均衡之后的總電荷。例如，考慮具有電容C₁和C₂以及相應(yīng)初始電壓V₁和V₂的兩個(gè)電容性元件。初始電荷為

。

如果電容器然后并聯(lián)耦合，則最終電荷為

其中V_f是跨并聯(lián)耦合的電容性元件的最終電壓。由于，所以

。

因而，

。

基于電荷守恒以及利用通過(guò)偏置電壓而充電的固有電容，可以本地產(chǎn)生參考電壓，如本文所描述的。

圖3A是圖示了交叉點(diǎn)存儲(chǔ)器系統(tǒng)200的示例存儲(chǔ)器讀取操作的時(shí)序圖300。圖3B是時(shí)序圖350，其圖示了針對(duì)交叉點(diǎn)存儲(chǔ)器系統(tǒng)200的存儲(chǔ)器讀取操作，至用于置位和重置存儲(chǔ)器單元的感測(cè)放大器的節(jié)點(diǎn)HNREG和HNREGB處的示例電壓，包括感測(cè)和參考電壓以及輸入電壓（REN，SEN）。當(dāng)還關(guān)注于圖2A中所圖示的交叉點(diǎn)存儲(chǔ)器部分200和圖2C中所圖示的簡(jiǎn)化部分270進(jìn)行閱讀時(shí)，可以最佳地理解時(shí)序圖300、350。

時(shí)序圖300包括對(duì)應(yīng)于控制輸入GWLSEL的波形302，對(duì)應(yīng)于控制輸入LBLSEL的波形304，對(duì)應(yīng)于控制輸入GBLSEL的波形306，對(duì)應(yīng)于控制輸入NLRU（用于NLRU開(kāi)關(guān)246的控制輸入）的波形308A，以及對(duì)應(yīng)于控制輸入NLRL（用于NLRL開(kāi)關(guān)248的控制輸入）的波形308B。時(shí)序圖300進(jìn)一步包括對(duì)應(yīng)于控制輸入LWLSEL的波形310，對(duì)應(yīng)于控制輸入HNEQ的波形312，對(duì)應(yīng)于BL偏置電壓電路210輸出AXN的波形314，對(duì)應(yīng)于配置為啟用感測(cè)放大器240的第一級(jí)的控制輸入LSENB的波形316，對(duì)應(yīng)于配置為啟用感測(cè)放大器240的輸出的控制輸入SAEN的波形318，以及對(duì)應(yīng)于控制輸入SMIN的波形320，如本文所描述的。

時(shí)序圖350包括對(duì)應(yīng)于在節(jié)點(diǎn)HNREGB處所檢測(cè)到的電壓（并且可以對(duì)應(yīng)于參考電壓V_REF）的波形322A，以及對(duì)應(yīng)于在節(jié)點(diǎn)HNREG處所檢測(cè)到的電壓（并且可以對(duì)應(yīng)于感測(cè)電壓V_SENSE）的波形322B。波形322A和322B對(duì)應(yīng)于用于置位狀態(tài)中的存儲(chǔ)器單元（例如，存儲(chǔ)器單元216）的HNREGB和HNREG處的電壓。時(shí)序圖350進(jìn)一步包括類似于波形322A的波形324A以及類似于波形322B的波形324B，除了波形324A和324B對(duì)應(yīng)于重置狀態(tài)中的存儲(chǔ)器單元（例如，存儲(chǔ)器單元216）之外。

時(shí)序圖350進(jìn)一步包括對(duì)應(yīng)于至感測(cè)放大器240的第一級(jí)的第一輸入電壓REN的波形326A，以及對(duì)應(yīng)于至感測(cè)放大器240的第一級(jí)的第二輸入電壓SEN的波形326B，如本文所描述的。波形326A和326B對(duì)應(yīng)于用于置位狀態(tài)中的存儲(chǔ)器單元（例如，存儲(chǔ)器單元216）的REN和SEN。時(shí)序圖350進(jìn)一步包括對(duì)應(yīng)于至感測(cè)放大器240的第一級(jí)的第一輸入電壓REN的波形328A，以及對(duì)應(yīng)于至感測(cè)放大器240的第一級(jí)的第二輸入電壓SEN的波形328B，如本文所描述的。波形328A和328B對(duì)應(yīng)于用于重置狀態(tài)中的存儲(chǔ)器單元（例如，存儲(chǔ)器單元216）的REN和SEN。

初始地，在時(shí)間t₀處，GWLSEL和LWLSEL為低，并且LBLSEL和GBLSEL為高，從而指示相關(guān)聯(lián)的GWL、LWL、GBL、LBL沒(méi)有被選擇。NLRU為低，從而指示節(jié)點(diǎn)HNREG沒(méi)有耦合到WLVDM。類似地，NLRL為低，從而指示HNREGB沒(méi)有耦合到WLVDM。NLRL在時(shí)間段t₀直到至少t₁₁內(nèi)保持為低。NLRL可以被利用用于針對(duì)相鄰存儲(chǔ)器陣列部分的存儲(chǔ)器讀取操作，這類似于NRLU，因而波形308B可以對(duì)應(yīng)于針對(duì)相鄰存儲(chǔ)器部分的存儲(chǔ)器讀取操作的波形308A。HNEQ為低，從而指示節(jié)點(diǎn)HNREG沒(méi)有耦合到節(jié)點(diǎn)HNREGB。AXN為低，從而指示VDM也為低，LSENB為高，從而指示HNREGB耦合到REN，HNREG耦合到SEN并且SA級(jí)1沒(méi)有啟用。SAEN為低，從而指示感測(cè)放大器240輸出（即，SA級(jí)2）沒(méi)有啟用。SMIN為低，從而指示HNREG和HNREGB通過(guò)開(kāi)關(guān)244A……244n耦合到V_SS。因而，在時(shí)間t₀處，固有電容218、232、234和236以及調(diào)節(jié)電容253上的電荷為零，并且HNREGB處的電壓、節(jié)點(diǎn)HNREG處的電壓、REN和SEN也為零（即，V_SS）。

在時(shí)間t₁處，GWLSEL、LBLSEL、GBLSEL和LWLSEL改變狀態(tài)，從而選擇GWL 213、LWL 212、LBL 214和相關(guān)聯(lián)的GBL并且由此將存儲(chǔ)器單元216耦合到BL偏置電路210和感測(cè)電路230。SMIN開(kāi)關(guān)為高，從而斷開(kāi)開(kāi)關(guān)244A和244n并且從V_SS解耦合節(jié)點(diǎn)HNREG和HNREGB。因而，在時(shí)間t₁處，LWL開(kāi)關(guān)223和GWL開(kāi)關(guān)225閉合，從而將固有電容218和232耦合到節(jié)點(diǎn)HNREG。節(jié)點(diǎn)HNREGB和HNREG處的電壓、REN和SEN保持處于零。

在時(shí)間t₂處，NLRU開(kāi)關(guān)246閉合，從而將HNREG耦合到WLVDM。因而，在時(shí)間t₂處，當(dāng)NLRU開(kāi)關(guān)246閉合時(shí)，固有電容218、232和234變?yōu)轳詈系絎LVDM并且開(kāi)始充電至WLVDM。節(jié)點(diǎn)HNREG開(kāi)始轉(zhuǎn)變到WLVDM并且節(jié)點(diǎn)HNREGB保持處于V_SS。

在時(shí)間t₃處，NLRU開(kāi)關(guān)246斷開(kāi)，從而從WLVDM解耦合固有電容218、232和234。從t₂到t₃的時(shí)間段表示預(yù)充電時(shí)間段。固有電容218、232和234在預(yù)充電時(shí)間段期間充電至WLVDM。在時(shí)間t₃處，HNREGB保持處于V_SS，并且HNREG（即，C_HNREG）、GWL 213（即，C_GWL）和LWL 212（即，C_LWL）處于WLVDM。在時(shí)間t₄處，響應(yīng)于LWLSEL改變狀態(tài)，LWL開(kāi)關(guān)電路222從GWL 213解耦合LWL 212，從而使LWL 212浮置。LWL 212保持充電至WLVDM。

在時(shí)間t₅處，HNEQ開(kāi)關(guān)242閉合，從而將HNREGB耦合到HNREG并且將SA1耦合到SA2。同樣在時(shí)間t₅處，將VDM施加于BL偏置電路210，從而將AXN從V_SS抬升到BLVDM。時(shí)間t₅對(duì)應(yīng)于存儲(chǔ)器單元216的狀態(tài)的感測(cè)間隔的開(kāi)始以及還對(duì)應(yīng)于用于感測(cè)放大器240的參考電壓V_REF的產(chǎn)生。有利地，參考電壓V_REF可以從GWL和LWL偏置電壓在本地并且在對(duì)應(yīng)于感測(cè)間隔的時(shí)間段中產(chǎn)生。換言之，V_REF可以理解為對(duì)LWL 212充電的意外副產(chǎn)物。因而，可以避免遠(yuǎn)程地生成參考電壓何將遠(yuǎn)程生成的參考電壓轉(zhuǎn)移到感測(cè)放大器240，并且不會(huì)增大感測(cè)間隔持續(xù)時(shí)間。耦合HNREGB和HNREG的附加優(yōu)點(diǎn)在于，呈現(xiàn)在例如GWL、HNREG、HNREG和/或GWLB上的噪聲（如果被利用用于調(diào)節(jié)電容的話）可以變?yōu)楣材Ｊ?。因而，感測(cè)放大器240可以減少或消除公共模式噪聲，從而導(dǎo)致相對(duì)改進(jìn)的噪聲免疫性和魯棒性。

正好在HNEQ開(kāi)始242閉合之前，即正好在時(shí)間t₅之前，固有電容236（C_HNREGB）和調(diào)節(jié)電容253（C_xx）配置為具有零電荷，并且固有電容232和234配置為分別具有以下所存儲(chǔ)的電荷：

以及

。

因而，正好在HNEQ開(kāi)個(gè)242閉合之前，初始電荷Q_i為：

。

如果電容236和253具有零電荷，則Q_i為：

。

在HNEQ開(kāi)關(guān)242閉合之后，電荷可以從電容232和234轉(zhuǎn)移到電容236和253。在穩(wěn)定狀態(tài)，由于電容232、234、236和253并聯(lián)耦合，所以

其中Q_f是總最終電荷，并且V_f是跨電容232、234、236、253的最終電壓。應(yīng)當(dāng)指出，LWL電容218沒(méi)有包括在該計(jì)算中，因?yàn)長(zhǎng)WL開(kāi)關(guān)223斷開(kāi)使得LWL 212從至少GWL 213和感測(cè)電路230解耦合?；陔姾墒睾悖?，Q_i=Q_f），

其可以寫(xiě)為：

其中V_f對(duì)應(yīng)于參考電壓V_REF，如本文所描述的。有利地，與本公開(kāi)一致的，當(dāng)經(jīng)由節(jié)點(diǎn)HNREG將偏置電壓WLVDM施加于GWL 213時(shí)，可以利用本地偏置電壓WLVDM和存儲(chǔ)在固有電容（即，GWL電容C_GWL和第一感測(cè)電路電容C_HNREG）中的電荷來(lái)產(chǎn)生V_REF。

BLVDM近似等于VDM，小于與BL偏置電路210相關(guān)聯(lián)的開(kāi)關(guān)的閾值電壓（例如，VTn）。因而，已充電至WLVDM的LWL 212和現(xiàn)在充電至BLVDM的LBL 214提供跨存儲(chǔ)器單元216的差分電壓，其對(duì)應(yīng)于BLVDM+|WLVDM|。換言之，由于WLVDM典型地為負(fù)并且BLVDM典型地為正，所以跨存儲(chǔ)器單元216的凈電勢(shì)差為BLVDM和WLVDM的絕對(duì)值之和。因而，取決于存儲(chǔ)器單元正存儲(chǔ)零（重置）還是一（置位），存儲(chǔ)器單元216可以在時(shí)間間隔t₅到t₆期間快速跳回（置位）或者可以不快速跳回（重置）。LWL 212上的電荷然后可以反映存儲(chǔ)器的狀態(tài)。例如，如果存儲(chǔ)器單元216的閾值電壓大于BLVDM+|WLVDM|，則沒(méi)有快速跳回可以發(fā)生，這對(duì)應(yīng)于所存儲(chǔ)的邏輯零。如果快速跳回不發(fā)生，則LWL 212上的V_LWL可以保持在WLVDM處或附近。在另一個(gè)示例中，如果存儲(chǔ)器單元216的閾值電壓小于或等于BLVDM+|WLVDM|，則可以發(fā)生快速跳回，這對(duì)應(yīng)于所存儲(chǔ)的邏輯一。如果快速跳回發(fā)生，則LWL 212上的電壓（V_LWL）可以增大成大于WLVDM，即|V_LWL|小于|WLVDM|，因?yàn)殡娏髁鬟^(guò)存儲(chǔ)器單元。換言之，如果沒(méi)有發(fā)生快速跳回，則V_LWL可以對(duì)應(yīng)于WLVDM，并且如果發(fā)生快速跳回，則V_LWL可以增大成靠近零。

與感測(cè)并發(fā)地，當(dāng)HNEQ開(kāi)關(guān)242閉合時(shí)，節(jié)點(diǎn)HNREG耦合到節(jié)點(diǎn)HNREGB。正好在HNEQ開(kāi)關(guān)閉合（即，t_5minus）之前，節(jié)點(diǎn)HNREGB處于V_SS并且節(jié)點(diǎn)HNREG處于WLVDM。因而，固有電容234和232充電至WLVDM并且固有電容236和調(diào)節(jié)電容253處于V_SS。在HNEQ開(kāi)關(guān)242閉合之后，HNREGB和HNREG可以均衡到介于V_SS與WLVDM之間的值。

因而，正好在時(shí)間t₆之前，HNREGB、HNREG和GWL 213處的電壓可以在V_REF處或附近，并且LWL 212可以具有對(duì)應(yīng)于電壓V_LWL（即，所檢測(cè)到的存儲(chǔ)器單元電壓）的電荷。在時(shí)間t₆處，HNEQ開(kāi)關(guān)242可以斷開(kāi)，從而解耦合HNREGB和HNREG。同樣在時(shí)間t₆處，BL偏置電路210可以從V_PP解耦合，因而AXN可以返回到V_SS。HNREGB和HNREG二者可以保持處于V_REF并且GWL 213可以類似地處于V_REF。

在時(shí)間t₇處，LWL 212可以再次被選擇，并且LWL開(kāi)關(guān)電路222可以將LWL 212耦合到GWL 213（即，G_LWL）并且由此耦合到節(jié)點(diǎn)HNREG。來(lái)自LWL 212的V_LWL然后可以與節(jié)點(diǎn)HNREG處的V_REF組合以得到被配置為指示存儲(chǔ)器單元216的狀態(tài)的HNREG處的電壓V_SENSE。

在時(shí)間t₇之前，HNEQ開(kāi)關(guān)斷開(kāi)，因而節(jié)點(diǎn)HNREGB從節(jié)點(diǎn)HNREG解耦合。從發(fā)生在時(shí)間t₅與t₆之間的均衡起，節(jié)點(diǎn)HNREGB和節(jié)點(diǎn)HNREG二者處于V_REF。因而，正好在時(shí)間t₇之前，耦合到節(jié)點(diǎn)HNREG的固有電容232和234上的初始電荷為：

。

類似地，與LWL 212相關(guān)聯(lián)的初始電荷為C_LWL*V_LWL，其中V_LWL對(duì)應(yīng)于所檢測(cè)到的存儲(chǔ)器單元電壓，所檢測(cè)到的存儲(chǔ)器單元電壓可以在WLVDM或者與WLVDM和BLVDM相關(guān)的電壓處或者附近，例如零伏。再次基于電荷守恒：

其中V_SENSE對(duì)應(yīng)于節(jié)點(diǎn)HNREG處的電壓，所述電壓產(chǎn)生自在感測(cè)間隔之后將LWL 212與GWL 213和節(jié)點(diǎn)HNREG重新耦合。因而，

。

在時(shí)間間隔t₇到t₈期間，HNREGB可以處于V_REF并且節(jié)點(diǎn)HNREG可以處于V_SENSE。因而，在以時(shí)間t₇開(kāi)始的時(shí)間間隔期間，對(duì)于置位狀態(tài)中的存儲(chǔ)器單元，波形322A對(duì)應(yīng)于V_SENSE，并且波形322B對(duì)應(yīng)于V_REF，并且對(duì)于重置狀態(tài)中的存儲(chǔ)器單元，波形324A對(duì)應(yīng)于V_SENSE，并且波形324B對(duì)應(yīng)于V_REF。將V_REF施加于輸入SA1并且將V_SENSE施加于感測(cè)放大器240的輸入SA2。由于LSENB在時(shí)間間隔t₇到t₈中保持高，所以SA1耦合到REN并且SA2耦合到SEN，因而REN處于V_REF并且SEN處于V_SENSE。V_SENSE與V_REF之間的差異是正還是負(fù)（即，V_SENSE＞V_REF或者V_SENSE＜V_REF）然后可以指示是否發(fā)生快速跳回，并且由此指示存儲(chǔ)器單元216是存儲(chǔ)零還是一。如果V_SENSE大于V_REF，則感測(cè)放大器240配置為將邏輯一輸出到感測(cè)節(jié)點(diǎn)。如果V_SENSE小于V_REF，則感測(cè)放大器240配置為將邏輯零輸出到感測(cè)節(jié)點(diǎn)。

V_SENSE與V_REF之間的差異可以確定為

其在一些代數(shù)調(diào)處之后簡(jiǎn)化成

。

由于V_LWL在快速跳回缺失的情況下可以對(duì)應(yīng)于WLVDM并且如果存在快速跳回則可以在零處或附近，所以可以合期望的是V_REF在WLVDM/2處或附近。V_REF可以在WLVDM/2處或附近，如果

的話。

因而，C_xx的選擇可以至少部分地基于C_GWL、C_HNREG和C_HNREGB的值。

在一些實(shí)施例中，C_xx可以選擇為使得V_REF不等于WLVDM/2。例如，將V_REF調(diào)節(jié)為大于或小于WLVDM/2可以配置成適應(yīng)存儲(chǔ)器單元閾值電壓的變化，由此提供存儲(chǔ)器單元的狀態(tài)的更可靠感測(cè)。換言之，調(diào)節(jié)V_REF可以配置為優(yōu)化對(duì)存儲(chǔ)器單元的狀態(tài)的感測(cè)。

在時(shí)間t₈處，LSENB切換成低，從而使SA1從REN解耦合并且SA2從SEN解耦合，并且使得SA級(jí)1能夠至少部分地基于REN（即，V_REF）和SEN（即，V_SENSE）生成中間正參考電壓。節(jié)點(diǎn)SEN和REN上的電壓（其在時(shí)間t₈之前處于零或零以下）配置為斜升到中間電壓V_CC或V_CC-|V_TP|。節(jié)點(diǎn)SEN處于V_CC還是V_CC-|V_TP|取決于V_SENSE是大于還是小于V_REF。例如，如果V_SENSE大于V_REF（即，V_SENSE比V_REF負(fù)得較少），則節(jié)點(diǎn)SEN可以達(dá)到V_CC（波形326B）并且節(jié)點(diǎn)REN然后可以變?yōu)閂_CC-|V_TP|（波形326A），其中V_TP對(duì)應(yīng)于包括在SA級(jí)1中的晶體管的閾值電壓。在另一個(gè)示例中，如果V_SENSE小于V_REF（即，V_SENSE比V_REF負(fù)得較多），則節(jié)點(diǎn)REN可以達(dá)到V_CC（波形328A）并且節(jié)點(diǎn)SEN然后可以變?yōu)閂_CC-|V_TP|（波形328B）。當(dāng)節(jié)點(diǎn)REN和SEN分別從SA1和SA2解耦合時(shí)，SA級(jí)1可以配置為在節(jié)點(diǎn)SEN和REN處生成對(duì)應(yīng)于V_CC和V_CC-|V_TP|的中間輸出電壓。負(fù)輸入電壓可以通過(guò)例如SA級(jí)1而電平移位到V_CC（例如，正、邏輯電平電壓）參考中間電壓。SA級(jí)1可以配置為在相對(duì)小輸入偏移電壓、供應(yīng)之間的零靜態(tài)電流以及相對(duì)低能量消耗的情況下提供電平移位。

在時(shí)間t₉處，SAEN切換成高以啟用SA級(jí)2。時(shí)間段t₈到t₉配置為允許中間電壓安定到穩(wěn)定狀態(tài)。例如，在時(shí)間間隔t₈到t₉期間，相應(yīng)V_CC和V_CC-|V_TP|可以在SEN和REN上達(dá)到穩(wěn)定狀態(tài)。在時(shí)間t₉處，SA級(jí)2配置為至少部分地基于中間電壓的相對(duì)值將中間電壓轉(zhuǎn)換成邏輯電平電壓輸出，并且將邏輯電平輸出提供給感測(cè)節(jié)點(diǎn)。例如，SA級(jí)2可以耦合到SEN和REN。因而，在時(shí)間t₉處，SAEN切換成高，由此將感測(cè)放大器的輸出提供給感測(cè)節(jié)點(diǎn)。如果V_SENSE大于V_REF，則輸出可以對(duì)應(yīng)于V_CC。如果V_SENSE小于V_REF，則輸出可以對(duì)應(yīng)于V_SS。在時(shí)間段t₁₀處，對(duì)應(yīng)于存儲(chǔ)器元件216的狀態(tài)的數(shù)據(jù)（例如，對(duì)應(yīng)于邏輯零和/或邏輯一的（多個(gè)）電壓）從感測(cè)放大器240輸出給感測(cè)節(jié)點(diǎn)。在時(shí)間t₁₀處，感測(cè)放大器240可以禁用。讀取操作可以在時(shí)間t₁₁處結(jié)束。

因而，感測(cè)放大器240配置為接收V_SENSE和V_REF并且至少部分地基于V_SENSE大于V_REF還是小于V_REF來(lái)提供邏輯電平輸出。SA級(jí)1配置為將V_SENSE和V_REF電平移位到以V_CC為參考的相應(yīng)中間電壓。SA級(jí)2配置為至少部分地基于中間電壓的相對(duì)值將中間電壓轉(zhuǎn)換成邏輯電平（例如，V_SS或V_CC）輸出，并且將輸出提供給感測(cè)節(jié)點(diǎn)。

因而，時(shí)序圖300、350和存儲(chǔ)器陣列部分200配置為說(shuō)明用于利用例如WL偏置和固有電容來(lái)本地產(chǎn)生參考電壓的系統(tǒng)的操作。參考電壓可以通過(guò)調(diào)節(jié)電容來(lái)調(diào)節(jié)，所述電容例如包括在修整電容器電路250中的修整電容器或者與相鄰GWLB相關(guān)聯(lián)的固有電容233。

因而，圖2A、2B和2C圖示了通過(guò)感測(cè)電路使用固有電容來(lái)產(chǎn)生參考電壓。在實(shí)施例中，相鄰存儲(chǔ)器部分可以被利用（例如，GWLB）來(lái)提供附加固有電容以產(chǎn)生在WLVDM/2處或附近的參考電壓。在另一個(gè)實(shí)施例中，修整電容器電路可以提供調(diào)節(jié)電容。調(diào)節(jié)電容可以被利用來(lái)調(diào)節(jié)V_REF。V_REF可以被調(diào)節(jié)以適應(yīng)相關(guān)聯(lián)的交叉點(diǎn)存儲(chǔ)器部分的特性。例如，V_REF可以被調(diào)節(jié)成大于或小于WLVDM/2，以例如優(yōu)化用于存儲(chǔ)器單元的最大置位電壓和最小重置電壓之間的感測(cè)裕度。

圖4圖示了與本公開(kāi)的各種實(shí)施例一致的用于存儲(chǔ)器訪問(wèn)操作的操作流程圖400，所述存儲(chǔ)器訪問(wèn)操作包括產(chǎn)生交叉點(diǎn)存儲(chǔ)器中的參考電壓。操作可以例如由存儲(chǔ)器控制器執(zhí)行，例如，包括WL控制邏輯114和BL控制邏輯116的存儲(chǔ)器控制器104。流程圖400描繪了配置為執(zhí)行存儲(chǔ)器訪問(wèn)操作的示例性操作，例如讀取操作。具體地，流程圖400描繪了配置為讀取存儲(chǔ)器單元的示例性操作，包括使用固有電容和偏置電壓來(lái)產(chǎn)生參考電壓，如本文所描述的。

流程圖400的操作可以以在操作402處解碼存儲(chǔ)器地址開(kāi)始。在操作404處，與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的GWL、LWL、GBL和LBL可以至少部分地基于所解碼的存儲(chǔ)器地址而被選擇。操作406可以包括將所選GBL和LBL耦合到偏置電路并且將GWL和LWL耦合到感測(cè)電路，例如，圖2A的感測(cè)電路230。操作408包括為所選GWL、LWL和第一感測(cè)電路電容進(jìn)行預(yù)充電。例如，所選GWL、LWL和第一感測(cè)電路電容可以預(yù)充電至電壓WLVDM。

在操作410處，LWL可以從感測(cè)電路解耦合，并且BL偏置電壓可以施加于LBL?？缢x存儲(chǔ)器單元所施加的電壓然后可以對(duì)應(yīng)于BLVDM減去WLVDM，并且配置為大于用于存儲(chǔ)器單元的最大置位電壓且小于用于存儲(chǔ)器單元的最小重置電壓。快速跳回可以將LWL上的電壓從WLVDM增大成在零處或附近的電壓，并且快速跳回的缺失可以不影響LWL上的電壓，即LWL電壓可以保持處于WLVDM。操作412包括利用與GWL相關(guān)聯(lián)的電容和第一感測(cè)電路電容上的電荷而產(chǎn)生參考電壓V_REF。參考電壓可以至少部分地基于與GWL相關(guān)聯(lián)的固有電容、第一感測(cè)電路電容和第二感測(cè)電路電容以及調(diào)節(jié)電容，如本文所描述的。例如，感測(cè)電路230的節(jié)點(diǎn)HNREG和HNREGB可以耦合以均衡電容上的電壓。

在操作414處，在感測(cè)間隔之后，LWL可以耦合到感測(cè)電路。作為操作414的結(jié)果，節(jié)點(diǎn)HNREG可以充電至V_SENSE。V_SENSE至少部分地基于被讀取的存儲(chǔ)器單元的狀態(tài)。操作416可以包括至少部分地基于V_REF和存儲(chǔ)器單元電壓V_LWL來(lái)確定存儲(chǔ)器單元狀態(tài)。操作418可以包括提供對(duì)應(yīng)于存儲(chǔ)器單元狀態(tài)的邏輯電平輸出。例如，例如感測(cè)放大器240的感測(cè)放大器可以配置為接收V_SENSE和V_REF，并且至少部分地基于V_SENSE大于還是小于V_REF而提供邏輯電平輸出。程序流然后可以在操作420處結(jié)束。

因而，流程圖400的操作配置為利用固有電容和WL偏置電壓WLVDM來(lái)產(chǎn)生參考電壓V_REF。流程圖400的操作進(jìn)一步配置為將偏置電壓施加于存儲(chǔ)器單元并且檢測(cè)所選存儲(chǔ)器單元電壓?？焖偬厥欠褚呀?jīng)發(fā)生然后可以至少部分地基于所感測(cè)到的電壓V_SENSE的相對(duì)值來(lái)確定，所感測(cè)到的電壓V_SENSE與所檢測(cè)到的存儲(chǔ)器單元電壓V_LWL和V_REF相關(guān)。

盡管圖4圖示了根據(jù)一個(gè)實(shí)施例的各種操作，但是要理解到，并非在圖4中描繪的所有操作都是對(duì)于其它實(shí)施例所必需的。實(shí)際上，在本文中完全設(shè)想到，在本公開(kāi)的其它實(shí)施例中，在圖4中描繪的操作和/或本文描述的其它操作可以以沒(méi)有在任何圖中特別示出的方式組合，但是仍舊與本公開(kāi)完全一致。因而，針對(duì)沒(méi)有在一幅圖中精確示出的特征和/或操作的權(quán)利要求被認(rèn)為在本公開(kāi)的范圍和內(nèi)容內(nèi)。

如在本文任何實(shí)施例中使用的，術(shù)語(yǔ)“邏輯”可以是指配置為執(zhí)行任何前述操作的app、軟件、固件和/或電路。軟件可以體現(xiàn)為記錄在非暫時(shí)性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)上的軟件包、代碼、指令、指令集合和/或數(shù)據(jù)。固件可以體現(xiàn)為硬編碼（例如，非易失性）在存儲(chǔ)器設(shè)備中的代碼、指令或指令集合和/或數(shù)據(jù)。

如在本文任何實(shí)施例中使用的，“電路”可以例如單個(gè)地或者以任何組合包括硬布線電路、諸如包括一個(gè)或多個(gè)個(gè)體指令處理核心的計(jì)算機(jī)處理器之類的可編程電路、狀態(tài)機(jī)電路和/或存儲(chǔ)由可編程電路執(zhí)行的指令的固件。邏輯可以集體地或者個(gè)體地體現(xiàn)為形成較大系統(tǒng)的部分的電路，例如集成電路（IC）、專用集成電路（ASIC）、片上系統(tǒng)（SoC）、臺(tái)式計(jì)算機(jī)、膝上型計(jì)算機(jī)、平板計(jì)算機(jī)、服務(wù)器、智能電話等。

在一些實(shí)施例中，硬件描述語(yǔ)言可以用于指定用于本文描述的各種邏輯和/或電路的（多個(gè)）電路和/或邏輯實(shí)現(xiàn)。例如，在一個(gè)實(shí)施例中，硬件描述語(yǔ)言可以符合超高速集成電路（VHSIC）硬件描述語(yǔ)言（VHDL）或者與之兼容，該硬件描述語(yǔ)言可以使得能夠?qū)崿F(xiàn)本文描述的一個(gè)或多個(gè)電路和/或邏輯的半導(dǎo)體構(gòu)造。VHDL可以符合IEEE標(biāo)準(zhǔn)1076-1987、IEEE標(biāo)準(zhǔn)1076.2、IEEE1076.1、VHDL的IEEE草案3.0-2006、VHDL的IEEE草案4.0-2008和/或其它版本的IEEE VHDL標(biāo)準(zhǔn)和/或其它硬件描述標(biāo)準(zhǔn)，或者與之兼容。

因而，本公開(kāi)描述了配置為本地產(chǎn)生用于讀取存儲(chǔ)器單元的參考電壓的系統(tǒng)和方法。系統(tǒng)和方法配置為利用與本地WL和全局WL相關(guān)聯(lián)的固有電容以及第一感測(cè)電路電容。作為存儲(chǔ)器訪問(wèn)操作的部分而施加的偏置電壓為固有電容充電。固有電容上的作為結(jié)果的電荷然后可以被利用來(lái)產(chǎn)生參考電壓。參考電壓的值至少部分地基于固有電容的相對(duì)值。在實(shí)施例中，來(lái)自未選相鄰存儲(chǔ)器部分的全局WL可以提供配置為調(diào)節(jié)參考電壓的調(diào)節(jié)電容，如本文所描述的。在另一個(gè)實(shí)施例中，修整電容器電路可以提供配置為產(chǎn)生期望參考電壓的附加（即，調(diào)節(jié)）電容。

系統(tǒng)和方法可以進(jìn)一步包括兩級(jí)感測(cè)放大器。參考電壓通過(guò)以下而從固有電容上的電荷產(chǎn)生：耦合感測(cè)放大器的輸入，由此還使感測(cè)電路中呈現(xiàn)的噪聲成為公共模式。將參考電壓施加于第一輸入，并且將與參考電壓相關(guān)的感測(cè)電壓和所選存儲(chǔ)器單元的輸出施加于感測(cè)放大器的第二輸入。第一級(jí)配置為將負(fù)輸入電壓電平移位至以供應(yīng)電壓V_CC為參考的中間電壓。中間電壓從第一級(jí)輸出并且輸入到第二級(jí)。第二級(jí)將中間電壓轉(zhuǎn)換成邏輯電平信號(hào)，即，邏輯一或邏輯零，其對(duì)應(yīng)于V_CC或V_SS。感測(cè)放大器配置為提供相對(duì)低能量、相對(duì)高速電平移位，電平移位配置為以相對(duì)魯棒的噪聲免疫性從相對(duì)低電平輸入產(chǎn)生邏輯電平輸出。

示例

本公開(kāi)的示例包括諸如涉及交叉點(diǎn)存儲(chǔ)器中的參考架構(gòu)的方法、用于執(zhí)行該方法的動(dòng)作的構(gòu)件、設(shè)備或者裝置或系統(tǒng)之類的主題材料，如下文所討論的。

示例1

根據(jù)該示例，提供了一種裝置，包括配置為選擇用于存儲(chǔ)器訪問(wèn)操作的目標(biāo)存儲(chǔ)器單元的存儲(chǔ)器控制器。存儲(chǔ)器控制器包括：字線（WL）開(kāi)關(guān)電路，配置為選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局WL（GWL）和本地WL（LWL）。存儲(chǔ)器控制器進(jìn)一步包括位線（BL）開(kāi)關(guān)電路，配置為選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局BL（GBL）和本地BL（LBL）；以及感測(cè)電路。感測(cè)電路包括第一感測(cè)電路電容和第二感測(cè)電路電容。感測(cè)電路配置為將所選GWL、LWL和第一感測(cè)電路電容預(yù)充電至WL偏置電壓WLVDM。感測(cè)電路進(jìn)一步配置為利用所選GWL上的電荷和第一感測(cè)電路電容上的電荷來(lái)產(chǎn)生參考電壓（V_REF）。感測(cè)電路進(jìn)一步配置為至少部分地基于V_REF和所檢測(cè)到的存儲(chǔ)器單元電壓V_LWL來(lái)確定目標(biāo)存儲(chǔ)器單元的狀態(tài)。

示例2

該示例包括示例1的要素，其中BL開(kāi)關(guān)電路配置為將BL偏置電壓（BLVDM）施加于所選LBL。

示例3

該示例包括示例1的要素，進(jìn)一步包括調(diào)節(jié)電容，其中V_REF至少部分地基于調(diào)節(jié)電容。

示例4

該示例包括示例3的要素，其中調(diào)節(jié)電容包括修整電容器電路和未選GWL中的至少一個(gè)。

示例5

該示例包括示例3或4的要素，其中GWL電容和第一感測(cè)電路電容之和等于第二感測(cè)電路電容和調(diào)節(jié)電容之和。

示例6

該示例包括示例4的要素，其中修整電容器電路是二進(jìn)制加權(quán)修整電容器。

示例7

該示例包括示例1至3中任一項(xiàng)的要素，其中V_REF等于WLVDM的一半。

示例8

該示例包括示例3或4的要素，其中調(diào)節(jié)電容配置為調(diào)節(jié)V_REF使得V_REF大于或小于WLVDM的一半。

示例9

該示例包括示例4的要素，其中修整電容器電路配置為由相鄰存儲(chǔ)器部分共享。

示例10

該示例包括示例1至3中任一項(xiàng)的要素，進(jìn)一步包括感測(cè)放大器，感測(cè)放大器包括耦合到第二感測(cè)電路電容的第一輸入和耦合到第一感測(cè)電路電容的第二輸入，感測(cè)電路配置為將第一輸入耦合到第二輸入以產(chǎn)生V_REF。

示例11

該示例包括示例10的要素，其中感測(cè)放大器配置為接收與V_REF和V_LWL相關(guān)的所感測(cè)到的電壓（V_SENSE），以將V_SENSE和V_REF電平移位到中間正參考電壓，并且將中間電壓轉(zhuǎn)換成對(duì)應(yīng)于目標(biāo)存儲(chǔ)器單元的狀態(tài)的邏輯電平輸出。

示例12

根據(jù)該示例，提供了一種方法，包括：通過(guò)存儲(chǔ)器控制器來(lái)選擇用于存儲(chǔ)器訪問(wèn)操作的目標(biāo)存儲(chǔ)器單元；通過(guò)字線（WL）開(kāi)關(guān)電路來(lái)選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局WL（GWL）和本地WL（LWL）；通過(guò)位線（BL）開(kāi)關(guān)電路來(lái)選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局BL（GBL）和本地BL（LBL）；通過(guò)感測(cè)電路將所選GWL、LWL和第一感測(cè)電路電容預(yù)充電至WL偏置電壓WLVDM；通過(guò)感測(cè)電路利用所選GWL上的電荷和第一感測(cè)電路電容上的電荷來(lái)產(chǎn)生參考電壓（V_REF）；以及通過(guò)感測(cè)電路至少部分地基于V_REF和所檢測(cè)到的存儲(chǔ)器單元電壓V_LWL來(lái)確定目標(biāo)存儲(chǔ)器單元的狀態(tài)。

示例13

該示例包括示例12的要素，并且進(jìn)一步包括通過(guò)BL開(kāi)關(guān)電路將BL偏置電壓（BLVDM）施加于所選LBL。

示例14

該示例包括示例12的要素，其中V_REF至少部分地基于調(diào)節(jié)電容。

示例15

該示例包括示例14的要素，其中調(diào)節(jié)電容包括修整電容器電路和未選GWL中的至少一個(gè)。

示例16

該示例包括示例14的要素，其中GWL電容和第一感測(cè)電路電容之和等于第二感測(cè)電路電容和調(diào)節(jié)電容之和。

示例17

該示例包括示例15的要素，其中修整電容器電路是二進(jìn)制加權(quán)修整電容器。

示例18

該示例包括示例的要素，其中V_REF等于WLVDM的一半。

示例19

該示例包括示例14的要素，其中調(diào)節(jié)電容配置為調(diào)節(jié)V_REF使得V_REF大于或小于WLVDM的一半。

示例20

該示例包括示例15的要素，其中修整電容器電路配置為由相鄰存儲(chǔ)器部分共享。

示例21

該示例包括示例12的要素，并且進(jìn)一步包括通過(guò)感測(cè)電路將感測(cè)放大器的第一輸入耦合到感測(cè)放大器的第二輸入以產(chǎn)生V_REF，第一輸入耦合到第二感測(cè)電路電容并且第二輸入耦合到第一感測(cè)電路電容。

示例22

該示例包括示例21的要素，并且進(jìn)一步包括通過(guò)感測(cè)放大器來(lái)接收與V_REF和V_LWL相關(guān)的所感測(cè)到的電壓（V_SENSE）；通過(guò)感測(cè)放大器將V_SENSE和V_REF電平移位到中間正參考電壓；以及通過(guò)感測(cè)放大器將中間電壓轉(zhuǎn)換成對(duì)應(yīng)于目標(biāo)存儲(chǔ)器單元的狀態(tài)的邏輯電平輸出。

示例23

根據(jù)該示例，提供了一種系統(tǒng)，包括:處理器；交叉點(diǎn)存儲(chǔ)器陣列，其包括目標(biāo)存儲(chǔ)器單元、目標(biāo)字線（WL）和目標(biāo)位線（BL）。目標(biāo)存儲(chǔ)器單元耦合在目標(biāo)WL和目標(biāo)BL之間。系統(tǒng)進(jìn)一步包括耦合到處理器和交叉點(diǎn)存儲(chǔ)器陣列的存儲(chǔ)器控制器。存儲(chǔ)器控制器配置為選擇用于存儲(chǔ)器訪問(wèn)操作的目標(biāo)存儲(chǔ)器單元。存儲(chǔ)器控制器包括：字線（WL）開(kāi)關(guān)電路，配置為選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局WL（GWL）和本地WL（LWL）；位線（BL）開(kāi)關(guān)電路，配置為選擇與目標(biāo)存儲(chǔ)器單元相關(guān)聯(lián)的全局BL（GBL）和本地BL（LBL）；以及感測(cè)電路。感測(cè)電路包括第一感測(cè)電路電容和第二感測(cè)電路電容。感測(cè)電路配置為將所選GWL、LWL和第一感測(cè)電路電容預(yù)充電至WL偏置電壓WLVDM。感測(cè)電路進(jìn)一步配置為利用所選GWL上的電荷和第一感測(cè)電路電容上的電荷來(lái)產(chǎn)生參考電壓（V_REF），并且至少部分地基于V_REF和所檢測(cè)到的存儲(chǔ)器單元電壓V_LWL來(lái)確定目標(biāo)存儲(chǔ)器單元的狀態(tài)。

示例24

該示例包括示例23的要素，其中BL開(kāi)關(guān)電路配置為將BL偏置電壓（BLVDM）施加于所選LBL。

示例25

該示例包括示例23的要素，進(jìn)一步包括調(diào)節(jié)電容，其中V_REF至少部分地基于調(diào)節(jié)電容。

示例26

該示例包括示例的要素，其中調(diào)節(jié)電容包括修整電容器電路和未選GWL中的至少一個(gè)。

示例27

該示例包括示例25或26的要素，其中GWL電容和第一感測(cè)電路電容之和等于第二感測(cè)電路電容和調(diào)節(jié)電容之和。

示例28

該示例包括示例26的要素，其中修整電容器電路是二進(jìn)制加權(quán)修整電容器。

示例29

該示例包括示例23至25的要素，其中V_REF等于WLVDM的一半。

示例30

該示例包括示例25或26的要素，其中調(diào)節(jié)電容配置為調(diào)節(jié)V_REF使得V_REF大于或小于WLVDM的一半。

示例31

該示例包括示例26的要素，其中修整電容器電路配置為由相鄰存儲(chǔ)器部分共享。

示例32

該示例包括示例23至25中任一項(xiàng)的要素，進(jìn)一步包括感測(cè)放大器，感測(cè)放大器包括耦合到第二感測(cè)電路電容的第一輸入和耦合到第一感測(cè)電路電容的第二輸入，感測(cè)電路配置為將第一輸入耦合到第二輸入以產(chǎn)生V_REF。

示例33

該示例包括示例32的要素，其中感測(cè)放大器配置為接收與V_REF和V_LWL相關(guān)的所感測(cè)到的電壓（V_SENSE），以將V_SENSE和V_REF電平移位到中間正參考電壓，并且將中間電壓轉(zhuǎn)換成對(duì)應(yīng)于目標(biāo)存儲(chǔ)器單元的狀態(tài)的邏輯電平輸出。

示例34

本公開(kāi)的另一個(gè)示例是一種系統(tǒng)，包括布置為執(zhí)行權(quán)利要求12至22中任一項(xiàng)的方法的至少一個(gè)設(shè)備。

示例35

本公開(kāi)的另一個(gè)示例是一種設(shè)備，包括用于執(zhí)行權(quán)利要求12至22中任一項(xiàng)的方法的構(gòu)件。

已經(jīng)在本文中描述了各種特征、方面和實(shí)施例。這些特征、方面和實(shí)施例易于相互組合以及進(jìn)行變型和修改，如將由本領(lǐng)域技術(shù)人員所理解到的那樣。因此，本公開(kāi)應(yīng)當(dāng)被視為涵蓋這樣的組合、變型和修改。