本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種存儲(chǔ)器的選擇門驅(qū)動(dòng)電路及其控制裝置、控制方法。

背景技術(shù)：

非揮發(fā)性存儲(chǔ)器(Non-volatile memory，NVRAM)是一種常用的半導(dǎo)體器件，根據(jù)材料、結(jié)構(gòu)的不同，NVRAM可分為很多種類。

近些年來，隨著手機(jī)、電腦等便攜設(shè)備的普及，NVRAM也得到了大力發(fā)展。幾乎所有的NVRAM都有選擇門驅(qū)動(dòng)電路。

然而，采用現(xiàn)有的選擇門驅(qū)動(dòng)電路進(jìn)行驅(qū)動(dòng)，在存儲(chǔ)器高速運(yùn)行的情況下，如果需要執(zhí)行讀操作，即所述存儲(chǔ)器需要從待機(jī)階段跳轉(zhuǎn)到讀操作階段，可能因?yàn)樽x操作字線準(zhǔn)備階段時(shí)間短，所述驅(qū)動(dòng)電路內(nèi)部的MOS管之間會(huì)產(chǎn)生競爭，導(dǎo)致不能正確地執(zhí)行讀操作。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例解決的問題是存儲(chǔ)器在高速運(yùn)行的情況下不能正確地執(zhí)行讀操作。

為解決上述問題，本發(fā)明實(shí)施例提供一種存儲(chǔ)器的選擇門驅(qū)動(dòng)電路，所述選擇門驅(qū)動(dòng)電路包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管；

所述第一NMOS管的柵極連接所述第一PMOS管的柵極，所述第一NMOS管的源極連接所述第三NMOS管的漏極，所述第一NMOS管的漏極連接所述第一PMOS管的漏極及所述第二NMOS管的柵極；

所述第二NMOS管的源極連接所述第三NMOS管的源極，所述第二NMOS管的漏極連接所述第二PMOS管的漏極和第三NMOS管的柵極；

所述第一PMOS管的源極連接所述第二PMOS管的柵極。

可選地，所述的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路還包括：第四NMOS管；

所述第四NMOS管的柵極適于接收第一控制信號(hào)，所述第四NMOS管的源極連接所述第一NMOS管的源極，所述第四NMOS管的漏極連接所述第一PMOS管的漏極；

所述第一PMOS管的源極適于接收第二控制信號(hào)，所述第二控制信號(hào)為所述第一控制信號(hào)的反相信號(hào)。

可選地，所述的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路還包括：第三PMOS管和第四PMOS管；

所述第三PMOS管的漏極連接所述第四PMOS管的漏極和所述第四NMOS管的柵極并作為第一控制端，所述第三PMOS管的源極連接所述第四PMOS管的源極；

所述第四PMOS管的柵極連接所述第一PMOS管的源極。

可選地，所述的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路還包括：第五NMOS管、第六NMOS管和第七NMOS管；

所述第五NMOS管的漏極連接所述第四NMOS管的柵極，所述第五NMOS管的源極連接所述第六NMOS管的漏極；

所述第六NMOS管的源極連接所述第七NMOS的漏極。

可選地，所述的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路還包括：反相器；

所述反相器適于根據(jù)輸入端的所述第一控制信號(hào)輸出所述第二控制信號(hào)。

為解決上述問題，本發(fā)明實(shí)施例提供了一種上述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包 括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第四控制單元，適于施加第二控制信號(hào)至所述第二PMOS管的柵極，所述第二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平。

為解決上述問題，本發(fā)明實(shí)施例提供了一種上述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第四控制單元，適于施加第二控制信號(hào)至所述第二PMOS管的柵極，所述第二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第五控制單元，適于施加所述第一控制信號(hào)至所述第四NMOS管的柵極。

為解決上述問題，本發(fā)明實(shí)施例提供了另一種上述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制裝置，所述控制裝置包括：

第一控制單元，適于施加邏輯高電平至所述第二PMOS管的源極；

第二控制單元，適于施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

第三控制單元，適于施加邏輯低電平至所述第一PMOS管的柵極；

第六控制單元，適于施加第九控制信號(hào)至所述第三PMOS管的柵極，所 述第九控制信號(hào)在所述存儲(chǔ)器為所述待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第七控制單元，適于施加邏輯高電平至所述第三PMOS管的源極；

第八控制單元，適于施加第十控制信號(hào)至第五NMOS管的柵極，所述第十控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第九控制單元，適于施加第十一控制信號(hào)至所述第五NMOS管的源極，所述第十一控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為是邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第十控制單元，適于施加第十二控制信號(hào)至第六NMOS管的柵極，所述第十二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第十一控制單元，適于施加第十三控制信號(hào)至所述第六NMOS管的源極，所述第十三控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

第十二控制單元，適于施加邏輯低電平至第七NMOS管的源極。

為解決上述問題，本發(fā)明實(shí)施例提供了一種上述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第二控制信號(hào)至所述第二PMOS管的柵極，所述第二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平。

本發(fā)明實(shí)施例提供了一種存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第二控制信號(hào)至所述第二PMOS管的柵極，所述第二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

施加所述第一控制信號(hào)至所述第四NMOS管的柵極。

本發(fā)明實(shí)施例提供了一種存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加邏輯高電平至所述第二PMOS管的源極；

施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

施加邏輯低電平至所述第一PMOS管的柵極電平；

施加第九控制信號(hào)至所述第三PMOS管的柵極，所述第九控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

施加邏輯高電平至所述第三PMOS管的源極；

施加第十控制信號(hào)至第五NMOS管的柵極，所述第十控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)階段為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

施加第十一控制信號(hào)至所述第五NMOS管的源極，所述第十一控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為階段是邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

施加第十二控制信號(hào)至第六NMOS管的柵極，所述第十二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為階段邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為階段邏輯高電平；

施加第十三控制信號(hào)至所述第六NMOS管的源極，所述第十三控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為階段邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為階段邏輯高電平；

施加邏輯低電平至所述第七NMOS管的源極。

與現(xiàn)有技術(shù)相比，本發(fā)明的實(shí)施例的技術(shù)方案具有以下優(yōu)點(diǎn)：

在存儲(chǔ)器高速運(yùn)行的情況下，如果需要執(zhí)行讀操作，即所述存儲(chǔ)器需要從待機(jī)階段跳轉(zhuǎn)到讀操作階段，采用本發(fā)明的選擇門驅(qū)動(dòng)電路進(jìn)行驅(qū)動(dòng)，因?yàn)榈诙刂菩盘?hào)是邏輯高電平，第三控制信號(hào)是邏輯低電平，使得所述第一PMOS管導(dǎo)通，而使得所述第一NMOS管截止，第四控制信號(hào)即可被所述第二控制信號(hào)上拉到邏輯高電平，使得所述第二NMOS管導(dǎo)通。

所以第七控制信號(hào)可以通過所述第二NMOS管下拉所述第五輸出信號(hào)，雖然存儲(chǔ)器的讀操作字線準(zhǔn)備階段時(shí)間在高速運(yùn)行的情況下很短，所以經(jīng)過讀操作字線準(zhǔn)備階段時(shí)間后，所述第五輸出信號(hào)的大小仍然足以使得所述第三NMOS管導(dǎo)通，但是因?yàn)榻?jīng)過讀操作字線準(zhǔn)備階段時(shí)間后，第一NMOS管截止，所述第七控制信號(hào)無法通過所述第三NMOS管下拉所述第四控制信號(hào)，從而可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，將所述第五輸出信號(hào)的電壓下拉到目標(biāo)電壓，最終正確地執(zhí)行讀操作。

進(jìn)一步，在存儲(chǔ)器高速運(yùn)行時(shí)，當(dāng)存儲(chǔ)器從讀操作階段跳轉(zhuǎn)為待機(jī)階段的過程中，所述第一控制信號(hào)為邏輯高電平，使得第四NMOS管導(dǎo)通，其反相信號(hào)第二控制信號(hào)則為邏輯低電平，使得所述第二PMOS管導(dǎo)通，所以所述邏輯高電平通過所述第二PMOS管上拉所述第五輸出信號(hào)，又因?yàn)樗龅谌刂菩盘?hào)是邏輯低電平，使得第一NMOS管截止，所述第七控制信號(hào)可以 通過所述第四NMOS管下拉所述第四控制信號(hào)，可以使得第二NMOS管截止，這樣所述第七控制信號(hào)就無法通過所述第二NMOS管下拉所述第五輸出信號(hào)，消除所述第二PMOS管與所述第二NMOS管之間的競爭，從而可以將第五輸出信號(hào)的電壓快速地上拉到目標(biāo)電壓，提高了存儲(chǔ)器的運(yùn)行速度。

進(jìn)一步，因?yàn)榻?jīng)過讀操作字線準(zhǔn)備階段時(shí)間后，第一NMOS管截止，所述第七控制信號(hào)無法通過所述第三NMOS管下拉所述第四控制信號(hào)，從而可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，將所述第五輸出信號(hào)的電壓下拉到目標(biāo)電壓，能夠正確地執(zhí)行讀操作，從而無需考慮第一PMOS管和所述第三NMOS管的驅(qū)動(dòng)能力比率，降低了芯片的體積。

進(jìn)一步，雖然存儲(chǔ)器的讀操作字線準(zhǔn)備階段時(shí)間在高速運(yùn)行的情況下很短，經(jīng)過讀操作字線準(zhǔn)備階段時(shí)間后，所述第五輸出信號(hào)的大小仍然足以使得所述第三NMOS管導(dǎo)通，但是因?yàn)榈谝籒MOS管經(jīng)過讀操作字線準(zhǔn)備階段時(shí)間后截止，所述第七控制信號(hào)無法通過所述第三NMOS管下拉所述第四控制信號(hào)，可以消除所述第一PMOS管與所述第三NMOS管之間的競爭，能夠正確地執(zhí)行讀操作，從而無需考慮讀操作字線準(zhǔn)備階段時(shí)間，從而更加提高了存儲(chǔ)器的運(yùn)行速度。

進(jìn)一步，因?yàn)樗械目刂菩盘?hào)，比如第九控制信號(hào)、第十控制信號(hào)、第十一控制信號(hào)、第十二控制信號(hào)、第十三控制信號(hào)以及第七控制信號(hào)，全部都是現(xiàn)有結(jié)構(gòu)中存在的信號(hào)，而沒有額外增加新的控制信號(hào)，從而可以使得存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的設(shè)計(jì)簡單方便。

附圖說明

圖1是一種現(xiàn)有存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖2是圖1所述現(xiàn)有存儲(chǔ)器低速運(yùn)行時(shí)相關(guān)信號(hào)的波形圖；

圖3是圖1所述現(xiàn)有存儲(chǔ)器高速運(yùn)行時(shí)相關(guān)信號(hào)的波形圖；

圖4是本發(fā)明實(shí)施例的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖5是圖4所述本發(fā)明實(shí)施例的存儲(chǔ)器高速運(yùn)行時(shí)相關(guān)信號(hào)的波形圖；

圖6是本發(fā)明另一實(shí)施例的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖7是本發(fā)明又一實(shí)施例的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖8是本發(fā)明又一實(shí)施例的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；

圖9是本發(fā)明實(shí)施例的存儲(chǔ)器高速運(yùn)行時(shí)相關(guān)信號(hào)的另一波形圖；

圖10是本發(fā)明實(shí)施例的存儲(chǔ)器選擇門驅(qū)動(dòng)電路的控制裝置的結(jié)構(gòu)示意圖。

具體實(shí)施方式

如前所述，采用現(xiàn)有的選擇門驅(qū)動(dòng)電路進(jìn)行驅(qū)動(dòng)，在存儲(chǔ)器高速運(yùn)行的情況下，如果需要執(zhí)行讀操作，所述驅(qū)動(dòng)電路內(nèi)部的MOS管之間會(huì)產(chǎn)生競爭，導(dǎo)致不能正確地執(zhí)行讀操作。

圖1示出了現(xiàn)有技術(shù)中的NVRAM的一種選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖。圖2示出了現(xiàn)有技術(shù)中的存儲(chǔ)器低速運(yùn)行時(shí)，圖1中的信號(hào)在所述存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到讀操作階段及從讀操作階段返回待機(jī)階段變化關(guān)系圖。圖3示出了現(xiàn)有技術(shù)中的存儲(chǔ)器高速運(yùn)行時(shí)，所述圖1中的信號(hào)在所述存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到讀操作階段的變化關(guān)系。

參考圖1及圖2可以看出，當(dāng)現(xiàn)有技術(shù)中的存儲(chǔ)器低速運(yùn)行時(shí)，如果所述現(xiàn)有技術(shù)中的存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到讀操作階段，其中所述存儲(chǔ)器0-t₁內(nèi)處于待機(jī)階段，t₁-t₂內(nèi)處于讀操作字線準(zhǔn)備階段，t₂-t₃內(nèi)處于讀操作執(zhí)行階段，t₃之后是待機(jī)階段，直至再次跳轉(zhuǎn)至讀操作階段。第九控制信號(hào)S109、第十控制信號(hào)S110、第十一控制信號(hào)S111、第十二控制信號(hào)S112、第十三控制信號(hào)S113為邏輯高電平，所以第三PMOS管P103截止，第五NMOS管N105、第六NMOS管N106、第七NMOS管N107導(dǎo)通，則第一控制信號(hào)S101被下拉為邏輯低電平，經(jīng)過反相器之后，得到第二控制信號(hào)S102為邏輯高電平。

因?yàn)榈诎丝刂菩盘?hào)S108是高電平，所以第二PMOS管P102截止，而因?yàn)榈谌刂菩盘?hào)S103是邏輯低電平，所以第一PMOS管P101導(dǎo)通，則第二控制信號(hào)S102把第四控制信號(hào)S104的電壓上拉為邏輯高電平。

因?yàn)榇藭r(shí)第七控制信號(hào)S107的電壓雖然是邏輯高電平，但是相對于第五 輸出信號(hào)S105還是要低，所以第二NMOS管N102導(dǎo)通，則第七控制信號(hào)S107通過所述第二NMOS管N102下拉第五輸出信號(hào)S105的電壓。

參考圖1及圖2，當(dāng)非揮發(fā)性存儲(chǔ)器以低速運(yùn)行時(shí)，經(jīng)過讀操作字線準(zhǔn)備階段時(shí)間△t₁之后，第七控制信號(hào)S107的電壓從0V下降為-1V，因?yàn)榈谖遢敵鲂盘?hào)S105已經(jīng)在所述第一讀操作字線準(zhǔn)備階段時(shí)間△t₁內(nèi)從1.5V被下拉到0.6V左右，不足以導(dǎo)通第三NMOS管N103，所以之后所述第五輸出信號(hào)S105可以繼續(xù)被第七控制信號(hào)S107通過第二NMOS管N102下拉，直至下拉到目標(biāo)電壓，從而正確地完成從待機(jī)階段跳轉(zhuǎn)到讀操作階段。

參考圖1及圖3，當(dāng)現(xiàn)有技術(shù)中的存儲(chǔ)器高速運(yùn)行時(shí)，如果所述現(xiàn)有技術(shù)中的存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到讀操作階段，其中所述存儲(chǔ)器0-t₁內(nèi)處于待機(jī)階段，t₁-t₄內(nèi)處于讀操作字線準(zhǔn)備階段，t₄之后是操作執(zhí)行階段，直至再次跳轉(zhuǎn)為待機(jī)階段。經(jīng)過讀操作字線準(zhǔn)備階段第二時(shí)間△t₂后，第七控制信號(hào)S107的電壓從0V下降為-1V，因?yàn)樽x操作字線準(zhǔn)備階段第二時(shí)間△t₂低于讀操作字線準(zhǔn)備階段第一時(shí)間△t₁，而且第五輸出信號(hào)S105處的負(fù)載很大，第五輸出信號(hào)S105的電壓變化的速度低于其他的信號(hào)。

因而讀操作字線準(zhǔn)備階段第二時(shí)間△t₂之后，第五輸出信號(hào)S105在所述讀操作字線準(zhǔn)備階段第二時(shí)間△t₂內(nèi)從1.5V才被下拉到1.1V左右，足以導(dǎo)通第三NMOS管N103，從而此時(shí)第七控制信號(hào)S107就會(huì)通過第三NMOS管N103下拉第四控制信號(hào)S104的電壓。

因?yàn)榈诙刂菩盘?hào)S102一直在通過第一PMOS管P101上拉第四控制信號(hào)S104的電壓，也就是說，所述第一PMOS管P101和所述第三NMOS管N103就會(huì)出現(xiàn)競爭關(guān)系。而又因?yàn)榈谒目刂菩盘?hào)S104的電壓比第五輸出信號(hào)S105的電壓下降的速度要快，從而即使第四控制信號(hào)S104的電壓下降到使得第二NMOS管N102截止的時(shí)候，第五輸出信號(hào)S105還仍然沒被下拉到目標(biāo)電壓，但是因?yàn)榈诙﨨MOS管N102已經(jīng)截止，所以之后第五輸出信號(hào)S105的電壓無法再被下拉。

在存儲(chǔ)器高速運(yùn)行的情況下，如果需要執(zhí)行讀操作，即所述存儲(chǔ)器需要從待機(jī)階段跳轉(zhuǎn)到讀操作階段，可能因?yàn)樽x操作字線準(zhǔn)備階段時(shí)間△t₂短，所 述第五輸出信號(hào)S105在所述讀操作字線準(zhǔn)備階段無法被下拉到足以截止第三NMOS管N103，從而所述第一PMOS管P101和所述第三NMOS管N103之間會(huì)產(chǎn)生競爭，之后將無法把第五輸出信號(hào)S105的電壓下拉到目標(biāo)電壓，最終導(dǎo)致不能正確地執(zhí)行讀操作。

針對上述問題，本發(fā)明實(shí)施例提供了能夠避免MOS管之間產(chǎn)生競爭的選擇門驅(qū)動(dòng)電路。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

如圖4所示，本發(fā)明實(shí)施例的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)包括：

第一NMOS管N101、第二NMOS管N102、第三NMOS管N103、第一PMOS管P101、第二PMOS管P102，其中：

所述第一NMOS管N101的柵極連接所述第一PMOS管P101的柵極，所述第一NMOS管N101的源極連接所述第三NMOS管N103的漏極，所述第一NMOS管N101的漏極連接所述第一PMOS管P101的漏極及所述第二NMOS管N102的柵極；

所述第二NMOS管N102的源極連接所述第三NMOS管N103的源極，所述第二NMOS管N102的漏極連接所述第二PMOS管P102的漏極和第三NMOS管N103的柵極；

所述第一PMOS管P101的源極連接所述第二PMOS管P102的柵極。

為使本領(lǐng)域技術(shù)人員更好地理解和實(shí)現(xiàn)本發(fā)明，以下參照附圖，通過具體實(shí)施例說明上述驅(qū)動(dòng)電路的工作原理，如圖9所示，為圖4所示的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加邏輯高電平VDD至所述第二PMOS管P102的源極；

施加第七控制信號(hào)S107至所述第二NMOS管N102的源極及第三NMOS管N103的源極，所述第七控制信號(hào)S107待機(jī)階段為邏輯高電平，執(zhí)行讀操作階段為邏輯低電平；

施加第三控制信號(hào)S103至所述第一PMOS管P101的柵極及第一NMOS 管N101的柵極，所述第三控制信號(hào)S103是邏輯低電平；

施加第四控制信號(hào)S104至所述第一PMOS管P101的漏極及第一NMOS管N101的漏極及第二NMOS管N102的柵極，所述第四控制信號(hào)S104待機(jī)階段時(shí)邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

從第二NMOS管N102的漏極及第二PMOS管P102的漏極和第三NMOS管N103的柵極輸出第五輸出信號(hào)S105，所述第五輸出信號(hào)S105待機(jī)階段是邏輯高電平，執(zhí)行讀操作階段是邏輯低電平；

施加第二控制信號(hào)S102至第一PMOS管的源極及第二PMOS管P102的柵極，所述第二控制信號(hào)S102待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平。

結(jié)合圖4和圖9，所述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的具體工作過程如下：

當(dāng)存儲(chǔ)器以高速運(yùn)行時(shí)，存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到執(zhí)行讀操作的階段，其中所述存儲(chǔ)器0-t₁內(nèi)處于待機(jī)階段，t₁-t₇內(nèi)處于讀操作字線準(zhǔn)備階段，t₇-t₈內(nèi)處于讀操作執(zhí)行階段，t₈之后是待機(jī)階段，直至再次跳轉(zhuǎn)至讀操作階段。因?yàn)榈诙刂菩盘?hào)S102為邏輯高電平，第二PMOS管P102的源極是邏輯高電平，所以第二PMOS管P102截止。而第三控制信號(hào)S103是邏輯低電平，所以第一PMOS管P101導(dǎo)通，而第一NMOS管N101截止，則第二控制信號(hào)S102把第四控制信號(hào)S104的電壓上拉為邏輯高電平。

第四控制信號(hào)S104變?yōu)檫壿嫺唠娖胶?，因?yàn)榈谄呖刂菩盘?hào)S107的電壓是0V，所以第二NMOS管N102導(dǎo)通，則第七控制信號(hào)S107通過所述第二NMOS管N102下拉第五輸出信號(hào)S105的電壓。

經(jīng)過讀操作位線準(zhǔn)備階段第四時(shí)間△t₄之后，第七控制信號(hào)S107的電壓從0V下降為-1V。雖然讀操作位線準(zhǔn)備階段第四時(shí)間△t₄不高于讀操作字線準(zhǔn)備階段第一時(shí)間△t₁，第五輸出信號(hào)S105處的負(fù)載很大，第五輸出信號(hào)S105的電壓變化的速度低于第四控制信號(hào)S104的信號(hào)，讀操作位線準(zhǔn)備階段第四時(shí)間△t₄之后，第五輸出信號(hào)S105在所述讀操作位線準(zhǔn)備階段第四時(shí)間△t₄內(nèi)從1.5V才被下拉到1.1V左右，仍然足以導(dǎo)通第三NMOS管N103。

但是因?yàn)榈谌刂菩盘?hào)S103是邏輯低電平，所述第一NMOS管截止， 所以即使此刻第三NMOS管導(dǎo)通，所述第七控制信號(hào)S107也無法通過第三NMOS管N103下拉第四控制信號(hào)S104的電壓，而第二控制信號(hào)S102一直在通過第一PMOS管P101上拉第四控制信號(hào)S104的電壓，也就是說，第四控制信號(hào)S104可以一直保持高電壓，所以第二NMOS管N102就會(huì)一直導(dǎo)通，第七控制信號(hào)S107就可以一直通過第二NMOS管N102下拉第五輸出信號(hào)S105，直到第五輸出信號(hào)S105下降到目標(biāo)電壓，正確的執(zhí)行讀操作。

在具體實(shí)施中，如圖10所示在本發(fā)明一實(shí)施例中，可以采用如下的控制裝置對上述選擇門驅(qū)動(dòng)電路進(jìn)行控制。所述控制裝置1000可以包括：第一控制單元1001和第二控制單元1002；

所述第一控制單元1001，適于施加邏輯高電平至所述第二PMOS管的源極；

所述第二控制單元1002，適于施加第七控制信號(hào)至所述第二NMOS管的源極，所述第七控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段及讀操作字線準(zhǔn)備階段時(shí)為邏輯高電平，在所述存儲(chǔ)器為讀操作執(zhí)行階段時(shí)改變至邏輯低電平，讀操作階段包括所述讀操作字線準(zhǔn)備階段和所述讀操作執(zhí)行階段；

所述第三控制單元1003，適于施加邏輯低電平至所述第一PMOS管的柵極；

所述第四控制單元1004，適于施加第二控制信號(hào)至所述第二PMOS管的柵極，所述第二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第五控制單元1005，適于施加所述第一控制信號(hào)至所述第四NMOS管的柵極。

采用上述電路，因?yàn)樵趶拇龣C(jī)階段跳轉(zhuǎn)到讀操作階段的過程中，第一NMOS管N101會(huì)通過截止阻斷第一PMOS管P101與第三NMOS管N103，從而消除了所述第一PMOS管P101和所述第三NMOS管N103之間的競爭，故可以正確地執(zhí)行讀操作。

在具體實(shí)施中，結(jié)合圖4及圖5，對于圖4中示出的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路，在所述存儲(chǔ)器以高速從讀操作階段跳轉(zhuǎn)回待機(jī)階段，具體的控制方法 流程如下：

第一控制信號(hào)S101被上拉為邏輯高電平，經(jīng)過反相器之后，得到第二控制信號(hào)S102為邏輯低電平，因?yàn)榈诎丝刂菩盘?hào)S108是高電平，所以第二PMOS管P102導(dǎo)通。

因?yàn)榈谌刂菩盘?hào)S103是邏輯低電平，所以第一PMOS管P101導(dǎo)通，則第二控制信號(hào)S102下拉第四控制信號(hào)S104的電壓，但是在讀操作狀態(tài)中第四控制信號(hào)S104的電壓很高，所以此處雖然第四控制信號(hào)S104被一定程度下拉，只要所述第四控制信號(hào)S104的電壓不低于預(yù)設(shè)閾值1.0V，就仍然足以使得第二NMOS管N102導(dǎo)通。

第二NMOS管N102導(dǎo)通之后，因?yàn)榈谄呖刂菩盘?hào)S107的電壓從-1v跳轉(zhuǎn)到0v，則第七控制信號(hào)S107就會(huì)通過所述第二NMOS管N102上拉第五輸出信號(hào)S105的電壓，且相對而言，邏輯高電壓通過第二PMOS管P102上拉第五輸出信號(hào)S105比所述第七控制信號(hào)通過第二NMOS管N102下拉第五輸出信號(hào)S105的能力更強(qiáng)，所以第五輸出信號(hào)S105的電壓總體是增加的，但是因?yàn)榈谒目刂菩盘?hào)S104下降的速度比較慢，所以在一定程度上，使得所述存儲(chǔ)器從讀操作階段回復(fù)到待機(jī)階段的速度較慢。

為了進(jìn)一步提高所述存儲(chǔ)器從讀操作階段回復(fù)到待機(jī)階段的速度，本發(fā)明實(shí)施例對上述選擇門驅(qū)動(dòng)電路作了進(jìn)一步的改進(jìn)。如圖6所示，本發(fā)明實(shí)施例的選擇門驅(qū)動(dòng)電路還可以包括：第四NMOS管N104；

所述第四NMOS管N104的柵極適于接收第一控制信號(hào)S101，所述第四NMOS管N104的源極連接所述第一NMOS管N101的源極，所述第四NMOS管N104的漏極連接所述第一PMOS管P101的漏極；

所述第一PMOS管P101的源極適于接收第二控制信號(hào)S102，所述第二控制信號(hào)S102為所述第一控制信號(hào)S101的反相信號(hào)。

在具體實(shí)施中，可以采用如下的控制方法對圖6所示的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路進(jìn)行控制：

施加第一控制信號(hào)S101至所述第四NMOS管N104的柵極，所述第一控制信號(hào)S101待機(jī)階段是邏輯高電平，執(zhí)行讀操作階段是邏輯低電平；

施加第六控制信號(hào)S106至第一NMOS管N101的源極及第三NMOS管N103的漏極及第四NMOS管N104的源極，所述第六控制信號(hào)S106待機(jī)階段是邏輯高電平，執(zhí)行讀操作階段是邏輯低電平；

施加所述第四控制信號(hào)S104至所述第四NMOS管N104的漏極。

結(jié)合所述圖6及圖9，為使本領(lǐng)域技術(shù)人員更好地理解和實(shí)現(xiàn)本發(fā)明，以下參照附圖，通過具體實(shí)施例說明上述驅(qū)動(dòng)電路的工作原理，所述存儲(chǔ)器的選擇門驅(qū)動(dòng)電路及其控制方法的具體工作過程如下：

當(dāng)存儲(chǔ)器以高速運(yùn)行時(shí)，如果它從讀操作的階段跳轉(zhuǎn)到待機(jī)階段時(shí)，第一控制信號(hào)S101是邏輯高電平，經(jīng)過反相器之后，輸出第二控制信號(hào)S102為邏輯低電平，又因?yàn)槭┘舆壿嫺唠娖街了龅诙MOS管的源極，所以所述第二PMOS管導(dǎo)通。

因?yàn)榈谌刂菩盘?hào)S103是邏輯低電平，所以第一PMOS管P101導(dǎo)通，而第一NMOS管N101截止，則第二控制信號(hào)S102通過所述第一PMOS管P101下拉第四控制信號(hào)S104的電壓，但是在執(zhí)行讀操作階段的時(shí)候，第四控制信號(hào)S104的電壓很高，所以即使此時(shí)被所述第二控制信號(hào)S102下拉，所述第四控制信號(hào)S104的電壓大小仍然足以使第二NMOS管N102導(dǎo)通。

所述存儲(chǔ)器由執(zhí)行讀操作階段跳轉(zhuǎn)到待機(jī)階段的同時(shí)，第七控制信號(hào)S107的電壓從0v跳轉(zhuǎn)到-1v，則第七控制信號(hào)S107通過第二NMOS管N102下拉第五輸出信號(hào)S105的電壓至0v，但是因?yàn)槿缟纤?，第二PMOS管P102是導(dǎo)通階段，所以第八信號(hào)S108會(huì)通過第二PMOS管P102上拉第五輸出信號(hào)S105的電壓。

因?yàn)槿缜八龅谒目刂菩盘?hào)S104已經(jīng)被下拉了一個(gè)相對比較低的值，所以即使第二NMOS管N102是導(dǎo)通的，但是相對而言，所述施加在第二PMOS管的源極的邏輯高電平通過第二PMOS管P102上拉第五輸出信號(hào)S105的能力更強(qiáng)，所以第五輸出信號(hào)S105的電壓整體呈現(xiàn)不斷增加的趨勢。

因?yàn)榈谝豢刂菩盘?hào)S101是邏輯高電平，所以第四NMOS管N104導(dǎo)通，第六信號(hào)S106被上拉到邏輯高電平，第三NMOS管N103就會(huì)導(dǎo)通，這樣第七控制信號(hào)S107就會(huì)通過所述第三NMOS管N103和所述第四NMOS管N104 下拉所述第四控制信號(hào)S104的電壓，所以所述第四控制信號(hào)S104的電壓很快就會(huì)被下拉到使得所述第二NMOS管N102截止。

這樣一來，最后就只有所述第八信號(hào)S108通過第二PMOS管P102上拉所述第五輸出信號(hào)S105的電壓，從而所述存儲(chǔ)器可以迅速地從執(zhí)行讀操作階段跳轉(zhuǎn)回待機(jī)階段。

在具體實(shí)施中，如圖10所示在本發(fā)明一實(shí)施例中，可以采用如下的控制裝置對上述選擇門驅(qū)動(dòng)電路進(jìn)行控制。所述控制裝置1000還可以包括：第六控制單元1006、第七控制單元1007、第八控制單元1008、第九控制單元1009、第十控制單元1010、第十一控制單元1011和十二控制單元1012；

所述第六控制單元1006，適于施加第九控制信號(hào)至所述第三PMOS管的柵極，所述第九控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第七控制單元1007，適于施加邏輯高電平至所述第三PMOS管的源極。

所述第八控制單元1008，適于施加第十控制信號(hào)至第五NMOS管的柵極，所述第十控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第九控制單元1009，適于施加第十一控制信號(hào)至所述第五NMOS管的源極，所述第十一控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為是邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第十控制單元1010，適于施加第十二控制信號(hào)至第六NMOS管的柵極，所述第十二控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第十一控制單元1011，適于施加第十三控制信號(hào)至所述第六NMOS管的源極，所述第十三控制信號(hào)在所述存儲(chǔ)器為待機(jī)階段時(shí)為邏輯低電平，在所述存儲(chǔ)器為讀操作階段時(shí)為邏輯高電平；

所述第十二控制單元1012，適于施加邏輯低電平至第七NMOS管的源極。

圖7示出了本發(fā)明實(shí)施例中的又一種選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)的示意圖。與上述實(shí)施例圖6比較，不同在于，選擇門驅(qū)動(dòng)電路還可包括：第三PMOS管P103、第四PMOS管P104；

所述第三PMOS管P103的漏極連接所述第四PMOS管P104的漏極和所述第四NMOS管N104的柵極并作為第一控制端，所述第三PMOS管P103的源極連接所述第四PMOS管P104的源極；

所述第四PMOS管P104的柵極連接所述第一PMOS管P101的源極。

相應(yīng)于圖7，本發(fā)明又一實(shí)施例提供了存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加所述第一控制信號(hào)S101至第一控制端；

施加高電平VDD至所述第三PMOS管P103的源極及第四PMOS管P104的源極；

施加第九控制信號(hào)S109至第三PMOS管P103的柵極，所述第九控制信號(hào)S109待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

施加所述第二控制信號(hào)S102至第四PMOS管P104的柵極。

圖7示出了本發(fā)明又一種實(shí)施例中的選擇門驅(qū)動(dòng)電路的結(jié)構(gòu)的示意圖。與上述實(shí)施例圖6比較，不同在于，選擇門驅(qū)動(dòng)電路還包括：第五NMOS管N105、第六NMOS管N106和第七NMOS管N107；

所述第五NMOS管N105的漏極連接所述第四NMOS管N104的柵極，所述第五NMOS管N105的源極連接所述第六NMOS管N106的漏極；

所述第六NMOS管N106的源極連接所述第七NMOS管N107的漏極。

相應(yīng)于圖7，如圖8，本發(fā)明示出了又一個(gè)實(shí)施例的存儲(chǔ)器的選擇門驅(qū)動(dòng)電路的控制方法，所述控制方法包括：

施加所述第一控制信號(hào)S101至第五NMOS管N105的漏極；

施加第十控制信號(hào)S110至第五NMOS管N105的柵極，所述第十控制信號(hào)S110待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

施加第十一控制信號(hào)S111至所述第五NMOS管N105的源極和第六NMOS管N106的漏極，所述第十一控制信號(hào)S111待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

施加第十二控制信號(hào)S112至第六NMOS管N106的柵極，所述第十二控制信號(hào)S112待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

施加第十三控制信號(hào)S113至所述第六NMOS管N106的源極及第七NMOS管N107的漏極，所述第十三控制信號(hào)S113待機(jī)階段是邏輯低電平，執(zhí)行讀操作階段是邏輯高電平；

施加所述第九控制信號(hào)S109至所述第七NMOS管N107的柵極

施加邏輯低電壓VSS至第七NMOS管N107的源極。

圖7及圖8所述的控制信號(hào)：第九控制信號(hào)S109-第十三控制信號(hào)S113都是輸入的控制信號(hào)，參考圖8和圖9，當(dāng)存儲(chǔ)器從待機(jī)階段跳轉(zhuǎn)到執(zhí)行讀操作階段時(shí)，所述第九控制信號(hào)S109、第十控制信號(hào)S110、第十一控制信號(hào)S111、第十二控制信號(hào)S112、第十三控制信號(hào)S113都是邏輯高電平，因此所述第三PMOS管P103截止，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107導(dǎo)通，從而控制第一控制信號(hào)S101至邏輯低電平；而當(dāng)存儲(chǔ)器從執(zhí)行讀操作階段跳轉(zhuǎn)到待機(jī)階段時(shí)，所述第九控制信號(hào)S109、第十控制信號(hào)S110、第十一控制信號(hào)S111、第十二控制信號(hào)S112、第十三控制信號(hào)S113都是邏輯低電平，因此所述第三PMOS管P103導(dǎo)通，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107截止，從而施加至所述第三PMOS管的源極的邏輯高電平則通過所述第三PMOS管上拉第一控制信號(hào)S101至邏輯高電平。

本領(lǐng)域普通技術(shù)人員可以理解上述實(shí)施例的各種方法中的全部或部分步驟是可以通過程序來指令相關(guān)的硬件來完成，該程序可以存儲(chǔ)于以計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，存儲(chǔ)介質(zhì)可以包括：ROM、RAM、磁盤或光盤等。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。