本發(fā)明涉及芯片測試領(lǐng)域，尤其涉及一種嵌入式芯片測試方法及系統(tǒng)。

背景技術(shù)：

嵌入式存儲器IP不存在外部引腳，能夠節(jié)省焊盤(PAD)空間以及引腳所占據(jù)的空間，因此廣泛應(yīng)用于系統(tǒng)級芯片(SOC)中。

在實際應(yīng)用中，在嵌入式存儲器出廠之前，可以對嵌入式存儲器的功能進行測試，以獲知當(dāng)前的嵌入式存儲器是否能夠正常工作。由于嵌入式存儲器沒有引腳，只有電極觸點，因此無法直接通過現(xiàn)有的芯片測試裝置對其進行測試。

在現(xiàn)有技術(shù)中，通常采用內(nèi)建自測試(Built In Self Test，BIST)來間接地對嵌入式存儲器進行測試，通過探針卡以及連接導(dǎo)線等將嵌入式存儲器與測試裝置連接，從而對嵌入式存儲器進行測試。

然而，在采用現(xiàn)有的BIST方法對嵌入式存儲器進行測試時，測試裝置的輸入和輸出端口均存在時延，存在測試時延較長的問題，導(dǎo)致無法進行高速頻率測試。

技術(shù)實現(xiàn)要素：

本發(fā)明實施例解決的問題是如何減少嵌入式芯片的測試時延，提升測試速度。

為解決上述問題，本發(fā)明實施例提供一種嵌入式芯片測試系統(tǒng)，包括：測試儀、測試平臺以及鎖存器，其中：

所述測試儀，適于生成測試信號并通過測試信號輸出端輸出；

所述測試平臺，包括：測試信號輸入端、鎖存控制端以及測試結(jié)果輸出端，其中：所述測試信號輸入端分別與所述測試儀的測試信號輸出端及所述嵌入式芯片的測試信號輸入端耦接，所述鎖存控制端與所述鎖存器耦接；所 述測試結(jié)果輸出端與所述測試儀的測試結(jié)果輸入端耦接；

所述鎖存器，包括：響應(yīng)信號輸入端，與所述嵌入式芯片的數(shù)據(jù)輸出端耦接，適于接收所述嵌入式芯片對所述測試信號處理之后生成的響應(yīng)信號；鎖存數(shù)據(jù)輸出端，與所述測試結(jié)果輸出端耦接，適于在接收到所述鎖存控制端發(fā)送的鎖存信號時將所述響應(yīng)信號鎖存，并將鎖存之后的響應(yīng)信號輸入至所述測試結(jié)果輸出端。

可選的，所述鎖存控制端與預(yù)設(shè)的外部時鐘耦接，所述鎖存器適于接收所述外部時鐘生成的時鐘信號，并在檢測到所述時鐘信號電平跳變時，將所述響應(yīng)信號鎖存。

可選的，所述鎖存控制端與預(yù)設(shè)的控制器耦接，所述鎖存器適于接收所述控制器生成的控制信號，控制所述鎖存器將所述響應(yīng)信號鎖存。

可選的，所述測試平臺包括：探針卡以及與所述探針卡耦接的焊盤，所述探針卡包括多根探針，所述探針的數(shù)量大于等于所述嵌入式芯片電極觸點的數(shù)量。

可選的，所述嵌入式芯片為嵌入式存儲器。

為解決上述問題，本發(fā)明實施例還提供了一種嵌入式芯片測試方法，包括：

接收測試儀生成的測試信號，并將所述測試信號輸入至待測試嵌入式芯片；

接收鎖存器輸出的鎖存之后的響應(yīng)信號，并將所述鎖存之后的響應(yīng)信號輸入至所述測試儀，其中：所述響應(yīng)信號為所述待測試嵌入式芯片對所述測試信號處理之后生成，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，得到鎖存之后的響應(yīng)信號。

可選的，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，包括：所述鎖存器接收到外設(shè)時鐘生成的時鐘信號，并在檢測到所述時鐘信號電平跳變時，將所述響應(yīng)信號鎖存。

可選的，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，包 括：所述鎖存器接收到預(yù)設(shè)的控制器生成的控制信號時，將所述響應(yīng)信號鎖存。

可選的，所述嵌入式芯片為嵌入式存儲器。

與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下優(yōu)點：

通過測試平臺的測試信號輸入端輸入測試信號，通過鎖存控制端向鎖存器輸入鎖存信號。在接收到鎖存控制端發(fā)送的鎖存信號時，鎖存器對響應(yīng)信號進行鎖存并輸入至測試結(jié)果輸出端。由于測試結(jié)果輸出端輸出的信號為鎖存之后的響應(yīng)信號，因此，測試平臺輸出端的時延并沒有對鎖存之后的響應(yīng)信號的狀態(tài)產(chǎn)生影響，故可以忽略輸出時延，從而可以減少測試時延，提高測試速度。

附圖說明

圖1是現(xiàn)有的一種嵌入式芯片測試系統(tǒng)的結(jié)構(gòu)示意圖；

圖2是現(xiàn)有嵌入式芯片測試系統(tǒng)進行測試芯片時的時序圖；

圖3是本發(fā)明實施例中的一種嵌入式芯片測試系統(tǒng)結(jié)構(gòu)示意圖；

圖4是本發(fā)明實施例中的一種嵌入式芯片測試系統(tǒng)進行測試芯片時的時序圖；

圖5是本發(fā)明實施例中的一種嵌入式芯片測試方法的流程圖。

具體實施方式

在現(xiàn)有技術(shù)中，通常采用內(nèi)建自測試(Built In Self Test，BIST)來間接地對嵌入式存儲器進行測試，通過探針卡以及連接導(dǎo)線等將嵌入式存儲器與測試裝置連接，從而對嵌入式存儲器進行測試。然而，在采用現(xiàn)有的BIST方法對嵌入式存儲器進行測試時，測試裝置的輸入和輸出端口均存在時延，存在測試時延較長的問題，導(dǎo)致無法進行高速頻率測試。

參照圖1，給出了現(xiàn)有技術(shù)中的一種嵌入式芯片測試系統(tǒng)的結(jié)構(gòu)示意圖，包括：測試儀101、測試平臺102，其中：

測試儀101與測試平臺102通過信號傳輸線耦接，測試平臺102包括多 個焊盤1021以及對應(yīng)的探針1022，待測試的嵌入式芯片104的電極觸點與測試平臺102中的多個焊盤1021耦接。

測試儀101生成測試信號，并輸入至測試平臺102。由于嵌入式芯片104的電極觸點與測試平臺102的焊盤1021耦接，因此測試平臺102可以將測試信號輸入至嵌入式芯片104。嵌入式芯片104對測試信號進行處理，生成對應(yīng)的響應(yīng)信號，并將響應(yīng)信號經(jīng)由測試平臺102輸入至測試儀101，測試儀101根據(jù)響應(yīng)信號判斷測試的嵌入式芯片104是否能夠正常工作。

參照圖2，給出了圖1中測試系統(tǒng)在對嵌入式芯片104進行測試時的時序圖。圖2中，ADD表示為地址信號的時序圖，AE_PAD表示為測試儀101生成的測試信號的時序圖，AE_int表示為嵌入式芯片104接收到的測試信號的時序圖，DOUT_int表示為嵌入式芯片104輸出的響應(yīng)信號的時序圖，DOUT表示為測試儀101接收到的測試結(jié)果的時序圖。

如圖2所示，在t₀時刻，測試儀101生成測試信號，測試信號AE_PAD為高電平，在t₁時刻，嵌入式芯片104接收到測試信號AE_int，因此，測試信號AE_int為高電平。也就是說，測試儀101生成的測試信號在輸入到嵌入式芯片104中時，存在一定的輸入時延，輸入時延的時長為：t₁-t₀。存在輸入時延的原因在于：測試信號在從測試儀101生成到輸入至嵌入式芯片104的過程中，需經(jīng)過信號傳輸線、探針1022以及焊盤1021的傳輸，輸入時延是由測試經(jīng)過信號傳輸線、探針1022以及焊盤1021等時所產(chǎn)生。

在t₂時刻，嵌入式芯片104輸出響應(yīng)信號，在t₃時刻，測試儀101接收到響應(yīng)信號。也就是說，嵌入式芯片104輸出的響應(yīng)信號在輸入到測試儀101中時，存在一定的輸出時延，輸出時延的時長為t₃-t₂。輸出時延存在的原因與輸入時延存在的原因相同，此處不做贅述。

在t₄時刻，完成一個測試周期，也就是說，現(xiàn)有的測試系統(tǒng)的一個測試周期為t₀～t₄，而事實上，在t₃時刻，測試過程已經(jīng)結(jié)束。

從上述內(nèi)容中可知，現(xiàn)有的測試系統(tǒng)存在輸入時延以及輸出時延，即存在測試時延較大的問題，因此無法對芯片進行高速頻率測試。在輸出時延較大時，測試儀接收到的響應(yīng)信號的狀態(tài)可能發(fā)生改變，導(dǎo)致測試儀接收到的 響應(yīng)信號的狀態(tài)可能與實際狀態(tài)不同，例如，響應(yīng)信號實際狀態(tài)為正常狀態(tài)，而測試儀接收到響應(yīng)信號的狀態(tài)異常的問題，導(dǎo)致誤判情況的發(fā)生。

在本發(fā)明實施例中，通過測試平臺的測試信號輸入端輸入測試信號，通過鎖存控制端向鎖存器輸入鎖存信號。在接收到鎖存控制端發(fā)送的鎖存信號時，鎖存器對響應(yīng)信號進行鎖存并輸入至測試結(jié)果輸出端。由于測試結(jié)果輸出端輸出的信號為鎖存之后的響應(yīng)信號，因此，測試平臺輸出端的時延并沒有對鎖存之后的響應(yīng)信號的狀態(tài)產(chǎn)生影響，故可以忽略輸出時延，從而可以減少測試時延，提高測試速度。

為使本發(fā)明實施例的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

本發(fā)明實施例提供了一種嵌入式芯片測試系統(tǒng)，參照圖3，嵌入式芯片測試系統(tǒng)包括：測試儀101、測試平臺102以及鎖存器103，其中：

測試儀101，適于生成測試信號，并將生成的測試信號通過測試輸出端輸出。在實際應(yīng)用中，測試儀101可以是專門用于對特定的某一種或多種芯片的性能進行測試的儀器。例如，測試儀可以專門用于對嵌入式存儲器進行測試的儀器。

在本發(fā)明實施例中，測試信號可以為地址使能信號。在本發(fā)明其他實施例中，測試信號也可以為其他類型的信號，只要滿足對嵌入式芯片性能進行測試即可。

測試平臺102，分別與測試儀101以及待測試的嵌入式芯片104耦接，使得測試儀101可以對嵌入式芯片104進行測試。在本發(fā)明實施例中，嵌入式芯片104可以為嵌入式存儲器，也可以為其他的嵌入式元件。

在具體實施中，測試平臺102可以包括：測試信號輸入端IN、鎖存控制端CON以及測試結(jié)果輸出端OUT，其中：

測試信號輸入端IN可以分別與測試儀101的測試信號輸出端以及待測試的嵌入式芯片104的測試信號輸入端耦接，接收測試儀101的測試信號輸出端輸出的測試信號，并輸入至待測試嵌入式芯片104的測試信號輸入端。

鎖存控制端CON可以與鎖存器103耦接，適于向鎖存器103輸入鎖存信號，以控制鎖存器103將當(dāng)前信號鎖存。

待測試嵌入式芯片104在接收到測試信號后，可以生成與測試信號相對應(yīng)的響應(yīng)信號。在本發(fā)明實施例中，在嵌入式芯片104生成響應(yīng)信號后，并不是將響應(yīng)信號直接輸出至測試平臺102的測試結(jié)果輸出端OUT，而是將響應(yīng)信號輸入至鎖存器103。

在具體實施中，鎖存器103可以包括響應(yīng)信號輸入端以及鎖存數(shù)據(jù)輸出端。嵌入式芯片104生成響應(yīng)信號后，將響應(yīng)信號輸出至鎖存器103的響應(yīng)信號輸入端。鎖存器103接收響應(yīng)信號，并在接收到鎖存控制端CON輸出的鎖存信號時，將接收到的響應(yīng)信號進行鎖存。

由鎖存器的工作特性可知，鎖存器可以對當(dāng)前輸入的響應(yīng)信號進行鎖存，保存輸入的響應(yīng)信號的當(dāng)前狀態(tài)。在對響應(yīng)信號進行鎖存后，將經(jīng)過鎖存后的響應(yīng)信號輸入至測試平臺的測試結(jié)果輸出端。

測試平臺102的測試結(jié)果輸出端OUT可以與測試儀101的測試結(jié)果輸入端耦接，在接收到鎖存器103輸出的鎖存后的響應(yīng)信號后，將鎖存后的響應(yīng)信號，也就是測試結(jié)果，輸入至測試儀101。通過測試儀101對測試結(jié)果進行判斷，即可獲知當(dāng)前進行測試的嵌入式芯片104是否正常。

在本發(fā)明實施例中，參照圖3，測試平臺102可以由探針以及與探針卡耦接的焊盤組成，其中，探針的數(shù)目大于等于嵌入式芯片電極觸點的數(shù)量。在圖3中，黑色方框表示為焊盤，與焊盤連接并伸出測試平臺102的直線為探針，待測試的嵌入式芯片104的電極觸點與焊盤耦接。

測試儀101可以通過信號傳輸線與探針耦接，在輸出測試信號后，測試信號經(jīng)由探針輸入至焊盤。由于焊盤與待測試的嵌入式芯片104的電極觸點耦接，因此可以將測試信號輸入至待測試的嵌入式芯片104。

在實際的應(yīng)用中，測試平臺還102可以為其他結(jié)構(gòu)，只要滿足將測試儀101與待測試的嵌入式芯片104耦接，使得測試儀101可以對嵌入式芯片進行測試并獲取相應(yīng)的測試結(jié)果即可，此處不做贅述。

在本發(fā)明實施例中，鎖存控制端CON可以與外設(shè)的鎖存控制裝置耦接， 以接收鎖存控制裝置生成的鎖存信號，并發(fā)送至鎖存器103。在對嵌入式芯片104進行測試時，鎖存控制裝置可以定時向鎖存控制端CON發(fā)送鎖存信號，使得鎖存控制端CON定時向鎖存器103發(fā)送鎖存信號，從而使得鎖存器103定時對響應(yīng)信號進行鎖存。

在本發(fā)明實施例中，在對嵌入式芯片104進行測試時，在每個測試周期內(nèi)，定時發(fā)送鎖存信號的時間點可以為：待測試嵌入式芯片104從開始接收測試信號至生成響應(yīng)信號所需的時長對應(yīng)的時隙點t。

也就是說，在每一個測試周期內(nèi)，在對嵌入式芯片104測試的時長達到t時，鎖存控制裝置生成鎖存信號并發(fā)送至鎖存控制端CON，鎖存控制端CON轉(zhuǎn)發(fā)鎖存控制裝置生成的鎖存信號至鎖存器103，以控制鎖存器103將當(dāng)前的響應(yīng)信號鎖存。

在本發(fā)明實施例中，鎖存控制裝置可以為外部時鐘。鎖存控制端CON與外部時鐘耦接，將外部時鐘生成的時鐘信號作為鎖存信號發(fā)送至鎖存器103，即通過時鐘信號控制鎖存器103的鎖存操作。

在鎖存信號為時鐘信號時，可以對時鐘信號的占空比進行設(shè)置，使得在進行測試時，使得一個時鐘周期內(nèi)，時鐘信號的跳變沿與初始時間的時長為t。也就是說，在時鐘信號發(fā)生跳變時，鎖存器103將當(dāng)前的響應(yīng)信號鎖存。

可以理解的是，在實際應(yīng)用中，考慮到輸入時延等問題，在每個測試周期內(nèi)，定時發(fā)送鎖存信號的時間點對應(yīng)的時長還可以為t+△t，其中△t為輸入時延?！鱰的時長可以根據(jù)實際測試獲取，也可以根據(jù)實際需要進行設(shè)定，只要定時發(fā)送鎖存信號的時間點處于當(dāng)前測試周期內(nèi)即可。

在實際應(yīng)用中，也可以通過其他的方式觸發(fā)鎖存信號。在本發(fā)明另一實施例中，鎖存控制端CON與預(yù)設(shè)的控制器耦接，預(yù)設(shè)的控制器定時生成控制信號，并輸入至鎖存控制端CON，即鎖存信號為控制信號。鎖存器103在接收到控制信號后，對響應(yīng)數(shù)據(jù)進行緩存。

在每個測試周期內(nèi)，控制器定時生成并發(fā)送控制信號的時間點的獲取可以參照本發(fā)明上述實施例，此處不做贅述。

針對本發(fā)明上述實施例提供的嵌入式芯片測試系統(tǒng)，下面對上述嵌入式 芯片測試系統(tǒng)的工作流程進行詳細描述。

在進行測試時，測試儀101生成測試信號，并通過測試信號輸出端輸出。測試儀101通過信號傳輸線與測試平臺102的測試信號輸入端IN耦接，將測試信號輸入至測試平臺102的測試信號輸入端IN。

外部時鐘生成時鐘信號并輸出，外部時鐘通過信號傳輸線與鎖存控制端CON耦接，鎖存控制端CON與鎖存器103耦接，從而將生成的時鐘信號發(fā)送至鎖存器103，此時，鎖存信號為時鐘信號。

測試平臺102將測試信號輸入至嵌入式芯片104，嵌入式芯片104對測試信號進行處理，生成與測試信號對應(yīng)的響應(yīng)信號，并將生成的響應(yīng)信號輸入至鎖存器103。

鎖存器103接收嵌入式芯片104輸出的響應(yīng)信號以及外部時鐘輸入的時鐘信號。在檢測到時鐘信號處于上升沿時，對響應(yīng)信號進行鎖存操作，并將經(jīng)過鎖存的響應(yīng)信號通過測試結(jié)果輸出端OUT輸出至測試儀。

測試儀101接收經(jīng)過鎖存的響應(yīng)信號，并對響應(yīng)信號進行判斷，獲知當(dāng)前進行測試的嵌入式芯片104是否為正常芯片。

參照圖4，給出了本發(fā)明一實施中提供的嵌入式芯片測試系統(tǒng)在對芯片進行測試時的時序圖。

其中，CLK表示為鎖存器103接收到的時鐘信號的時序圖。

需要注意的是，測試儀101生成的測試信號與外設(shè)時鐘生成的時鐘信號同步分別輸入至嵌入式芯片104以及鎖存器103。因此，鎖存器103接收到的時鐘信號也存在輸入時延，且輸入時延與嵌入式芯片104接收測試信號時的輸入時延的時長相等，均為t₁-t₀。

在一個測試周期內(nèi)，時鐘信號的初始電平為低電平。在時鐘信號的電平由低電平跳變?yōu)楦唠娖綍r，即在t₂時刻時，鎖存器103將響應(yīng)信號進行鎖存，并將經(jīng)過鎖存的信號進行輸出。由于鎖存時響應(yīng)信號的狀態(tài)不會發(fā)生改變，因此，即便在輸出時存在輸出時延，也不會對鎖存后的響應(yīng)信號產(chǎn)生影響，即：可以忽略輸出時延。

同現(xiàn)有的嵌入式芯片測試系統(tǒng)相比較，本發(fā)明實施例提供的嵌入式芯片測試系統(tǒng)無需考慮輸出時延，且一個測試周期的時長僅為t₀～t₃，測試周期大大縮短。

由此可見，通過測試平臺的測試信號輸入端輸入測試信號，通過時鐘信號輸入端輸入外設(shè)時鐘生成的時鐘信號，測試信號和時鐘信號同步輸入到待測嵌入式芯片中，測試信號時延和時鐘信號時延相等。通過鎖存器定時的將響應(yīng)信號鎖存，并將鎖存之后的響應(yīng)信號輸出至測試結(jié)果輸出端，測試結(jié)果輸出端輸出經(jīng)過鎖存的信號，而不是輸出存在輸出時延的信號，即通過鎖存響應(yīng)信號，可以消除輸出時延，從而可以減少測試時延，因此可以提高測試速度。并且，由于對響應(yīng)數(shù)據(jù)進行鎖存，測試儀接收到的響應(yīng)信號的狀態(tài)不會發(fā)生改變，因此可以避免誤判的情況出現(xiàn)。

本發(fā)明實施例還提供了一種嵌入式芯片測試方法，參照圖5，以下通過具體步驟進行詳細說明。

步驟S501，接收測試儀生成的測試信號，并將所述測試信號輸入至待測試嵌入式芯片。

在本發(fā)明實施例中，測試儀生成測試信號并輸入至待測試嵌入式芯片的過程可以參照本發(fā)明上述實施例，此處不做贅述。

步驟S502，接收鎖存器輸出的鎖存之后的響應(yīng)信號，并將所述鎖存之后的響應(yīng)信號輸入至所述測試儀。

在本發(fā)明實施例中，所述響應(yīng)信號為所述待測試嵌入式芯片對所述測試信號處理之后生成，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，得到鎖存之后的響應(yīng)信號。

在本發(fā)明實施例中，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，包括：所述鎖存器接收到外設(shè)時鐘生成的時鐘信號，并在檢測到所述時鐘信號電平跳變時，將所述響應(yīng)信號鎖存。

在本發(fā)明實施例中，所述鎖存器在接收到鎖存信號時對所述響應(yīng)信號進行鎖存，包括：所述鎖存器接收到預(yù)設(shè)的控制器生成的控制信號時，將所述響應(yīng)信號鎖存。

在本發(fā)明實施例中，所述嵌入式芯片可以為嵌入式存儲器。

上述步驟S501～S502均可參照本發(fā)明上述實施例中對提供的嵌入式芯片測試系統(tǒng)的工作流程，此處不再贅述。

本領(lǐng)域普通技術(shù)人員可以理解上述實施例的各種方法中的全部或部分步驟是可以通過程序來指示相關(guān)的硬件來完成，該程序可以存儲于一計算機可讀存儲介質(zhì)中，存儲介質(zhì)可以包括：ROM、RAM、磁盤或光盤等。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。