一種利用三維集成電路片上溫差降低stt-ram功耗的緩存設(shè)計(jì)方法
【專利摘要】一種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法，它有四大步驟：一：修改緩存控制器設(shè)計(jì)；二：將溫差等級(jí)離散化，將Cache?Bank按照溫度的不同劃分成若干區(qū)域，對(duì)不同的區(qū)域采用不同的電流寫入；對(duì)處于不同溫度區(qū)域的Cache?Bank按照寫入時(shí)間差進(jìn)行合理分級(jí)；三：修改STT-RAM讀寫電路，根據(jù)Bank溫度的差異選擇不同的寫入電流強(qiáng)度和寫入脈沖寬度；四：設(shè)計(jì)緩沖機(jī)制，平衡數(shù)據(jù)遷移過程中由于源Bank與目的Bank的溫度差異導(dǎo)致遷移速度不匹配的問題，避免在數(shù)據(jù)遷移過程中由于源Bank和目的Bank寫性能的差異造成數(shù)據(jù)遷移的性能下降。本發(fā)明在非易失性存儲(chǔ)器【技術(shù)領(lǐng)域】里有實(shí)用價(jià)值。
【專利說明】—種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法，它是利用STT-RAM存儲(chǔ)器件替代傳統(tǒng)的SRAM器件作為芯片的緩存，根據(jù)磁性隧道結(jié)(MTJ)寫入電流與溫度的關(guān)系，提出了一種利用片上溫差降低STT-RAM緩存(Cache)功耗的設(shè)計(jì)方法。屬于非易失性存儲(chǔ)器設(shè)計(jì)【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]隨著工藝尺寸的不斷進(jìn)步，片上晶體管集成度越來越高。為了在給定功耗約束下，大幅度提高處理器的性能，多核處理器開始獲得廣泛應(yīng)用。例如IBM Power7, Intel的酷睿系列處理器以及Tilera公司的Tile-GX系列處理器等。隨著核數(shù)的增加，處理器對(duì)片上緩存容量和帶寬的需求越來越大。隨工藝尺寸的減小和緩存容量的增加，傳統(tǒng)的基于SRAM的片上緩存技術(shù)靜態(tài)功耗急劇增加。成為當(dāng)今低功耗設(shè)計(jì)的一大挑戰(zhàn)。
[0003]近年來，研究人員提出了自旋轉(zhuǎn)移力矩磁性存儲(chǔ)技術(shù)(STT-RAM)。與SRAM相比，該技術(shù)具有如下優(yōu)勢(shì):
[0004]1.STT-RAM利用磁性隧道結(jié)(MTJ)存儲(chǔ)數(shù)據(jù)，是一種非揮發(fā)性存儲(chǔ)器件，即使斷電，數(shù)據(jù)也不會(huì)丟失；
[0005]2.STT-RAM利用磁性材料而非電荷存儲(chǔ)數(shù)據(jù)，幾乎沒有漏電流，具有極低的靜態(tài)功耗；
[0006]3.STT-RAM存儲(chǔ)單元的面積為SRAM的1/4，同樣的面積可以集成更大容量的片上緩存，可以顯著提高系統(tǒng)的性能。
[0007]因此，許多研究人員提出利用STT-RAM替代SRAM作為片上緩存。然而STT-RAM與SRAM相比也有一些缺點(diǎn)。首先，要往STT-RAM的存儲(chǔ)單元中寫入數(shù)據(jù)，需要一個(gè)較大的電流(幾十微安至幾百微安)；其次，寫入時(shí)間較長(一般為十幾到幾十納秒)，遠(yuǎn)遠(yuǎn)高于SRAM。片上緩存與處理器核心的數(shù)據(jù)交互最為頻繁，如果程序執(zhí)行的過程中，需要頻繁寫數(shù)據(jù)到緩存。如果簡單的將STT-RAM用于片上緩存，會(huì)導(dǎo)致寫功耗和寫延遲非常大，有可能抵消掉采用STT-RAM所帶來的好處。因此，如何對(duì)STT-RAM的寫功耗進(jìn)行優(yōu)化，是一個(gè)非常關(guān)鍵的問題。
[0008]為了解決上述問題，本發(fā)明利用STT-RAM寫入電流與溫度的關(guān)系，在不同的溫度區(qū)域采用不同的寫入電流，達(dá)到降低寫功耗的目的。

【發(fā)明內(nèi)容】

[0009]1、目的:本發(fā)明的目的是提供了一種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法，它是一種新型的完全由STT-RAM構(gòu)成的緩存設(shè)計(jì)方法，可以顯著降低與能耗。
[0010]2、技術(shù)方案:三維片上多核處理器中，芯核層的溫度分布與片上各個(gè)核的功耗直接相關(guān)，導(dǎo)致不同的區(qū)域溫度有顯著差異。據(jù)文獻(xiàn)“工藝偏差及其對(duì)電路和微體系結(jié)構(gòu)的影響”，DAC，2003，p.338-342，片上不同區(qū)域的溫度差可以達(dá)到50°C。同時(shí)，由于三維芯片的層疊結(jié)構(gòu)，導(dǎo)致各個(gè)芯片層具有緊密的熱耦合關(guān)系。芯核層的溫度直接影響到上層STT-RAM層的溫度分布。因而，在STT-RAM緩存層，不同區(qū)域的溫度也有顯著的差異。根據(jù)文獻(xiàn)“磁性隧道結(jié)的自旋轉(zhuǎn)移力矩跳變效應(yīng)及自旋轉(zhuǎn)移力矩隨機(jī)存儲(chǔ)器”，Journal ofPhysics:Condensed Matter, 2007.19(16):p.165209.的研究結(jié)果，MTJ 的熱穩(wěn)定性遵從如下關(guān)系式:
[0011]Δ (T) = Ev/kBT (I)
[0012]Ev = MsHkV/2(2)
[0013]其中，Ms為飽和磁化強(qiáng)度，Hk為面內(nèi)各向異性磁場強(qiáng)度，V為MTJ的體積，T為MTJ的絕對(duì)溫度，kB為玻爾茲曼常數(shù)。因此，隨著溫度的升高，MTJ的熱穩(wěn)定性降低，寫入電流減小，寫入時(shí)間也隨之減少，寫能耗得以顯著降低。
[0014]利用如上關(guān)系，我們可以通過利用片上不同區(qū)域的溫度差異，對(duì)三維片上多核處理器不同溫度區(qū)域的STT-RAM存儲(chǔ)單元采用不同的寫入電流和寫入時(shí)間，降低寫入功耗并提升訪存性能。
[0015]如圖2所示，假設(shè)一個(gè)三維處理器芯片由同構(gòu)的多核處理器和STT-MRAM構(gòu)成的二級(jí)共享緩存構(gòu)成。二級(jí)Cache由許多Cache Bank構(gòu)成并假設(shè)訪存架構(gòu)為NUCA架構(gòu)。在這種結(jié)構(gòu)中，Cache Bank彼此通過片上網(wǎng)絡(luò)互連。CPU訪問每個(gè)Bank的延遲是不同的,而且這種延遲差異對(duì)CPU是可見的。NUCA-結(jié)構(gòu)又可以細(xì)分為S-NUCA和D-NUCA。S-NUCA是指數(shù)據(jù)靜態(tài)映射到對(duì)應(yīng)的Bank中，在程序執(zhí)行過程中，其存儲(chǔ)位置是不會(huì)改變的直至被其他的數(shù)據(jù)塊替換出來。D-NUCA則允許數(shù)據(jù)在駐留緩存的過程中，在不同的Bank之間遷移。在SRAM構(gòu)成二級(jí)緩存中，一般認(rèn)為數(shù)據(jù)應(yīng)該分配到距離處理器核最近的Bank中。而在STT-MRAM中，由于其寫延遲與存儲(chǔ)單元溫度密切相關(guān)。假設(shè)發(fā)出寫請(qǐng)求的核執(zhí)行的是訪存密集型的程序，其溫度比較低。如果仍然將數(shù)據(jù)分配到距離該核較近的Bank中，可能會(huì)增加其寫延遲，反而對(duì)性能構(gòu)成損害。而如果將其分配到另外一個(gè)溫度較高的Bank上，盡管可能距離該核較遠(yuǎn)，但由于其寫入延遲顯著減小，使得訪存性能反而可能提高。
[0016]對(duì)于動(dòng)態(tài)的NUCA，Cache中的數(shù)據(jù)可以根據(jù)訪存行為動(dòng)態(tài)改變存儲(chǔ)位置。在傳統(tǒng)的SRAM構(gòu)成的L2Cache中，數(shù)據(jù)會(huì)逐漸動(dòng)態(tài)遷移至距離核較近的Bank中。同樣在基于STT-MRAM的二級(jí)緩存中，該策略未必是最優(yōu)的。因?yàn)樵L存延遲不僅由路由的延遲決定，還跟Bank溫度相關(guān)。由于STT-MRAM的寫入時(shí)間要遠(yuǎn)大于SRAM的寫入時(shí)間，因此在數(shù)據(jù)遷移過程中不僅要考慮Bank與核距離的遠(yuǎn)近，也要考慮到Bank的溫度分布。
[0017]為了使得數(shù)據(jù)能夠優(yōu)先存儲(chǔ)在溫度高的Bank中，需要如下步驟對(duì)緩存架構(gòu)進(jìn)行調(diào)整，
[0018]步驟一:修改緩存控制器設(shè)計(jì)。通過修改Cache控制器，加入考慮溫度分布的地址重映射機(jī)制，降低STT-MRAM的寫入能耗和寫入時(shí)間。利用溫度仿真結(jié)果或片上溫度傳感器反饋，修改Bank映射地址，按照不同的優(yōu)先級(jí)將數(shù)據(jù)按照Bank溫度由高到低的順序依次放置。數(shù)據(jù)塊的優(yōu)先級(jí)可以按照如下規(guī)則確定:需要頻繁寫入的Cache塊優(yōu)先放入溫度較高的Bank中，而無需頻繁寫入的Cache塊放入溫度較低的Bank中。為此需要提出一種檢測機(jī)制判斷哪些數(shù)據(jù)塊是需要被頻繁寫入的。[0019]步驟二:將溫差等級(jí)離散化，將Cache Bank按照溫度的不同劃分成若干區(qū)域。對(duì)不同的區(qū)域采用不同的電流寫入。對(duì)處于不同溫度區(qū)域的Cache Bank按照寫入時(shí)間差進(jìn)行合理分級(jí)。
[0020]步驟三:修改STT-RAM讀寫電路，根據(jù)Bank溫度的差異選擇不同的寫入電流強(qiáng)度和寫入脈沖寬度。如圖3所示，片上不同區(qū)域溫度傳感器的數(shù)值反饋給讀寫電路控制器，由讀寫電路控制器根據(jù)溫度數(shù)值從步驟二中規(guī)定的溫度分級(jí)中得到當(dāng)前溫度所屬的級(jí)別。由此，確定該Bank的寫入脈沖寬度和寫入電流強(qiáng)度。
[0021 ] 步驟四:設(shè)計(jì)緩沖機(jī)制，平衡數(shù)據(jù)遷移過程中由于源Bank與目的Bank的溫度差異導(dǎo)致遷移速度不匹配的問題。
[0022]3.優(yōu)點(diǎn)和功效:本發(fā)明利用MTJ溫度與寫入電流和寫入能耗的關(guān)系，設(shè)計(jì)了一種新型的STT-MRARM緩存結(jié)構(gòu)，利用片上不同區(qū)域的溫差優(yōu)化寫入電流和寫入時(shí)間，降低寫入能耗，提升了性能。
【專利附圖】

【附圖說明】
[0023]圖1為磁性隨機(jī)存取存儲(chǔ)器位單元示意圖。其由一個(gè)磁性隧道結(jié)(MTJ)和一個(gè)N型晶體管(NMOS)串聯(lián)構(gòu)成。其中，BL為位線(Bit Line) ;SL為源線(Source Line);WL為字線(Word Line)。
[0024]圖2為三維多核處理器體系結(jié)構(gòu)示意圖。
[0025]圖3為寫入電流和寫入脈沖寬度選擇示意圖。
[0026]圖4為本發(fā)明的流程框圖。
【具體實(shí)施方式】
[0027]本發(fā)明所涉及的STT-RAM存儲(chǔ)單元的工作原理如圖1所示。STT-RAM存儲(chǔ)單元一般采取ITlJ (ITransistor和1MTJ)。晶體管控制MTJ數(shù)據(jù)的存取。MTJ的結(jié)構(gòu)分為自由層、參考層和中間的氧化層。其中參考層的磁化方向是固定的。通過對(duì)MTJ施加不同方向的電流，可以改變自由層的磁化方向。如果自由層磁化方向與參考層相同，MTJ的阻值變小，可以認(rèn)為存儲(chǔ)邏輯“O”。反之，存儲(chǔ)邏輯“I”。讀取存儲(chǔ)單元數(shù)據(jù)時(shí)，將字線置為有效，在位線BL和源線SL間加0.1V所有的小電壓，根據(jù)自由層與參考層磁化方向的異同，讀取電流也會(huì)不同。該電流與參考電流相比較后，可知存儲(chǔ)單元存取的是邏輯“O”還是邏輯“I”。寫入數(shù)據(jù)時(shí)，首先將字線置為有效，在位線和源線間施加一個(gè)大電壓(0.7V?1.2V)，根據(jù)電壓和由此產(chǎn)生的自旋電流方向的不同，決定寫入“O”或“ I ”。
[0028]本發(fā)明所涉及的多核處理器的存儲(chǔ)架構(gòu)如圖2所示。最底層為芯核層，包含多個(gè)處理器核。上層為STT-RAM存儲(chǔ)層，分為許多Bank彼此通過片上網(wǎng)絡(luò)互連。
[0029]見圖4，本發(fā)明一種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法，該方法具體實(shí)施步驟如下:
[0030]步驟一:修改緩存控制器設(shè)計(jì)。通過修改Cache控制器，加入考慮溫度分布的地址重映射機(jī)制，降低STT-MRAM的寫入能耗和寫入時(shí)間。利用溫度仿真結(jié)果或片上溫度傳感器反饋，修改Bank映射地址，按照不同的優(yōu)先級(jí)將數(shù)據(jù)按照Bank溫度由高到低的順序依次放置。數(shù)據(jù)塊的優(yōu)先級(jí)可以按照如下規(guī)則確定:需要頻繁寫入的Cache塊優(yōu)先放入溫度較高的Bank中，而無需頻繁寫入的Cache塊放入溫度較低的Bank中。為此需要提出一種檢測機(jī)制判斷哪些數(shù)據(jù)塊是需要被頻繁寫入的。
[0031]步驟二:將溫差等級(jí)離散化，將Cache Bank按照溫度的不同劃分成若干區(qū)域。對(duì)不同的區(qū)域采用不同的電流寫入。對(duì)處于不同溫度區(qū)域的Cache Bank按照寫入時(shí)間差進(jìn)行合理分級(jí)。如果對(duì)于Cache Bank的溫度分級(jí)過細(xì)，盡管寫入能耗和寫入時(shí)間可以在更細(xì)的粒度上得到控制，但相應(yīng)的硬件開銷也會(huì)隨著分級(jí)的增加而不斷增大。需要結(jié)合各種不同應(yīng)用程序的特性確定分級(jí)的級(jí)數(shù)，使得能以最小的硬件開銷得到最大的能耗降低和性能提升。
[0032]步驟三:修改STT-RAM讀寫電路，根據(jù)Bank溫度的差異選擇不同的寫入電流和寫入脈沖寬度。如圖3所示，片上不同區(qū)域溫度傳感器的數(shù)值反饋給讀寫電路控制器，由讀寫電路控制器根據(jù)溫度數(shù)值從步驟二中規(guī)定的溫度分級(jí)中得到當(dāng)前溫度所屬的級(jí)別。由此，確定該Bank的寫入脈沖寬度和寫入電流強(qiáng)度。
[0033]步驟四:設(shè)計(jì)緩沖機(jī)制，平衡數(shù)據(jù)遷移過程中由于源Bank與目的Bank的溫度差異導(dǎo)致遷移速度不匹配的問題，避免在數(shù)據(jù)遷移過程中由于源Bank和目的Bank寫性能的差異造成數(shù)據(jù)遷移的性能下降。緩沖的容量設(shè)置應(yīng)能夠根據(jù)實(shí)際溫差大小和具體的溫差等級(jí)動(dòng)態(tài)調(diào)整。如果緩沖設(shè)置過深，會(huì)導(dǎo)致緩沖器功耗增大，有可能抵消掉由利用溫差帶來的寫功耗的降低。反之，可能由于數(shù)據(jù)遷移速度過慢，阻塞處理器核對(duì)所需數(shù)據(jù)的寫入并大量占用寶貴的存儲(chǔ)帶寬，形成性能瓶頸。
【權(quán)利要求】
1.一種利用三維集成電路片上溫差降低STT-RAM功耗的緩存設(shè)計(jì)方法，其特征在于:該方法具體步驟如下: 步驟一:修改緩存控制器設(shè)計(jì)；通過修改Cache控制器，加入考慮溫度分布的地址重映射機(jī)制，降低STT-MRAM的寫入能耗和寫入時(shí)間，利用溫度仿真結(jié)果或片上溫度傳感器反饋，修改Bank映射地址，按照不同的優(yōu)先級(jí)將數(shù)據(jù)按照Bank溫度由高到低的順序依次放置；數(shù)據(jù)塊的優(yōu)先級(jí)按照如下規(guī)則確定:需要頻繁寫入的Cache塊優(yōu)先放入溫度較高的Bank中，而無需頻繁寫入的Cache塊放入溫度較低的Bank中；為此需要提出一種檢測機(jī)制判斷哪些數(shù)據(jù)塊是需要被頻繁寫入的； 步驟二:將溫差等級(jí)離散化，將Cache Bank按照溫度的不同劃分成若干區(qū)域，對(duì)不同的區(qū)域采用不同的電流寫入；對(duì)處于不同溫度區(qū)域的Cache Bank按照寫入時(shí)間差進(jìn)行合理分級(jí)；如果對(duì)于Cache Bank的溫度分級(jí)過細(xì)，盡管寫入能耗和寫入時(shí)間在更細(xì)的粒度上得到控制，但相應(yīng)的硬件開銷也會(huì)隨著分級(jí)的增加而不斷增大；需要結(jié)合各種不同應(yīng)用程序的特性確定分級(jí)的級(jí)數(shù)，使得能以最小的硬件開銷得到最大的能耗降低和性能提升；步驟三:修改STT-RAM讀寫電路，根據(jù)Bank溫度的差異選擇不同的寫入電流強(qiáng)度和寫入脈沖寬度；片上不同區(qū)域溫度傳感器的數(shù)值反饋給讀寫電路控制器，由讀寫電路控制器根據(jù)溫度數(shù)值從步驟二中規(guī)定的溫度分級(jí)中得到當(dāng)前溫度所屬的級(jí)別；由此，確定該Bank的寫入脈沖寬度和寫入電流強(qiáng)度； 步驟四:設(shè)計(jì)緩沖機(jī)制，平衡數(shù)據(jù)遷移過程中由于源Bank與目的Bank的溫度差異導(dǎo)致遷移速度不匹配的問題，避免在數(shù)據(jù)遷移過程中由于源Bank和目的Bank寫性能的差異造成數(shù)據(jù)遷移的性能下降；緩沖的容量設(shè)置應(yīng)能夠根據(jù)實(shí)際溫差大小和具體的溫差等級(jí)動(dòng)態(tài)調(diào)整；如果緩沖設(shè)置過深，會(huì)導(dǎo)致緩沖器功耗增大，有可能抵消掉由利用溫差帶來的寫功耗的降低；反之，可能由于數(shù)據(jù)遷移速度過慢，阻塞處理器核對(duì)所需數(shù)據(jù)的寫入并大量占用寶貴的存儲(chǔ)帶寬，形成性能瓶頸。
【文檔編號(hào)】G11C11/16GK103810119SQ201410072362
【公開日】2014年5月21日 申請(qǐng)日期:2014年2月28日 優(yōu)先權(quán)日:2014年2月28日
【發(fā)明者】成元慶, 郭瑋, 趙巍勝, 張有光 申請(qǐng)人:北京航空航天大學(xué)