用于降低訪問延時的非易失性存儲裝置和相關(guān)方法
【專利摘要】公開了一種用于降低訪問延時的非易失性存儲裝置和相關(guān)方法。所述非易失性存儲裝置包括：存儲器核，包括多個可變電阻存儲單元；輸入/輸出（I/O）電路，被構(gòu)造為依次接收第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號共同包括用于存儲器存取操作的信息，輸入/輸出電路還被構(gòu)造為在解碼第一數(shù)據(jù)包信號時發(fā)起核存取操作，在解碼第二數(shù)據(jù)包信號時選擇性地繼續(xù)或停止核存取操作；讀取電路，被構(gòu)造為在解碼第二數(shù)據(jù)包信號之前響應(yīng)于第一數(shù)據(jù)包信號執(zhí)行部分核存取操作。
【專利說明】用于降低訪問延時的非易失性存儲裝置和相關(guān)方法
[0001]本申請要求于2013年03月04日提交到韓國知識產(chǎn)權(quán)局的第10-2013-0023004號韓國專利申請的優(yōu)先權(quán)，其主旨通過引用完整地包含于此。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明構(gòu)思一般涉及一種包括可變電阻存儲單元的非易失性存儲裝置和相關(guān)的操作方法。
【背景技術(shù)】
[0003]一些內(nèi)存裝置使用可變電阻材料存儲信息。這種裝置可通常被稱為可變電阻存儲器裝置。這種裝置的示例包括相變隨機存取存儲器(PRAM)、電阻式RAM (RRAM)和磁性RAM(MRAM)。
[0004]在典型的可變電阻存儲裝置中，通過將存儲元件從與第一數(shù)據(jù)值(例如，“ I，，)對應(yīng)的第一電阻狀態(tài)(例如，低電阻)改變?yōu)榕c第二數(shù)據(jù)值(例如，“O”)對應(yīng)的第二電阻狀態(tài)(例如，高電阻)來存儲信息。例如，在PRAM中，通過將電流施加到諸如硫族化物的相變材料以將其從相對高電阻的結(jié)晶狀態(tài)(或“置位”狀態(tài))改變?yōu)橄鄬Φ碗娮璧姆墙Y(jié)晶狀態(tài)(或“復(fù)位”狀態(tài))(反之亦然)，來存儲信息。在PRAM中，電流用于加熱然后冷卻相變材料，從而假設(shè)為置位狀態(tài)或復(fù)位狀態(tài)。
[0005]在一些可變電阻存儲器裝置中，存儲單元與其他組件(諸如寄存器、緩沖器或其他存儲器)共享虛擬地址空間。存儲單元相比于其他組件可具有不同的訪問延時，因此讀或?qū)懨畹臅r序可取決于相應(yīng)的虛擬地址是否指定存儲單元或其他組件。

【發(fā)明內(nèi)容】

[0006]在本發(fā)明構(gòu)思的一個實施例中，非易失性存儲裝置包括:存儲器核，包括多個可變電阻存儲單元；輸入/輸出(I/o)電路，被構(gòu)造為依次接收第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號共同包括用于存儲器存取操作的信息，輸入/輸出(I/O)電路還被構(gòu)造為在解碼第一數(shù)據(jù)包信號時發(fā)起核存取操作，在解碼第二數(shù)據(jù)包信號時選擇性地繼續(xù)或停止核存取操作；讀取電路，被構(gòu)造為在解碼第二數(shù)據(jù)包信號之前響應(yīng)于第一數(shù)據(jù)包信號執(zhí)行部分核存取操作。
[0007]在本發(fā)明構(gòu)思的另一實施例中，操作非易失性存儲裝置的方法包括:依次接收第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號共同包括用于存儲器存取操作的信息；解碼第一數(shù)據(jù)包信號，在解碼第一數(shù)據(jù)包信號時發(fā)起針對非易失性存儲裝置的存儲器陣列的核存取操作，之后解碼第二數(shù)據(jù)包信號；在解碼第二數(shù)據(jù)包信號時選擇性地繼續(xù)或停止核存取操作。
[0008]本發(fā)明構(gòu)思的這些和其他實施例可通過降低核存取操作的訪問延時來潛在地提高非易失性存儲裝置的性能?！緦＠綀D】

【附圖說明】
[0009]附圖示出本發(fā)明構(gòu)思的被選擇的實施例。在附圖中，相同的標(biāo)號表示相同的特征:
[0010]圖1是根據(jù)本發(fā)明構(gòu)思的實施例的非易失性存儲裝置的框圖；
[0011]圖2是根據(jù)本發(fā)明構(gòu)思的實施例的圖1中的非易失性存儲裝置中的存儲單元的電路圖；
[0012]圖3是根據(jù)本發(fā)明構(gòu)思的實施例的圖1中所示的讀取電路的電路圖；
[0013]圖4是根據(jù)本發(fā)明構(gòu)思的實施例的圖1中所示的I/O電路的框圖；
[0014]圖5是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中所示的緩沖單元的框圖；
[0015]圖6示出根據(jù)本發(fā)明構(gòu)思的實施例的用于讀取操作的第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號；
[0016]圖7是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中所示的行地址緩沖(RAB)單元的框圖；
[0017]圖8是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中所示的數(shù)據(jù)輸出緩沖(DOB)單元的框圖；
[0018]圖9示出根據(jù)本發(fā)明構(gòu)思的實施例的圖4中所示的核讀取開始信號發(fā)生器；
[0019]圖10是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖；
[0020]圖11是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖；
[0021]圖12是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖；
[0022]圖13是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖；
[0023]圖14是根據(jù)本發(fā)明構(gòu)思的實施例的存儲系統(tǒng)的框圖；
[0024]圖15是根據(jù)本發(fā)明構(gòu)思的實施例的存儲系統(tǒng)的框圖；
[0025]圖16是根據(jù)本發(fā)明構(gòu)思的實施例的包括圖15的存儲系統(tǒng)的計算系統(tǒng)的框圖。
【具體實施方式】
[0026]下面參照附圖描述本發(fā)明構(gòu)思的實施例。這些實施例被呈現(xiàn)為教導(dǎo)示例并且不應(yīng)被解釋為限制本發(fā)明構(gòu)思的范圍。
[0027]在以下描述中，當(dāng)一個特征被表示為“連接到”或“結(jié)合到”另一特征時，該特征可以直接連接或結(jié)合到另一特征，或者可以存在介于中間的特征。相反，當(dāng)一個特征被表示為“直接連接到”或“直接結(jié)合到”另一特征時，不存在介于中間的特征。如在這里使用的，術(shù)語“和/或”包括一個或更多個相關(guān)所列項的任意和所有組合。
[0028]可使用術(shù)語第一、第二等來描述不同的特征，但是所描述的特征不應(yīng)該受這些術(shù)語的限制。相反，這些術(shù)語僅是用來區(qū)分不同的特征。因此，例如，在不脫離本發(fā)明構(gòu)思的教導(dǎo)的情況下，下面討論的第一特征可被稱作第二特征。指代術(shù)語及類似的指示物被解釋為包括單數(shù)和復(fù)數(shù)兩者，除非在這里另有指示或與上下文明顯矛盾。諸如“組成”、“具有”、“包括”和“包含”的術(shù)語被解釋為開放式的術(shù)語，除非另有注明。[0029]除非另有定義，否則這里使用的所有技術(shù)術(shù)語和科學(xué)術(shù)語具有與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員所通常理解的意思相同的意思。除非另有規(guī)定，否則這里所提供的任何和所有的示例或者術(shù)語的用途只是為了更好地闡明本發(fā)明構(gòu)思，而不是對本發(fā)明構(gòu)思的范圍的限制。此外，除非表示相反，否則在通用字典中定義的所有術(shù)語應(yīng)根據(jù)相關(guān)的上下文被解釋，并不應(yīng)以過于正式的含義來解釋它們。
[0030]如在這里使用的，術(shù)語“核存取操作”、“核讀取操作”、“核寫入操作”是指在存儲器陣列或存儲器核上執(zhí)行的各種存儲存取操作。相反，術(shù)語“重疊窗口存取操作”、“重疊窗口讀取操作”、“重疊窗口寫入操作”是指在與存儲單元共享虛擬地址空間的組件上執(zhí)行的各種存儲器存取操作。換句話說，在本文中，術(shù)語“重疊窗口 ”是指映射到存儲器的組件(例如，重疊窗口寄存器)，所述組件與存儲器陣列或存儲器核共享虛擬地址空間。
[0031]將參照PRAM描述本發(fā)明構(gòu)思的特定實施例，但本發(fā)明構(gòu)思并不局限于PRAM裝置。例如，還可將參照PRAM描述的特定構(gòu)思應(yīng)用于包括電阻材料的其他非易失性存儲裝置，諸如，例如，RRAM和FRAM裝置。此外，將參照核讀取操作描述特定實施例，但本發(fā)明構(gòu)思并不局限于這些操作類型。即，還可將發(fā)明構(gòu)思應(yīng)用于其他操作，包括例如核寫入操作、核重寫操作、核擦除操作等。
[0032]圖1是根據(jù)本發(fā)明構(gòu)思的實施例的非易失性存儲裝置的框圖，圖2是根據(jù)本發(fā)明構(gòu)思的實施例的圖1中所示的非易失性存儲裝置中的存儲單元的電路圖。
[0033]參照圖1，非易失性存儲裝置I包括:1/0電路10、讀取電路20和存儲器陣列190(也被稱作存儲器核190)。
[0034]存儲器陣列190包括圖2中所示的多個非易失性存儲單元(MCs)。非易失性MCs存儲使用電阻材料的數(shù)據(jù)。每個非易失性MCs包括:可變電阻電路，包括根據(jù)所存儲的數(shù)據(jù)而具有不同的電阻值的相變材料；存取電路(AC)，控制流進AC的電流。AC可包括可被串聯(lián)到RC的二極管、晶體管等。在圖2中所示的實施例中，二極管被用作AC。
[0035]相變材料通常包含:兩種元素的化合物，諸如GaSb、InSb, InSe, Sb2Te3或GeTe ；三種元素的化合物，諸如GeSbTe, > GaSeTe, InSbTe、SnSb2Te4或InSbGe ;或者四種元素的化合物，諸如 AglnSbTe、(GeSn) SbTe、GeSb (SeTe)或 Te81Ge15Sb2S2。作為鍺(Ge)、銻(Sb)和碲(Te)的化合物的GeSbTe通常被用作相變材料。
[0036]I/O電路10依次接收共同提供用于執(zhí)行單核讀取操作的信息的第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2。連續(xù)地提供這些數(shù)據(jù)包信號，即，首先提供第一數(shù)據(jù)包信號Pl，之后提供第二數(shù)據(jù)包信號P2。雖然在本示例中討論了兩種數(shù)據(jù)包信號Pl和P2，但本發(fā)明構(gòu)造不限于此。例如，四種數(shù)據(jù)包信號可對應(yīng)于一個核讀取操作。
[0037]通常與時鐘信號同步地提供第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2。例如，可與第一時鐘信號(例如，時鐘的上升沿)同步地提供第一數(shù)據(jù)包信號Pl，可與第二時鐘信號(例如，時鐘的下降沿)同步地提供第二數(shù)據(jù)包信號P2。
[0038]第一數(shù)據(jù)包信號Pl可包括命令、第一行地址RADDRl和緩沖器選擇信號BA，但不限于此。第二數(shù)據(jù)包信號P2可包括第二行地址RADDR2，但不限于此。參照附圖6詳細(xì)描述第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2的示例。通常，第一行地址RADDRl可以是第二行地址RADDR2的上層地址。可選擇地，第一行地址RADDRl可以是第二行地址RADDR2的下層地址。[0039]I/O電路10包括多個RAB。每個RAB存儲分區(qū)地址PADDR。第一數(shù)據(jù)包信號Pl的緩沖器選擇信號BA選擇RAB之一。
[0040]如上所述，I/O電路10依次接收數(shù)據(jù)包信號Pl和P2。在某些情況下，第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2中的第一個被接收到的信號提供用于發(fā)起或執(zhí)行核讀取操作的部分的足夠信息，因此核操作可以在接收到其他信號之前開始。例如，可在接收和解碼第一數(shù)據(jù)包信號Pl時發(fā)起核讀取操作，而不需要等待接收第二數(shù)據(jù)包信號P2。在這些情況下，核讀取操作可基于第一數(shù)據(jù)包信號Pl中的信息而開始。
[0041]在以下描述的特定實施例中，核讀取操作包括位線放電操作、位線預(yù)充電操作和開發(fā)操作。在這種實施例中，可在接收和解碼第一數(shù)據(jù)包信號Pi時執(zhí)行位線預(yù)充電操作，而不需要等待接收第二數(shù)據(jù)包信號P2。可選擇地或此外，可基于第一數(shù)據(jù)包信號Pl執(zhí)行其他操作，諸如由第一數(shù)據(jù)包信號Pl的緩沖器選擇信號BA對行地址緩沖器RAB的選擇。首先，讀取電路20利用被選擇的行地址緩沖器RAB的分區(qū)地址PADDR執(zhí)行放電操作。然后，在執(zhí)行對第二數(shù)據(jù)包信號P2的解碼之后，讀取電路20利用第一行地址RADDRl和第二行地址RADDR2執(zhí)行預(yù)充電操作和開發(fā)操作。
[0042]通常基于庫(bank)執(zhí)行位線放電操作，因此可以指定由分區(qū)地址PADDR放電的區(qū)域。然而，可通過第一行地址RADDRl和第二行地址RADDR2的組合指定被預(yù)充電和被開發(fā)的區(qū)域。在第二數(shù)據(jù)包信號P2被解碼之后，可根據(jù)解碼結(jié)果停止核讀取操作。
[0043]在第一數(shù)據(jù)包信號Pl中的命令指示讀取操作的情況下，讀取操作可以是核讀取操作或重疊窗口寄存器讀取操作。為確定命令是否對應(yīng)于重疊窗口寄存器讀取，確定第二數(shù)據(jù)包信號P2的第二行地址RADDR2中的一些(例如，圖6中的地址位al3和al4)是否與重疊窗口地址匹配。如果是，則執(zhí)行重疊窗口寄存器讀取操作，而不執(zhí)行核讀取操作。從而，停止核讀取操作，執(zhí)行重疊窗口寄存器讀取操作。
[0044]在非易失性存儲裝置I中，核讀取操作在解碼第二數(shù)據(jù)包信號P2之前(S卩，在確定命令是否指示重疊窗口寄存器讀取操作之前)開始。這可以提高性能，因為相比于指示重疊窗口寄存器讀取操作，指示命令通常更有可能指示核讀取操作，并且相比于重疊窗口寄存器讀取操作，需要更長的時間來執(zhí)行核讀取操作。
[0045]在以這種方式先執(zhí)行核讀取操作的一部分的情況下，可以減少核讀取延時tAA。同樣，由于不需要等待接收所有的數(shù)據(jù)包信號Pl和P2而執(zhí)行核讀取操作，因此也可以減少RAS - CAS 延時 tRCD。
[0046]以下將參照圖3描述執(zhí)行上述操作的讀取電路20的更詳細(xì)的示例，并將參照圖4、圖5、圖7、圖8和圖9描述1/010的更詳細(xì)的示例。
[0047]圖3是根據(jù)本發(fā)明構(gòu)思的實施例的圖1的讀取電路20的電路圖。
[0048]參照圖3，讀取電路20包括:放電單元211、預(yù)充電單元212、補償單元214、夾鉗單元(clamping unit) 216、感測放大器(AMP) 218 和復(fù)用器(MUX) 219。
[0049]放電單元211使電連接到存儲器陣列190的位線(感測節(jié)點)放電。放電單元211包括由放電控制信號PLBLDIS控制的NMOS晶體管。
[0050]在開發(fā)操作之前的預(yù)充電期間，預(yù)充電單元212將感測節(jié)點預(yù)充電到預(yù)定的電平，例如，電源電壓VDD或升壓電壓VPPSA。預(yù)充電單元212包括由預(yù)充電控制信號PCHGl控制的PMOS晶體管。為補償由流過被選擇的非易失性存儲單元(圖2中的MC)的電流Icell產(chǎn)生的感測節(jié)點的電平的減小，補償單元214向感測節(jié)點供應(yīng)補償電流。
[0051]在非易失性存儲單元處于SET狀態(tài)的情況下，相變材料的電阻可以小，從而穿透電流Icell的量大。在非易失性存儲單元處于RESET狀態(tài)的情況下，相變材料的電阻可以大，從而穿透電流Icell的量小。由補償單元214提供的補償電流的大小可以是諸如用于在RESET狀態(tài)下補償穿透電流Icell。在這種情況下，在SET狀態(tài)下的感測節(jié)點的電平減小，而在RESET狀態(tài)下的感測節(jié)點的電平保持不變。因此，在SET狀態(tài)下的感測節(jié)點的電平和在RESET狀態(tài)下的感測節(jié)點的電平之間的差異可能很大。因此，可以容易地區(qū)分SET狀態(tài)和RESET狀態(tài)。由此，可以增大感測邊緣。補償單元214可包括由補償控制信號nPBIAS控制的PMOS晶體管和由電壓信號VBIAS控制的PMOS晶體管。
[0052]夾鉗單元216將耦合到被選擇的非易失性存儲單元的位線BL的電平固定在可讀取的適當(dāng)?shù)姆秶鷥?nèi)。具體地說，夾鉗單元216將位線BL的電平固定在低于相變材料的臨界電壓的預(yù)定電平。這是因為，在位線BL的電平高于或等于臨界電壓的情況下，可改變被選擇的相變存儲單元的相變材料的相。夾鉗單元216包括由夾鉗控制信號VCLAMP控制的NMOS晶體管。
[0053]感測AMP218比較感測節(jié)點的電平和設(shè)置參考電壓Vref，并將比較的結(jié)果輸出到輸出端。感測AMP218可以是電流感測AMP或電壓感測AMP。MUX219輸出感測AMP218的輸出信號作為數(shù)據(jù)。通過MUX控制信號PMUX啟用MUX219。
[0054]圖4是根據(jù)本發(fā)明構(gòu)思的實施例的圖1中的I/O電路10的框圖。
[0055]參照圖4，I/O電路10包括緩沖單元10URAB單元102、DOB單元103和核讀取開始信號(RSARD)發(fā)生器104。
[0056]緩沖單元101利用時鐘CLK、第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2產(chǎn)生第一行地址RADDRl、第二行地址RADDR2、第一邊緣信號ACTCMDR、第二邊緣信號ACTCMDF和設(shè)置信號ACTCMDR_D，參照圖5對此更詳細(xì)地描述。
[0057]RAB單元102接收和緩沖分區(qū)地址PADDR，并且接收和選擇性地輸出緩沖器選擇信號BA。分區(qū)地址PADDR是上層地址(例如，圖6中的地址位a20到a32)，參照圖7對此更詳細(xì)地描述。DOB單元103接收并緩存從存儲器陣列190輸出的數(shù)據(jù)，并且接收和選擇性地輸出緩沖器選擇信號BA，參照圖8對此更詳細(xì)地描述。
[0058]在上述示例中，RAB單元102和DOB單元103接收相同的緩沖器選擇信號BA，但本發(fā)明構(gòu)思不限于此?？蛇x擇地，RAB單元102和DOB單元103可接收不同的選擇信號。
[0059]RSARD發(fā)生器104利用第二邊緣信號ACTCMDF和設(shè)置信號ACTCMDR_D產(chǎn)生核讀取開始信號RSARD。核讀取開始信號RSARD是指示開始核讀取操作的內(nèi)部命令,參照圖9對此更詳細(xì)地描述。
[0060]圖5是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中的緩沖單元101的框圖。圖6示出根據(jù)本發(fā)明構(gòu)思的實施例的用于讀取操作的第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號。
[0061]參照圖5，緩沖單元101包括:時鐘緩沖器110、命令緩沖器120、命令解碼器130、第一地址寄存器151、第二地址寄存器152和延時器140。時鐘緩沖器110從外部源接收時鐘CLK。命令緩沖器120從外部源接收第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2。
[0062]參照圖6，與時鐘CLK的上升沿同步地接收的第一數(shù)據(jù)包信號Pl包括:命令(例如，從CAO和CAl輸入的L和H)、第一行地址RADDRl(例如，從CA2到CA6輸入的地址位al5到al9)、緩沖器選擇信號BA (例如，從CA7和CA8輸入的地址位BAO和BAl )。緩沖器選擇信號BA選擇稍后將描述的多個地址緩沖器RAB_A到RAB_D中的至少一個，或者多個數(shù)據(jù)緩沖器DOB_A到DOB_D中的至少一個。與時鐘CLK的下降沿同步地接收的第二數(shù)據(jù)包信號P2包括第二行地址RADDR2 (例如，從CAO到CA9輸入的地址位a5到al4)。也就是說，可根據(jù)時鐘是在上升沿還是在下降沿來將命令或地址輸入到CAO到CAl。
[0063]再參照圖5，命令解碼器130接收時鐘CLK、第一數(shù)據(jù)包信號Pl和第二數(shù)據(jù)包信號P2并將對其解碼。結(jié)果，命令解碼器130產(chǎn)生第一邊緣信號ACTCMDR和第二邊緣信號ACTCMDF。第一邊緣信號ACTCMDR是與時鐘CLK的上升沿同步地產(chǎn)生的信號，第二邊緣信號ACTCMDF是與時鐘CLK的下降沿同步地產(chǎn)生的信號，但本發(fā)明構(gòu)思不限于此。
[0064]延時器140接收第一邊緣信號ACTCMDR并產(chǎn)生由分區(qū)地址設(shè)置時間tS_PADDR延時的設(shè)置信號ACTCMDR_D。第一地址寄存器151接收第一邊緣信號ACTCMDR和第一數(shù)據(jù)包信號Pl，并提供第一行地址RADDRl。第二地址寄存器152接收第二邊緣信號ACTCMDF和第二數(shù)據(jù)包信號P2，并提供第二行地址RADDR2。
[0065]圖7是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中的RAB單元102的框圖。
[0066]參照圖7，RAB單元102包括多個地址緩沖器RAB_A至RAB_D、第一 MUX102a和第二 MUX102b。在圖7中，示出四個地址緩沖器，但本發(fā)明構(gòu)思不限于此，并且地址緩沖器的數(shù)量可以變化。
[0067]分區(qū)地址PADDR不同于第一行地址RADDRl和第二行地址RADDR2。分區(qū)地址PADDR是上層地址，例如，地址位a20至a32。在地址緩沖器RAB_A至RAB_D中的一個地址緩沖器(例如，RAB_A)中存儲分區(qū)地址PADDR。同時，可利用第一行地址RADDRl中的緩沖器選擇信號BA選擇地址緩沖器RAB_A至RAB_D中的一個地址緩沖器。在將緩沖器選擇信號BA輸入到第二 MUX120的情況下，輸出存儲在與緩沖器選擇信號BA相應(yīng)的地址緩沖器(例如，RAB_A)中的分區(qū)地址PADDR。與分區(qū)地址PADDR相應(yīng)的存儲器陣列的區(qū)域可以是放電區(qū)域。
[0068]圖8是根據(jù)本發(fā)明構(gòu)思的實施例的圖4中的DOB單元103的框圖。
[0069]參照圖8，DOB單元103包括多個數(shù)據(jù)緩沖器D0B_A至D0B_D、第三MUX103a、第四MUX103b和輸出狀態(tài)機103c。在圖8中，示出四個數(shù)據(jù)緩沖器D0B_A至D0B_D，但本發(fā)明構(gòu)思不限于此，并且數(shù)據(jù)緩沖器的數(shù)量可以變化。
[0070]可在數(shù)據(jù)緩沖器D0B_A至D0B_D中的一個數(shù)據(jù)緩沖器中存儲從存儲器陣列輸出的數(shù)據(jù)DATA。這里，可利用第一行地址RADDRl中的緩沖器選擇信號BA選擇數(shù)據(jù)緩沖器D0B_A至D0B_D中的一個數(shù)據(jù)緩沖器。在將緩沖器選擇信號BA輸入到第四MUX103b的情況下，在與緩沖器選擇信號BA相應(yīng)的數(shù)據(jù)緩沖器(例如，D0B_A)中存儲數(shù)據(jù)DATA。類似地，在將緩沖器選擇信號BA輸入到第三MUX103a的情況下，輸出存儲在與緩沖器選擇信號BA相應(yīng)的數(shù)據(jù)緩沖器(例如，D0B_A)中的數(shù)據(jù)DATA。
[0071]輸出狀態(tài)機103c利用預(yù)定的地址a0至a4以預(yù)定數(shù)量的比特(例如，256比特)為單位分離輸出數(shù)據(jù)DATA，并將數(shù)據(jù)DATA輸出到DQ引腳(pin)。
[0072]圖9示出根據(jù)本發(fā)明構(gòu)思的實施例的圖4中的核讀取開始信號發(fā)生器104。
[0073]參照圖9，核讀取開始信號RSARD是控制核讀取操作開始的內(nèi)部命令。在激活核讀取開始信號RSARD的情況下，開始核讀取操作。讀取電路20包括SR鎖存器210和SR鎖存器220、與運算器230和與運算器240、或運算器250和脈沖發(fā)生器260。[0074]由重置信號RST重置SR鎖存器210。例如，在將設(shè)置信號ACTCMDR_D激活到高電平時，相應(yīng)地輸出高電平的第一輸出信號OUTl。類似地，由重置信號RST重置SR鎖存器220。例如，在將第二邊緣信號ACTCMDF激活到高電平的情況下，相應(yīng)地輸出高電平的第二輸出信號0UT2。
[0075]與運算器230接收SR鎖存器220的第二輸出信號0UT2和設(shè)置信號ACTCMDR_D。在第二輸出信號0UT2和設(shè)置信號ACTCMDR_D都在高電平的情況下，輸出高電平。與運算器240接收SR鎖存器220的第一輸出信號OUTl和第二邊緣信號ACTCMDF。在第一輸出信號OUTl和第二邊緣信號ACTCMDF都在高電平的情況下，輸出高電平。
[0076]或運算器250接收與運算器230和與運算器240的輸出值。在或運算器250的兩個輸出值中的一個輸出值為高電平的情況下，輸出指示開始核讀取的核讀取開始信號RSARD。從而，在將設(shè)置信號ACTCMDR_D和第二邊緣信號ACTCMDF都(例如，在高電平)被激活的情況下，核讀取開始信號RSARD被激活。脈沖發(fā)生器260利用核讀取開始信號RSARD的反向值產(chǎn)生重置信號RST。
[0077]圖10和圖11是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖。圖10和圖11示出在高頻率(例如，166Mbps或更高)下的操作。圖10示出連續(xù)執(zhí)行核讀取操作的示例，圖Π示出在核讀取操作正執(zhí)行時被停止的示例。
[0078]參照圖10，與時鐘CLK的第一邊緣(例如，上升沿)同步地產(chǎn)生第一邊緣信號ACTCMDRC S501)，并且與時鐘CLK的第一邊緣同步地輸入第一數(shù)據(jù)包信號PI。然后，與時鐘CLK的第二邊緣(例如，下降沿)同步地產(chǎn)生第一邊緣信號ACTCMDR (S502)，并且與時鐘CLK的第二邊緣同步地輸入第二數(shù)據(jù)包信號P2。
[0079]設(shè)置信號ACTCMDR_D從時鐘CLK的第一邊緣延遲分區(qū)地址設(shè)置時間tS_PADDR，然后被激活(S503)。這里，只有在經(jīng)過分區(qū)地址設(shè)置時間tS_PADDR之后，才可以使用分區(qū)地址。也就是說，分區(qū)地址設(shè)置時間tS_PADDR是發(fā)起后續(xù)操作所需的時間。當(dāng)?shù)谝粩?shù)據(jù)包信號Pl的緩沖器選擇信號BA被激活時，緩沖器選擇信號BA選擇地址緩沖器RAB_A至RAB_D中的一個地址緩沖器。將在地址緩沖器RAB_A至RAB_D中選擇的地址緩沖器的分區(qū)地址PADDR供應(yīng)到讀取電路20。
[0080]如上所示，核讀取開始信號RSARD是發(fā)起核讀取操作的執(zhí)行的內(nèi)部命令?；诘诙吘壭盘朅CTCMDF和設(shè)置信號ACTCMDR_D產(chǎn)生核讀取開始信號RSARD。在激活第二邊緣信號ACTCMDF然后激活設(shè)置信號ACTCMDR_D的情況下，激活核讀取開始信號RSARD (S504和 S505)。
[0081]由于在高頻下早于設(shè)置信號ACTCMDR_D激活第二邊緣信號ACTCMDF，可由設(shè)置信號ACTCMDR_D確定核讀取開始信號RSARD的激活時間。在經(jīng)過分區(qū)地址設(shè)置時間tS_PADDR之后激活設(shè)置信號ACTCMDR_D。在激活設(shè)置信號ACTCMDR_D之后激活核讀取開始信號RSARD的情況下，可利用分區(qū)地址PADDR執(zhí)行位線放電操作。可選擇地，可以只產(chǎn)生設(shè)置信號 ACTCMDR。
[0082]核讀取狀態(tài)信號RDST是指示執(zhí)行核讀取操作正被執(zhí)行的信號。在接收核讀取開始信號RSARD之后，激活核讀取狀態(tài)信號RDST (S506)。詳細(xì)地說，將核讀取狀態(tài)信號RDST激活到高電平時，執(zhí)行核讀取操作。如上所述，放電控制信號PLBLDIS是控制讀取電路(例如，圖3中的讀取電路20)的放電單元211的信號。將放電控制信號PLBLDIS激活到高電平以使位線放電。在接收到核讀取狀態(tài)信號RDST之后，激活放電控制信號PLBLDIS (S507)。
[0083]如上所述，預(yù)充電控制信號PCHGl是控制讀取電路(例如，圖3中的讀取電路20)的預(yù)充電單元212的信號。將預(yù)充電控制信號PCHGl激活到低電平以使位線放電。在接收到字線選擇信號PWLX時，激活預(yù)充電控制信號PCHGl (S508)。
[0084]同時，確定核讀取停止信號READST0P維持在不被激活的情況下的低狀態(tài)。詳細(xì)地講，在執(zhí)行核讀取操作時，解碼第二數(shù)據(jù)包信號P2以確認(rèn)第二行地址RADDR2中的一些(例如，圖6中的地址位al3和al4)是否與重疊窗口地址匹配。如果不是，則繼續(xù)執(zhí)行核讀取操作。因此，不激活核讀取停止信號READST0P。
[0085]參照圖11，在核讀取操作正執(zhí)行時被停止的情況下，執(zhí)行以下操作。與時鐘CLK的第一邊緣(例如，上升沿)同步地產(chǎn)生第一邊緣信號ACTCMDR (S501)。與時鐘CLK的第二邊緣(例如，下降沿)同步地產(chǎn)生第一邊緣信號ACTCMDR (S502)。設(shè)置信號ACTCMDR_D從時鐘CLK的第一邊緣延遲分區(qū)地址設(shè)置時間tS_PADDR，然后被激活(S503)。在激活第二邊緣信號ACTCMDF然后激活設(shè)置信號ACTCMDR_D的情況下，激活核讀取開始信號RSARD (S504和S505)。在接收到核讀取開始信號RSARD之后，激活核讀取狀態(tài)信號RDST (S506)。在接收到核讀取狀態(tài)信號RDST之后，激活放電控制信號PLBLDIS(S507)。在接收到字線選擇信號PWLX之后，激活預(yù)充電控制信號PCHGl (S508)。
[0086]在執(zhí)行核讀取操作時，激活核讀取停止信號READST0P。在執(zhí)行核讀取操作時，第二數(shù)據(jù)包信號P2的第二行地址RADDR2中的一些(例如，圖6中的地址位al3和al4)與重疊窗口地址匹配，停止核讀取操作，并且需要執(zhí)行重疊窗口寄存器讀取操作。因此，在第二數(shù)據(jù)包信號P2的第二行地址RADDR2中的一些與重疊窗口地址匹配的情況下，激活核讀取停止信號READST0P。
[0087]在接收到核讀取停止信號READST0P之后，核讀取狀態(tài)信號RDST失活到低電平(S511)。因此，字線選擇信號PWLX也失活(S512)，在接收到字線選擇信號PWLX之后，預(yù)充電控制信號PCHGl也失活(S513)。
[0088]根據(jù)本發(fā)明構(gòu)思的實施例，圖12和圖13是示出根據(jù)本發(fā)明構(gòu)思的實施例的操作非易失性存儲裝置的方法的時序圖。圖12和圖13示出在低頻率(例如，低于166Mbps)的操作。以下描述將針對圖10和圖11的區(qū)別。圖12示出連續(xù)執(zhí)行核讀取操作的示例，圖13示出在核讀取操作正執(zhí)行時被停止的示例。
[0089]參照圖12和圖13，在激活第二邊緣信號ACTCMDF然后激活設(shè)置信號ACTCMDR_D的情況下，激活核讀取開始信號RSARD (S504，S505)。由于在低頻下早于第二邊緣信號ACTCMDF激活設(shè)置信號ACTCMDR_D，因此可由第二邊緣信號ACTCMDF確定核讀取開始信號RSARD的激活時間。
[0090]圖14是根據(jù)本發(fā)明構(gòu)思的實施例的存儲系統(tǒng)的框圖。
[0091]參照圖14，存儲系統(tǒng)1000包括非易失性存儲裝置1100和控制器1200?？筛鶕?jù)圖1至圖13的描述構(gòu)造和操作非易失性存儲裝置1100。
[0092]控制器1200連接到主機和非易失性存儲裝置1100?？刂破?200響應(yīng)于來自主機的請求訪問非易失性存儲裝置1100。例如，控制器1200可控制非易失性存儲裝置1100的讀取、寫入、擦除和后臺操作。控制器1200提供非易失性存儲裝置1100和主機之間的接口?？刂破?200驅(qū)動用于控制非易失性存儲裝置1100的固件。[0093]作為示例，控制器1200還包括諸如隨機存取存儲器(RAM)、處理單元、主機接口、存儲器接口等的特征。RAM可用作處理單元的操作存儲器、非易失性存儲裝置1100和主機之間的高速緩沖存儲器、非易失性存儲裝置1100和主機之間的緩沖存儲器之間的至少一種。處理單元控制控制器1200的操作。
[0094]主機接口可以實現(xiàn)用于交換主機和控制器1200之間的數(shù)據(jù)的協(xié)議。例如，控制器1200可被構(gòu)造為通過諸如通用串行總線(USB)、多媒體卡(MMC)、外設(shè)部件互連標(biāo)準(zhǔn)(PCI)協(xié)議、PC1-高速(PC1-E)協(xié)議、先進技術(shù)附件(ATA)協(xié)議、串行-ATA協(xié)議、并行-ATA協(xié)議，小型計算機系統(tǒng)接口(SCSI)協(xié)議、增強型小磁盤接口(ESDI)協(xié)議和集成驅(qū)動電子(IDE)協(xié)議的各種接口協(xié)議中的一種協(xié)議與外部裝置(主機)通信。存儲器接口可與非易失性存儲裝置1100進行交互。這里，存儲器接口可包括例如NAND接口或NOR接口。
[0095]存儲系統(tǒng)1000還包括誤差校正塊。誤差校正塊可被構(gòu)造為利用誤差校正碼(ECC)檢測和校正存儲在存儲系統(tǒng)1000中的數(shù)據(jù)。作為示例，可作為控制器1200的組件提供誤差校正塊?？蛇x擇地，還可以將誤差校正塊提供為非易失性存儲裝置1100的組件。
[0096]可將控制器1200和非易失性存儲裝置1100集成在一個半導(dǎo)體裝置中。作為示例，可將控制器1200和非易失性存儲裝置1100集成在一個半導(dǎo)體裝置中以形成存儲卡。例如，可將控制器1200和非易失性存儲裝置1100集成在一個半導(dǎo)體裝置中以形成多媒體卡(MMC、RS-MMC, MMCmicro)、安全數(shù)字卡(SD、miniSD、microSD)、通用閃存(UFS)、PC 卡(原PCMCIA或PCMCIA卡)、致密閃存(CF)卡、智能媒體卡(SM)卡、記憶棒等，但不限于此。
[0097]作為另一示例，可將控制器1200和非易失性存儲裝置1100集成在一個半導(dǎo)體裝置中以形成固態(tài)盤/驅(qū)動器(SSD)。SSD包括被構(gòu)造為在半導(dǎo)體存儲器中存儲數(shù)據(jù)的存儲裝直。
[0098]在存儲系統(tǒng)1000形成SSD時，顯著提高連接到存儲系統(tǒng)1000的主機的操作速度。作為另一示例，存儲系統(tǒng)1000可包括或被包含于計算機、超移動個人計算機(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡(luò)平板、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲臺、導(dǎo)航裝置、黑盒子、數(shù)字相機、三維電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻錄像機、數(shù)字視頻播放器、能夠在無線環(huán)境下發(fā)送/接收信息的裝置、構(gòu)成家庭網(wǎng)絡(luò)的各種電子裝置中的一種、構(gòu)成計算機網(wǎng)絡(luò)的各種電子裝置中的一種、構(gòu)成遠(yuǎn)程信息處理網(wǎng)絡(luò)的各種電子裝置中的一種、RFID裝置或者嵌入式系統(tǒng)，但不限于此。
[0099]可以以各種方式封裝非易失性存儲裝置1100或存儲系統(tǒng)1000。例如，可在堆疊式封裝(PoP)、球柵陣列(BGA)封裝、芯片尺寸封裝(CSP)、塑料芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾組件中的沖模(die)、晶片形式的沖模、板上芯片(C0B)、陶瓷雙列直插式封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型集成電路(S0IC)、收縮型小外形封裝(SSOP)、薄型小尺寸封裝(TS0P)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶圓級組合封裝(WFP)或晶圓級處理棧封裝(WSP)0
[0100]圖15是根據(jù)本發(fā)明構(gòu)思的實施例的存儲系統(tǒng)的框圖。圖15中的存儲系統(tǒng)是在圖14中示出的存儲系統(tǒng)1000的變形。
[0101]參照圖15，存儲系統(tǒng)2000包括非易失性存儲器2100和控制器2200。非易失性存儲器2100包括多個非易失性存儲芯片。非易失性存儲芯片被分為多個組。每組的非易失性存儲芯片被構(gòu)造為通過公共通道與控制器2200通信。例如，非易失性存儲芯片可通過第一通道CHl至第k通道CHk與控制器2200通信。
[0102]每個非易失性存儲芯片可以以與圖1至圖13中所示的非易失性存儲裝置相同的方式被構(gòu)造。雖然在圖15中示出將多個非易失性存儲芯片連接到一個通道，但是可將存儲系統(tǒng)2000修改為將一個非易失性存儲芯片連接到通道。
[0103]圖16是根據(jù)本發(fā)明構(gòu)思的實施例的包括存儲系統(tǒng)的計算系統(tǒng)的框圖。計算系統(tǒng)可被構(gòu)造為包含圖14中所不的存儲系統(tǒng)1000和圖15中所不的存儲系統(tǒng)2000中的一種或兩種。
[0104]參照圖16，計算系統(tǒng)3000包括中央處理單元(CPU)3100、RAM3200、用戶接口 3300、電源3400和存儲系統(tǒng)2000。
[0105]通過系統(tǒng)總線3500將存儲系統(tǒng)2000電連接到CPU3100、RAM3200、用戶接口 3300和電源3400?？蓪⑼ㄟ^用戶接口 3300提供或由CPU3100處理的數(shù)據(jù)存儲在存儲系統(tǒng)2000中。在圖16中，可通過控制器2000將非易失性存儲器2100連接到系統(tǒng)總線3500。然而，非易失性存儲器2100可選擇地被構(gòu)造為直接連接到系統(tǒng)總線3500。
[0106]上述描述是對實施例的說明而不被解釋為對其限制。雖然已描述了一些實施例，但本領(lǐng)域技術(shù)人員將容易理解，在不實質(zhì)上脫離本發(fā)明構(gòu)思的范圍的情況下，可以在實施例中進行很多修改。因此，意圖所有這樣的修改旨都包括在由權(quán)利要求限定的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種非易失性存儲裝置，所述裝置包括: 存儲器核，包括多個可變電阻存儲單元； 輸入/輸出I/o電路，被構(gòu)造為依次接收第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號共同包括用于存儲器存取操作的信息，輸入/輸出I/O電路還被構(gòu)造為在解碼第一數(shù)據(jù)包信號時發(fā)起核存取操作，并且在解碼第二數(shù)據(jù)包信號時選擇性地繼續(xù)或停止核存取操作； 讀取電路，被構(gòu)造為在解碼第二數(shù)據(jù)包信號之前響應(yīng)于第一數(shù)據(jù)包信號執(zhí)行部分核存取操作。
2.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，所述核存取操作為非易失性存儲裝置的核讀取操作。
3.根據(jù)權(quán)利要求2所述的非易失性存儲裝置，其中，所述部分核存取操作為用于核讀取操作的位線放電操作。
4.根據(jù)權(quán)利要求2所述的非易失性存儲裝置，其中，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號分別包括用于核讀取操作的第一行地址和第二行地址。
5.根據(jù)權(quán)利要求4所述的非易失性存儲裝置，其中，I/O電路基于第二行地址確定第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號是與核讀取操作相應(yīng)還是與非核讀取操作相應(yīng)。
6.根據(jù)權(quán)利要求4所述的非易失性存儲裝置，其中，I/O電路在確定第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號與非核讀取操作相應(yīng)時停止核讀取操作，并在確定第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號與核讀取操作相應(yīng)時繼續(xù)核讀取操作。
7.根據(jù)權(quán)利要求4所述的非易失性存儲裝置，其中，第一行地址為第二行地址的上層地址。
8.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，第一數(shù)據(jù)包信號包括命令。
9.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，I/O電路包括存儲有分區(qū)地址的多個地址緩沖器，并且第一數(shù)據(jù)包信號包括用于選擇所述多個地址緩沖器中的一個地址緩沖器的緩沖器選擇信號。
10.根據(jù)權(quán)利要求9所述的非易失性存儲裝置，其中，讀取電路利用由緩沖器選擇信號選擇的地址緩沖器的分區(qū)地址執(zhí)行所述部分核讀取操作。
11.根據(jù)權(quán)利要求10所述的非易失性存儲裝置，其中，在分區(qū)地址的設(shè)置時間之后，讀取電路執(zhí)行所述部分核讀取操作。
12.根據(jù)權(quán)利要求8所述的非易失性存儲裝置，其中，在I/O電路接收第二數(shù)據(jù)包信號之后，讀取電路執(zhí)行所述部分核讀取操作。
13.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，作為確定第二數(shù)據(jù)包信號與重疊窗口地址重疊的結(jié)果，停止核存取操作。
14.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，與時鐘信號的上升沿同步地提供第一數(shù)據(jù)包信號至I/O電路，與時鐘信號的下降沿同步地提供第二數(shù)據(jù)包信號至I/O電路。
15.根據(jù)權(quán)利要求1所述的非易失性存儲裝置，其中，可變電阻存儲單元包括相變存儲單元。
16.一種操作非易失性存儲裝置的方法，所述方法包括: 依次接收第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號，第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號共同包括用于存儲器存取操作的信息； 解碼第一數(shù)據(jù)包信號，在解碼第一數(shù)據(jù)包信號時發(fā)起針對非易失性存儲裝置的存儲器陣列的核存取操作，之后解碼第二數(shù)據(jù)包信號； 在解碼第二數(shù)據(jù)包信號時選擇性地繼續(xù)或停止核存取操作。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述核存取操作是非易失性存儲裝置的核讀取操作。
18.根據(jù)權(quán)利要求16所述的方法，其中，發(fā)起核存取操作的步驟包括在存儲器陣列上執(zhí)行位線放電操作。
19.根據(jù)權(quán)利要求18所述的方法，其中，繼續(xù)核存取操作的步驟包括在存儲器陣列上執(zhí)行位線預(yù)充電操作和開發(fā)操作。
20.根據(jù)權(quán)利要求16所述的方法，還包括:在停止核存取操作時，基于第一數(shù)據(jù)包信號和第二數(shù)據(jù)包信號中的 信息，訪問重疊窗口寄存器。
【文檔編號】G11C7/10GK104036815SQ201410049098
【公開日】2014年9月10日 申請日期:2014年2月12日 優(yōu)先權(quán)日:2013年3月4日
【發(fā)明者】樸恩惠, 鄭會柱, 權(quán)容震, 權(quán)孝珍, 李墉焌 申請人:三星電子株式會社