磁阻存儲設備的架構(gòu)的制作方法
【專利摘要】提供了一種包括列譯碼器、多個子單元塊以及位線選擇電路的半導體存儲設備。列譯碼器被配置為對列地址進行譯碼，并且驅(qū)動列選擇信號。每一個子單元塊包括多個位線、多個字線、以及被連接到多個位線和多個字線的多個存儲單元。位線選擇器電路包括多個位線連接控制器，并且被配置為響應于列選擇信號來選擇一個或者多個位線。分別響應于列選擇信號的第一和第二列選擇信號，每一個位線連接控制器將相應的第一位線電耦接到對應的第一和第二局部輸入/輸出（I/O）線。
【專利說明】磁阻存儲設備的架構(gòu)
[0001]對相關(guān)申請的交叉引用
[0002]本申請要求于2012年8月17日提交的韓國專利申請N0.10-2012-0090299的優(yōu)先權(quán),通過引用將其公開的全部內(nèi)容合并于此
【技術(shù)領(lǐng)域】
[0003]各種示例性實施例涉及一種存儲設備，并且更具體地，涉及一種包括自旋轉(zhuǎn)移扭矩型磁阻隨機存取存儲器(STT-MRAM)單元的磁阻存儲設備。
【背景技術(shù)】
[0004]隨著半導體產(chǎn)品的體積的減少，日益需要增加半導體產(chǎn)品的數(shù)據(jù)處理量。因此，希望提高用于半導體產(chǎn)品的存儲設備的操作速度和集成密度。為了滿足這些需求，例如，已經(jīng)提出被配置為使用電阻隨著磁性體的極性而變化來提供存儲器功能的磁阻隨機存取存儲器(MRAM)。
[0005]近來，已經(jīng)對于實現(xiàn)被優(yōu)化用于包括MRAM單元的高速低功耗移動設備的半導體存儲設備的方法進行研究。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供了一種磁阻隨機存取存儲設備(MRAM)的架構(gòu)，其可以優(yōu)化MRAM的操作特性，并且提高MRAM的元件的集成密度。
[0007]根據(jù)一個實施例，半導體存儲設備包括行譯碼器、列譯碼器、多個子單元塊、多個位線讀出放大器區(qū)域、多個子字線驅(qū)動器、以及位線連接控制器。行譯碼器被配置為譯碼行地址和驅(qū)動全局字線驅(qū)動信號。列譯碼器被配置為譯碼列地址和驅(qū)動列選擇信號以選擇特定的位線。多個子單元塊中的每一個包括:多個位線、多個字線、以及連接到多個位線和多個字線的多個存儲單元。位線讀出放大器區(qū)域中的每一個包括位線讀出放大器，且沿第一方向被布置在兩個子單元塊之間，并且位線讀出放大器中的每一個被配置為讀出和放大對應位線的數(shù)據(jù)。子字線驅(qū)動器中的每一個沿與第一方向垂直的第二方向被布置在兩個子單元塊之間，并且被配置為響應于全局字線驅(qū)動信號來驅(qū)動對應字線。分別響應于列選擇信號的第一和第二列選擇信號，位線連接控制器中的每一個將相應的第一位線電耦接到對應的第一和第二局部輸入/輸出(I/o)線。
[0008]根據(jù)另一個實施例，一種半導體存儲設備包括多個單元塊、行譯碼器、列譯碼器、多個位線讀出放大器區(qū)域。單元塊中的每一個包括與沿第一方向延伸的多個位線和沿垂直于第一方向的第二方向延伸的多個字線連接的多個存儲單元。行譯碼器被配置為譯碼行地址，并且驅(qū)動字線上的字線驅(qū)動信號。列譯碼器被配置為譯碼列地址，并且驅(qū)動列選擇線上的列選擇信號。位線讀出放大器區(qū)域中的每一個包括沿第一方向被布置在單元塊之間的位線讀出放大器。位線讀出放大器區(qū)域的第一位線讀出放大器區(qū)域包括第一P區(qū)和第一N區(qū)。第一 P區(qū)包括沿第一方向布置的多個PMOS晶體管。第一 N區(qū)包括沿第一方向上布置、并且在第二方向上與第一 P區(qū)間隔開的多個NMOS晶體管。
[0009]根據(jù)又一實施例，一種半導體存儲設備包括第一阱中的存儲單元區(qū)域、行譯碼器、列譯碼器、子字線驅(qū)動器、位線讀出放大器、以及第二和第三阱。存儲單元區(qū)域包括連接到多個字線和多個位線的多個存儲單元，其中，存儲單元被形成在作為第一類型阱的第一阱中。行譯碼器被配置為譯碼行地址和輸出全局字線驅(qū)動信號。列譯碼器被配置為譯碼列地址和輸出列選擇信號。行譯碼器和列譯碼器被布置在外圍電路區(qū)域中。子字線驅(qū)動器被配置為響應于全局字線驅(qū)動信號來輸出各個字線驅(qū)動信號。位線讀出放大器包括多個PMOS和NMOS晶體管。子字線驅(qū)動器和位線讀出放大器被布置在核心電路區(qū)域中。作為第二類型阱的第二阱與第一類型阱不同，并且被布置為與第一阱的第一側(cè)相鄰。第三阱是第二類型阱，并且被布置為和與第一側(cè)相對的第一阱的第二側(cè)相鄰。第一阱包括連接到第一電壓端的第一阱偏置區(qū)域。第二和第三阱中的每一個分別包括連接到第二和第三電壓端的第二和第三偏置區(qū)域。第一電壓端被配置為接收與由第二和第三電壓端中的每一個所接收的不同的第一電壓電平。第一至第三阱被布置在作為第二類型阱的第四阱上。
【專利附圖】

【附圖說明】
[0010]參考附圖，從下面的詳細描述中，示例性實施例將被更清楚地理解，在附圖中:
[0011]圖1是根據(jù)一些實施例的磁阻存儲設備的框圖；
[0012]圖2是在根據(jù)一些實施例的圖1的磁阻存儲設備中包括的存儲單元陣列的示例的電路圖；
[0013]圖3是根據(jù)一些實施例的構(gòu)成圖2的存儲單元陣列的磁阻存儲單元的示例的電路圖；
[0014]圖4是根據(jù)一個實施例的圖3的磁阻存儲單元的三維圖；
[0015]圖5和圖6是示出根據(jù)一些實施例的、由于寫入數(shù)據(jù)而導致的磁隧道結(jié)(MTJ)元件的磁化方向的視圖；
[0016]圖7是示出根據(jù)一個實施例的MTJ元件的寫操作的視圖；
[0017]圖8到圖12是根據(jù)一些實施例的、在圖2的存儲單元陣列中包括的MTJ元件的視圖；
[0018]圖13示出根據(jù)一些實施例的、構(gòu)成磁阻存儲設備的半導體存儲器芯片的示例性布局;
[0019]圖14示出根據(jù)一些實施例的、在圖13中所示的存儲體的示例性布局；
[0020]圖15示出根據(jù)一些實施例的、在圖14中所示的子單元塊的示例性布局；
[0021]圖16示出根據(jù)一個實施例的字線、局部字線以及全局字線的示例性布局；
[0022]圖17示出根據(jù)一個實施例的位線連接控制器的示例性布局；
[0023]圖18示出根據(jù)一個實施例的位線連接控制器的示例性布局；
[0024]圖19示出根據(jù)一個實施例的位線連接控制器的示例性布局；
[0025]圖20是根據(jù)一個實施例的位線連接控制器的示例性電路圖；
[0026]圖21是根據(jù)一個實施例的位線連接控制器的示例性電路圖；
[0027]圖22是根據(jù)一個實施例的位線連接控制器的示例性電路圖；
[0028]圖23是根據(jù)一個實施例的、圖20的位線連接控制器的示例性視圖；[0029]圖24是根據(jù)一個實施例的、圖20的位線連接控制器的示例性視圖；
[0030]圖25是根據(jù)一個實施例的、圖21的位線連接控制器的示例性視圖；
[0031]圖26是根據(jù)一個實施例的、圖22的位線連接控制器的示例性視圖；
[0032]圖27是用于解釋根據(jù)一個實施例的在位線讀出放大器區(qū)域中的晶體管布局的示例性視圖；
[0033]圖28是根據(jù)一個實施例的、在圖27中所示的晶體管布局的局部放大圖；
[0034]圖29是用于解釋根據(jù)一個實施例的在位線讀出放大器區(qū)域中的晶體管布局的示例性視圖；
[0035]圖30是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性圖；
[0036]圖31是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性視圖；
[0037]圖32是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性視圖；
[0038]圖33是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊的示例性視圖；
[0039]圖34是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊的示例性視圖；
[0040]圖35是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊的示例性視圖；
[0041]圖36是根據(jù)一些實施例的包括多個半導體層的堆疊式半導體設備的示例性示意圖；
[0042]圖37是根據(jù)一些實施例的包括磁阻存儲設備的存儲器系統(tǒng)的示例的框圖；
[0043]圖38是根據(jù)一些實施例的包括磁阻存儲設備和光學鏈路的存儲器系統(tǒng)的示例的框圖；
[0044]圖39是根據(jù)一些實施例的包括磁阻存儲設備的信息處理系統(tǒng)的示例的框圖；以及
[0045]圖40是根據(jù)一些實施例的包括磁阻存儲設備的信息處理系統(tǒng)的示例的框圖?！揪唧w實施方式】
[0046]將參考附圖來更全面描述本公開的示例性實施例，在附圖中示出了本公開的示例性實施例。然而，本公開可以以許多替換的形式來具體化，并且不應該被解釋為限于這里所闡述的實施例。
[0047]因此，可以以各種方式修改本公開，并且可以采取各種替代形式，在附圖中示出了本發(fā)明的特定實施例，并在下文中對其進行詳細描述來作為示例。這并不旨在將本發(fā)明限制為所公開的特定形式。與此相反，本發(fā)明涵蓋落入所附權(quán)利要求的精神和范圍內(nèi)的所有修改、等同物和替換。在整個附圖和詳細描述中，始終用相同的參考標號來表示示例性實施例的元件。
[0048]將會理解的是，盡管這里可以使用術(shù)語第一、第二等以指示本公開中的元件，除非另有注明，否則，這樣的元件不應該被解釋為受限于這些術(shù)語。例如，第一元件可以被稱為第二元件，并且第二元件也可以被稱為第一元件，而不脫離本公開的范圍。
[0049]將會理解的是，當元件被稱為“連接”或“耦接”到另一元件時，其可以直接連接或耦接到其他元件或者可能存在中間元件。與此相反，當元件被稱為“直接連接”或“直接耦接”到另一元件時，不存在中間元件。用來描述元件之間的關(guān)系的其它詞語應該以類似的方式解釋(例如，“之間”與“直接之間”，“相鄰”與“直接相鄰”等)。
[0050]這里用來描述實施例的術(shù)語并不意在限制本公開的范圍。冠詞“一”，“一個”和“該”是如下的單數(shù)形式，其具有單數(shù)的指代，然而在本文件中對該單數(shù)形式的使用不應當排除存在一個以上的指代物。換句話說，除非上下文清楚地另有指示，否則以單數(shù)形式表示的本公開的元件在數(shù)量上可以是一個或多個。應該進一步理解，在本文中使用時，諸如“包括”和/或“包含”的術(shù)語指示存在所述特征、項目、步驟、操作、元件、和/或組件，但不排除存在或添加一個或多個其它特征、項目、步驟、操作、元件、組件和/或它們的組。
[0051]除非另有定義，否則本文所用的所有術(shù)語(包括技術(shù)和科學術(shù)語)都將按照本公開所屬的本領(lǐng)域的習慣來理解。將進一步理解的是，除非本文中清楚地定義，否則公共使用的術(shù)語應該按照相關(guān)領(lǐng)域的習慣來理解，而不是被理解為理想化的或過于正式的意義。
[0052]還應當注意到，在一些替換實施方式中，操作可以不按照流程圖中示出的序列來執(zhí)行。例如，在圖中所示的要被連續(xù)執(zhí)行的兩個操作事實上可基本同時執(zhí)行或者甚至可以以與所示的順序相反的順序來執(zhí)行，這取決于所涉及的功能/活動。
[0053]現(xiàn)在將參照在其中示出了實施例的附圖來全面地更詳細地描述本公開。
[0054]圖1是根據(jù)一些實施例的磁阻存儲設備100的框圖。
[0055]參考圖1，磁阻存儲設備100可以包括命令譯碼器110、地址輸入緩沖器120、行譯碼器130、列譯碼器140、源極線電壓發(fā)生器150、存儲單元陣列160、輸入/輸出(I/O)讀出放大器170和I/O電路180。
[0056]命令譯碼器110可以譯碼芯片選擇信號CSB、行地址選通信號RASB、列地址選通信號CASB、寫使能信號WEB以及時鐘使能信號CKE，產(chǎn)生多個控制信號，并且控制布置在磁阻存儲設備100中的電路。
[0057]存儲單元陣列160可以包括，例如，多個自旋轉(zhuǎn)移扭矩磁阻隨機存取存儲器(spintransfer torque-magneto-resistive random access memory, STT-MRAM)單兀，并且口向應于字線驅(qū)動信號WL_s和列選擇信號CSL_s來進行操作。
[0058]地址輸入緩沖區(qū)120可以基于外部地址ADDR來產(chǎn)生行地址ADDR_X和列地址ADDR_Y。
[0059]行譯碼器130可以譯碼行地址ADDR_X，生成譯碼后的行地址，并且基于譯碼后的行地址來生成字線驅(qū)動信號WL_s。
[0060]列譯碼器140可以譯碼列地址ADDR_Y，生成譯碼后的列地址，并且基于譯碼后的列地址來生成列選擇信號CSL_s。
[0061 ] 源極線電壓發(fā)生器150可以響應于外部電源電壓來產(chǎn)生源極線驅(qū)動電壓VSL，并且將源極線驅(qū)動電壓VSL提供給存儲單元陣列160的源極線。在待機模式或省電模式下，源極線電壓發(fā)生器150可以禁用構(gòu)成源極線電壓發(fā)生器150的部分或全部電路。此外，源極線電壓發(fā)生器150可以響應于模式寄存器配置(MRS)信號來禁用構(gòu)成源極線電壓發(fā)生器150的部分或全部電路。
[0062]I/O讀出放大器170可以放大通過局部I/O線LIO從存儲單元陣列160輸出的數(shù)據(jù)，輸出第一數(shù)據(jù)，并且通過局部I/O線LIO將輸入數(shù)據(jù)DIN傳送到存儲單元陣列160。
[0063]I/O電路180可以確定第一數(shù)據(jù)的輸出順序，執(zhí)行并行到串行轉(zhuǎn)換操作，生成輸出數(shù)據(jù)DOUT，緩沖輸入數(shù)據(jù)DIN，并且將緩沖的輸入數(shù)據(jù)DIN提供到I/O讀出放大器170。
[0064]圖2是根據(jù)一些實施例的在圖1的磁阻存儲設備中包括的存儲單元陣列160的示例的電路圖。
[0065]參考圖2，存儲單元陣列160可以被連接到寫驅(qū)動器210、位線選擇電路220、源極線電壓發(fā)生器150以及讀出放大器230。
[0066]存儲單元陣列160可以包括多個字線WLl至WLm，以及多個位線BLl至BLn，并且存儲單元161可以被分別插入在字線WLl至WLm以及位線BLl到BLn之間。
[0067]存儲單元陣列160可以包括:存儲單元晶體管MNl I至MNmn，柵極分別連接到字線WLl至WLm ；以及MTJ元件MTJll至MTJmn，分別連接在存儲單元晶體管MNll到MNmn以及位線BLl到BLn之間。各個存儲單元晶體管麗11到麗In的源極可以被連接到源極線SL。
[0068]響應于列選擇信號CSL_sl至CSL_sn，位線選擇電路220可以選擇性地將位線BLl到BLn連接到讀出放大器230。
[0069]讀出放大器230可以放大位線選擇電路220的輸出電壓信號與參考電壓VREF之間的差，并且生成輸出數(shù)據(jù)D0UT。
[0070]寫驅(qū)動器210可以被連接到位線BLl至BLn，基于寫數(shù)據(jù)來生成編程電流，并且將編程電流提供到位線BLl至BLn。為了磁化包含在存儲單元陣列160中的MTJ元件，可以向源極線SL施加比施加到位線BLl到BLn的電壓更高的電壓。源極線電壓發(fā)生器150可以產(chǎn)生源極線驅(qū)動電壓VSL，并且將源極線驅(qū)動電壓VSL提供到存儲單元陣列160的源極線SL0
[0071]圖3是根據(jù)一個實施例的構(gòu)成圖2的存儲單元陣列160的磁阻存儲單元的示例的電路圖。
[0072]參考圖3，磁阻存儲單元161可以包括:包含匪OS晶體管的存儲單元晶體管麗11、和MTJ元件MTJ11。存儲單元晶體管麗11可以包括連接到字線WLl的柵極和連接到源極線SL的源極。MTJ元件MTJll可以被連接在存儲單元晶體管麗11的漏極與位線BLl之間。
[0073]圖4是根據(jù)一個實施例的圖3的磁阻存儲單元的三維圖。
[0074]參考圖4，MTJ元件MTJll可以包括具有預定的固定磁化方向的固定層(pinnedlayer) PL、沿外部施加的磁場的方向而磁化的自由層FL、以及在固定層PL與自由層FL之間形成的隧道勢壘層BL。為了固定固定層PL的磁化方向，MTJ元件MTJlI可以進一步包括反鐵磁層(未示出)。圖4的MTJ元件MTJll可以是組成STT-MRAM的MTJ元件。
[0075]為了使能STT-MRAM的寫操作，可以將邏輯高電壓施加到字線WLl來導通存儲單元晶體管麗11，并且可以將寫電流施加到位線BLl與源極線SL之間。為了使能STT-MRAM的讀操作，可以將邏輯高電壓施加到字線WLl來導通存儲單元晶體管麗11，并且可以將讀電流從位線BLl向源極線SLO施加，使得可以基于由于所施加的讀電流所導致的MTJ元件的電阻來確定存儲在存儲單元中的數(shù)據(jù)。
[0076]圖5和圖6是示出根據(jù)一些實施例的、由于寫入數(shù)據(jù)而導致的MTJ元件的磁化方向的視圖。
[0077]MTJ元件的電阻可以根據(jù)自由層FL的磁化方向而變化。當讀電流I被施加到MTJ元件時，可以根據(jù)MTJ元件的電阻來輸出數(shù)據(jù)電壓。由于讀電流I的電流密度比寫電流低得多，所以自由層FL的磁化方向?qū)⒉粫捎谧x電流I而變化。[0078]參考圖5，在MTJ元件中，自由層FL的磁化方向可以與固定層PL的磁化方向平行。在這種情況下，MTJ元件可以具有較低的電阻。在此，可以讀取數(shù)據(jù)“ O ”。
[0079]參考圖6，在MTJ元件中，自由層FL的磁化方向可以與固定層PL的磁化方向反平行。在這種情況下，MTJ元件可以具有較高的電阻。在此，可以讀取數(shù)據(jù)“I”。
[0080]雖然圖5和圖6示出其中MTJ元件的自由層FL和固定層PL是水平磁性元件的情況，但是在其他實施例中，自由層FL和固定層PL可以是垂直磁性元件。
[0081]圖7是根據(jù)一個實施例的MTJ元件的寫操作的視圖。
[0082]參考圖7，可以根據(jù)流過MTJ元件的寫電流WCl和WC2的方向來確定自由層FL的磁化方向。例如，當施加第一寫電流WCl時,具有與固定層PL相同的自旋方向的自由電子可以向自由層FL施加扭矩。結(jié)果，自由層FL可以與固定層PL平行地被磁化為。當施加第二寫電流WC2時，具有與固定層PL相反的自旋方向的電子可以返回到自由層FL，并且施加扭矩。結(jié)果，自由層FL可以與固定層PL反平行地被磁化。例如，在MTJ元件中，自由層FL的磁化方向可以由于自旋轉(zhuǎn)移扭矩(STT )而變化。
[0083]圖8至圖12是根據(jù)一些實施例的在圖2的存儲單元陣列中包括的MTJ元件的視圖。
[0084]圖8和圖9是根據(jù)一些實施例的STT-MRAM中具有水平磁化方向的MTJ元件的視圖。在具有水平磁化方向的MTJ元件中，其中電流流動的方向可以基本上與易磁化軸垂直。
[0085]參考圖8，MTJ元件可以包括自由層FL、隧道勢壘層BL、固定層PL、和反鐵磁層AFL。
[0086]自由層FL可以包括具有可變磁化方向的材料。自由層FL的磁化方向可以由于存儲單元內(nèi)部和/或外部提供的電場/磁場的因`素而變化。自由層FL可以包括含有鈷(Co)、鐵(Fe )、和鎳(Ni )中的至少一種的鐵磁材料。例如，自由層FL可以包括從由FeB、Fe、Co、N1、
Dy λ CoFe λ NiFe λ MnAs λ MnBi λ MnSb λ CrO2 λ MnOFe2O3 λ FeOFe2O3 λ NiOFe2O3λ CuOFe2O3 λ MgOFe2O3λEuO以及Y3Fe5O12構(gòu)成的組中選擇的至少一個。
[0087]隧道勢壘層BL可以具有小于自旋擴散距離的厚度。隧道勢壘層BL可以包括非磁性材料。在示例中，隧道勢壘層BL可以包括從由鎂(Mg)、鈦(Ti )、鋁(Al)、鎂鋅(MgZn)、和鎂硼(MgB)氧化物以及鈦(Ti)氮化物和釩(V)氮化物構(gòu)成的組中選擇的至少一個。
[0088]固定層PL可以具有由于反鐵磁層AFL而導致的固定磁化方向。此外，固定層PL可以包括鐵磁材料。例如，固定層PL可以包括從由CoFeB、Fe、Co、N1、Gd、Dy、CoFe, NiFe,MnAs、MnB1、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO 以及 Y3Fe5O12構(gòu)成的組中選擇的至少一個。
[0089]反鐵磁層AFL可以包括反鐵磁材料。例如，反鐵磁層AFL可以包括從由PtMn、IrMn、MnO、MnS, MnTe, MnF2, FeCl2, FeO、CoCl2, CoO、NiCl2, NiO 以及 Cr 構(gòu)成的組中選擇的至少一個。
[0090]在另一個實施例中，由于MTJ元件的自由層和固定層中的每個由鐵磁材料形成，所以可能在鐵磁材料的邊緣處產(chǎn)生漏磁場。漏磁場可能會減少磁阻或增加自由層的電阻磁力，并且影響開關(guān)特性，從而形成不對稱開關(guān)。因此，需要一種被配置為用于減少或控制在MTJ元件的鐵磁材料中產(chǎn)生的漏磁場的結(jié)構(gòu)。
[0091]參考圖9，MTJ元件的固定層PL可以包括合成的反鐵磁(SAF)層。固定層PL可以包括第一鐵磁層11、稱合層12和第二鐵磁層13。第一和第二磁性層11和13中的每個可以包括從由 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、CrO2、MnOFe2O3^ FeOFe2O3^Ni0Fe203、CuOFe2O3、MgOFe2O3、EuOJP Y3Fe5O12構(gòu)成的組中選擇的至少一個。在該情況下，第一鐵磁層11和第二鐵磁層13可以具有不同的磁化方向，并且第一和第二鐵磁層11和13中的每個的磁化方向被固定。耦合層12可以包括釕(Ru)。 [0092]圖10是根據(jù)一個實施例的在STT-MRAM中包括的MTJ元件的視圖。具有垂直磁化方向的MTJ元件可以具有與其中電流移動的方向基本上平行于易磁化軸。參照圖10，MTJ元件可以包括自由層FL、固定層PL和隧道勢壘層BL。
[0093]當自由層FL的磁化方向與固定層PL的磁化方向平行時，電阻可以變低，而當自由層FL的磁化方向與固定層FL的磁化方向反平行時，電阻可以變高。可以根據(jù)電阻來存儲數(shù)據(jù)。
[0094]為了實現(xiàn)具有垂直磁化方向的MTJ元件，自由層FL和固定層PL可以由具有高磁各向異性能量的材料來形成。具有高磁各向異性能量的材料可以包括無定形稀土元素的合金、諸如(Co/Pt)n或(Fe/Pt)n的多層薄膜以及具有LlO晶體結(jié)構(gòu)的有序晶格材料。例如，自由層FL可以包括有序合金，并且可以包括從由鐵(Fe)、鈷(Co)、鎳(Ni)、鈀(Pd)、鉬(卩七)構(gòu)成的組中選擇的至少一個。例如，自由層FL可以包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金以及Co-N1-Pt合金中的至少一個。例如,這些合金可以由化學計量法通過 Fe50Pt50' Fe50Pd50' Co50Pd50' Co50Pt50' Fe30Ni20Pt50' Co30Fe20Pt50或者 Co3ciNi2tlPt5tl 來表示。
[0095]固定層PL可以包括有序合金，并且可以包括從由Fe、Co、N1、Pd、Pt組成的組中選擇的至少一個。例如，固定層PL可以包括從由Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金以及Co-N1-Pt合金組成的組中選擇的至少一個。例如,這些合金可以由化學計量法通過 Fe50Pt50' Fe50Pd50' Co50Pd50' Co50Pt50' Fe30Ni20Pt50' Co30Fe20Pt50或者 Co3ciNi2tlPt5tl 來表示。
[0096]圖11和圖12是根據(jù)一些實施例的、作為包括在STT-MRAM中的MTJ元件的雙MTJ元件的視圖。雙MTJ元件可以具有其中分別在自由層的兩側(cè)布置隧道勢壘層和固定層的結(jié)構(gòu)。
[0097]參考圖11，形成水平磁場的雙MTJ元件可以包括第一固定層PL2、第一隧道勢壘層BL2、自由層FL、第二隧道勢壘層BLl以及第二固定層PL1。形成各個層的材料可以與以上參考圖8所述的自由層FL、隧道勢壘層BL和固定層PL的材料相同或者相似。
[0098]在這種情況下，當?shù)谝还潭▽覲L2被固定在與第二固定層PLl相反的磁化方向上時，由第一和第二固定層PL2和PLl造成的磁力可以基本彼此抵消。因此，雙MTJ元件可以使用比典型MTJ元件更小的電流來執(zhí)行寫操作。
[0099]另外，因為由于第二隧道勢壘層BLl而導致在讀操作期間雙MTJ元件提供更高的電阻，因此可以獲取更加清楚的數(shù)據(jù)值。
[0100]參考圖12，形成垂直磁場的雙MTJ元件可以包括第一固定層PL2、第一隧道勢壘層BL2、自由層FL、第二隧道勢壘層BLl和第二固定層PL1。形成各個層的材料可以與以上參考圖8所述的自由層FL、隧道勢壘層BL和固定層PL的材料相同或者相似。
[0101]在這種情況下，當?shù)谝还潭▽覲L2被固定在與第二固定層PLl相反的磁化方向上時，由第一和第二固定層PL2與PLl所造成的磁力可以基本上彼此抵消。因此，雙MTJ元件可以使用比典型的MTJ元件更小的電流來執(zhí)行寫操作。
[0102]圖13示出根據(jù)一些實施例的、構(gòu)成磁阻存儲設備的半導體存儲器芯片1300的示例性布局。
[0103]參考圖13，半導體存儲器芯片1300可以包括四個存儲體——體A到體D1310。包括多個STT-MRAM單元的多個子單元塊可以被布置在體1310的每一個中。行譯碼器1320和列譯碼器1330可以被布置為與每個體1310相鄰。同樣，用于與外部通信的焊盤(PAD)可以被布置在布置于半導體存儲器芯片1300的邊緣和中心的外圍區(qū)域中。此外，源極線電壓發(fā)生器1341和1342可以被布置在布置于半導體存儲器芯片1300中心處的外圍區(qū)域中。行譯碼器1320、列譯碼器1330以及源極線電壓發(fā)生器1341和1342可以構(gòu)成外圍電路。
[0104]雖然圖13示出在其中提供2個源極線電壓發(fā)生器1341和1342的實施例，但是源極線電壓發(fā)生器可以以等于存儲體1310的數(shù)量來提供，使得源極線驅(qū)動電壓可以被分別施加到存儲體1310?；蛘?，一個源極線電壓發(fā)生器可以被提供在半導體存儲器芯片1300的外圍區(qū)域中，并且將源極線驅(qū)動電壓施加到半導體存儲器芯片1300的所有存儲體1310中的每一個上。
[0105]行譯碼器1320可以沿半導體存儲器芯片1300的短軸方向來布置，而列譯碼器1330可以沿其長軸方向來布置。此外，分別分配給兩個相鄰的存儲體1310的行譯碼器1320可以彼此相鄰地布置，并且在其之間共享控制線(未示出)。
[0106]在一些實施例中，半導體存儲器芯片1300的存儲體1310的數(shù)量可以不是4，而是8或更多。
[0107]圖14示出根據(jù)一些實施例的、在圖13中所示的存儲體1310的示例性布局。
[0108]參考圖14，在存儲體1310中，可以沿第一方向布置I個子單元塊SCB，并且可以沿與第一方向正交的第二方向布置J個子單元塊SCB。多個位線、多個字線以及多個STT-MRAM單元可以被布置在每個子單元塊SCB中。多個STT-MRAM單元可以被布置在位線與字線之間的交叉處。
[0109]1+1個子字線驅(qū)動器區(qū)域SWD可以沿第一方向被布置在子單元塊SCB之間。子字線驅(qū)動器可以被布置在子字線驅(qū)動器區(qū)域SWD中。
[0110]J+1個位線讀出放大器區(qū)域BLSA可以沿第二方向被布置在子單元塊之間。被配置為讀出在存儲單元中存儲的數(shù)據(jù)的讀出放大器可以被布置在位線讀出放大器區(qū)域BLSA中。
[0111]圖15示出根據(jù)一些實施例的、在圖14中所示的子單元塊SCB的示例性布局。
[0112]參考圖15，子單元塊SCB可以包括MXN個存儲單元1501，其可以分別被連接到被布置為沿第一方向延伸的M個字線WLl至WLM，并且可以分別被連接到被布置為沿與第一方向正交的第二方向延伸的N個位線BLl至BLN。存儲單元1501可以是STT-MRAM單元1501。
[0113]圖16示出根據(jù)一個實施例的字線、局部字線以及全局字線的示例性布局。
[0114]參考圖16，局部字線LWL可以沿與字線WL平行的方向布置。
[0115]局部字線LWL可以將子字線驅(qū)動器區(qū)域SWD的子字線驅(qū)動器1610與子單元塊SCB的字線WL連接。
[0116]在布置在子單元塊SCB的N個字線之中，N/2個字線可以被分別連接到如下的N/2個局部字線LWL:這所述N/2個局部字線LWL被連接到布置在子單元塊SCB的字線方向的一側(cè)上的子字線驅(qū)動器區(qū)域SWD的子字線驅(qū)動器上，而其余的N/2個字線可以分別被連接到如下的N/2個局部字線LWL:這所述N/2個局部字線LWL被連接到布置在子單元塊SCB的字線方向的另一側(cè)上的子字線驅(qū)動器區(qū)域SWD的子字線驅(qū)動器上。此結(jié)構(gòu)可被稱為單元字線連接結(jié)構(gòu)。
[0117]在單元字線連接結(jié)構(gòu)中，N個局部字線中的N/2個可以被布置在子單元塊SCB的字線方向的一側(cè)，而N個局部字線中的其余N/2個可以被布置在單元塊SCB的字線方向的另一側(cè)。
[0118]單元字線連接結(jié)構(gòu)中的N個字線WL可以以之字形被連接到布置在子單元塊SCB的字線方向的兩側(cè)上的局部字線LWL。例如，奇數(shù)字線WL可以被連接到布置在子單元塊SCB的字線方向的一側(cè)上的局部字線LWL，而偶數(shù)字線WL可以被連接到布置在其另一側(cè)上的局部字線LWL。
[0119]與布置在一個子單元塊SCB中的N個字線WL相對應的局部字線LWL可以使用A位地址來匹配，并且可以滿足其中N等于2a的關(guān)系。
[0120]全局字線GWL可以被連接到行譯碼器。
[0121]全局字線GWL可以被布置在與在其中布置字線WL和局部字線LWL的層不同的層中。
[0122]一個全局字線GWL可以沿與字線WL平行的方向來布置，并且通過子字線驅(qū)動器1610、以1:N (=2a)的比率連接到單元字線連接結(jié)構(gòu)的局部字線LWL上。
[0123]圖17示出根據(jù)一個實施例的位線連接控制器的示例性布局。
[0124]參考圖17，位線選擇電路包括位線連接控制器1701至1708，并且被配置為響應于列選擇信號來選擇一個或多個位線。在一個實施例中，可以通過使用列選擇線CSL0_PT1來控制子單元塊1700的8個位線BL〈0>至BL〈7>與對應局部I/O線L100_PT1至L107_PT1的連接，或者可以通過使用另一個列選擇線CSL0_PT2來控制子單元塊1700的8個位線BL〈0>至BL〈7>與對應局部I/O線L100_PT2至L107_PT2的連接。
[0125]在一個實施例中，參照圖17至圖22,可以從相同的列地址來產(chǎn)生第一和第二列選擇線CSL_PT1和CSL_PT2的信號。第一列選擇線CSL_PT1的信號的使能時間比第二列選擇線CSL_PT2的信號的使能時間更快或更慢。
[0126]第一位線BL〈0>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的一個外側(cè)上的第一位線連接控制器1701來控制，并且第二位線BL〈1>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的另一個外側(cè)上的第二位線連接控制器1702來控制。
[0127]第三位線BL〈2>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的一個外側(cè)上的第三位線連接控制器1703來控制，并且第四位線BL〈3>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的另一個外側(cè)上的第四位線連接控制器1704來控制。
[0128]第五位線BL〈4>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的一個外側(cè)上的第五位線連接控制器1705來控制，并且第六位線BL〈5>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的另一個外側(cè)上的第六位線連接控制器1706來控制。
[0129]第七位線BL〈6>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的一個外側(cè)上的第七位線連接控制器1707來控制，并且第八位線BL〈7>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1700的另一個外側(cè)上的第八位線連接控制器1708來控制。
[0130]圖18示出根據(jù)一個實施例的位線連接控制器的示例性布局。
[0131]參考圖18，位線選擇電路包括位線連接控制器1801至1808，并且被配置為響應于列選擇信號來選擇一個或多個位線。在一個實施例中，可以使用列選擇線CSL0_PT1來控制子單元塊1800的8個位線BL〈0>至BL〈7>與對應局部I/O線L100_PT1至L107_PT1的連接，或者可以使用另一個列選擇線CSL0_PT2來控制子單元塊1800的8個位線BL〈0>至BL<7>與對應局部I/O線L100_PT2至L107_PT2的連接。
[0132]包括并排布置的第一位線控制器1801和第三位線控制器1803的兩級結(jié)構(gòu)以及包括并排布置的第七位線控制器1807和第五位線控制器1805的兩級結(jié)構(gòu)中的每一個可以沿位線延伸的方向被布置在子單元塊1800的一個外側(cè)。
[0133]另外，包括并排布置的第二位線控制器1802和第四位線控制器1804的兩級結(jié)構(gòu)以及包括并排布置的第八位位線控制器1808和第六位線控制器1806的兩級結(jié)構(gòu)中的每一個可以沿位線延伸的方向被布置在子單元塊1800的另一個外側(cè)。
[0134]第一位線BL〈0>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1800的一個外側(cè)上的第一位線連接控制器1801來控制。第二位線BL〈1>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1800的另一個外側(cè)上的第二位線連接控制器1802來控制。
[0135]第三位線BL〈2>與局部I/O線的連接可以使用沿其中布置第一位線連接控制器1801的方向比第一位線連接控制器1801更朝外布置的第三位線連接控制器1803來控制。第四位線BL〈3>與局部I/O線的連接可以使用沿其中布置第二位線連接控制器1802的方向比第二位線連接控制器1802更朝外布置的第四位線連接控制器1804來控制。
[0136]第七位線BL〈6>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1800的一個外側(cè)上的第七位線連接控制器1807來控制。第八位線BL〈7>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1800的另一個外側(cè)上的第八位線連接控制器1808來控制。
[0137]第五位線BL〈4>與局部I/O線的連接可以使用沿其中布置第七位線連接控制器1807的方向比第七位線連接控制器1807更朝外布置的第五位線連接控制器1805來控制。第六位線BL〈5>與局部I/O線的連接可以使用沿其中布置第八位線連接控制器1808的方向比第八位線連接控制器1808更朝外布置的第六位線連接控制器1806來控制。
[0138]圖19示出根據(jù)一個實施例的位線連接控制器的示例性布局。
[0139]參考圖19，位線選擇電路包括位線連接控制器1901至1908，并且被配置為響應于列選擇信號來選擇一個或多個位線。在一個實施例中，可以使用列選擇線CSL0_PT1來控制子單元塊1900的8個位線BL〈0>至BL〈7>與對應局部I/O線L100_PT1至L107_PT1的連接，或者可以使用另一個列選擇線CSL0_PT2來控制子單元塊1900的8個位線BL〈0>至BL<7>與對應局部I/O線L100_PT2至L107_PT2的連接。[0140]包括并排布置的第一位線連接控制器1901、第七位線連接控制器1907、第三位線連接控制器1903以及第五位線連接控制器1905的四級結(jié)構(gòu)可以沿位線延伸的方向被布置在子單元塊1900的一個外側(cè)上。
[0141]此外，包括并排布置的第二位線連接控制器1902、第八位線連接控制器1908、第四位線連接控制器1904以及第六位線連接控制器1906的四級結(jié)構(gòu)可以沿位線延伸的方向被布置在子單元塊1900的另一個外側(cè)上。
[0142]第一位線BL〈0>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1900的一個外側(cè)上的第一位線連接控制器1901來控制。第七位線BL〈6>與局部I/O線的連接可以使用被布置為比第一位線連接控制器1901更加朝外的第七位線連接控制器1907來控制。第三位線BL〈2>與局部I/O線的連接可以使用被布置為比第七位線連接控制器1907更加朝外的第三位線連接控制器1903來控制。第五位線BL〈4>與局部I/O線的連接可以使用被布置為比第三位線連接控制器1903更加朝外的第五位線連接控制器1905來控制。
[0143]此外，第二位線BL〈1>與局部I/O線的連接可以使用沿位線延伸的方向被布置在子單元塊1900的另一個外側(cè)上的第二位線連接控制器1902來控制。第八位線BL〈7>與局部I/O線的連接可以使用被布置為比第二位線連接控制器1902更加朝外的第八位線連接控制器1908來控制。第四位線BL〈3>與局部I/O線的連接可以使用被布置為比第八位線連接控制器1908更加朝外的第四位線連接控制器1904來控制。第六位線BL〈5>與局部I/O線的連接可以使用被布置為比第四位線連接控制器1904更加朝外的第六位線連接控制器1906來控制。
[0144]圖20是根據(jù)一個實施例的位線連接控制器的示例性電路圖。
[0145]參考圖20，位線BL可以連接到第一列選擇線晶體管2001和第二列選擇線晶體管2002中的每一個的源極端和漏極端中的一個。
[0146]第一列選擇線晶體管2001的柵極端可以被連接到與第一端口鏈接的第一列選擇線CSL_PT1，并且第一列選擇線晶體管2001的源極端和漏極端中的另一個可以被連接到與第一端口鏈接的第一局部輸入/輸出(I/O)線L10_PT1。第一列選擇線晶體管2001可以是NMOS晶體管。
[0147]當高電平電壓被施加到第一列選擇線CSL_PT1時，第一列選擇線晶體管2001可以被導通，而位線BL和第一局部I/O線L10_PT1可以彼此電連接。
[0148]通過位線BL和第一局部I/O線L10_PT1讀取的數(shù)據(jù)可以通過第一端口被傳送到存儲設備的外部。
[0149]第二列選擇線晶體管2002的柵極端可以被連接到與第二端口鏈接的第二列選擇線CSL_PT2，并且第二列選擇線晶體管2002的源極端和漏極端中的另一個可以被連接到與第二個端口鏈接的第二局部I/O線L10_PT2。第二列選擇線晶體管2002可以是NMOS晶體管。
[0150]當高電平電壓被施加到第二列選擇線CSL_PT2時，第二列選擇線晶體管2002可以被導通，而位線BL和第二局部I/O線L10_PT2可以彼此電連接。
[0151]通過位線BL和第二局部I/O線L10_PT2讀取的數(shù)據(jù)可以通過第二端口被傳送到存儲設備的外部。[0152]圖21是根據(jù)一個實施例的位線連接控制器的示例性電路圖。
[0153]參考圖21，位線BL可以被連接到第一導電型的第一列選擇線晶體管2101和第二導電型的第一列選擇線晶體管2102中的每一個的源極端和漏極端中的一個。此外，位線BL可以被連接到第一導電型的第二列選擇線晶體管2103和第二導電型的第二列選擇線晶體管2104中的每一個的源極端和漏極端中的一個。
[0154]第一導電型的第一列選擇線晶體管2101的柵極端可以被連接到與第一端口鏈接的第一列選擇線CSL_PT1，而第一導電型的第一列選擇線晶體管2101的源極端和漏極端中的另一個可以被連接到的與第一端口鏈接的第一局部I/O線L10_PT1。第一導電型的第一列選擇線晶體管2101可以是NMOS晶體管。
[0155]第二導電型的第一列選擇線晶體管2102的柵極端可以被連接到與第一端口鏈接的第一互補列選擇線CSLB_PT1，而第二導電型的第一列選擇線晶體管2102的源極端和漏極端中的另一個可以被連接到的與第一端口鏈接的第一局部I/O線L10_PT1。第二導電型的第一列選擇線晶體管2102可以是PMOS晶體管。
[0156]第一導電型的第一列選擇線晶體管2101和第二導電型的第一列選擇線晶體管2102中的每一個可以充當?shù)谝?CMOS傳輸門。
[0157]當高電平電壓被施加到與第一端口鏈接的第一列選擇線CSL_PT1并且低電平電壓被施加到與第一端口鏈接的第一互補列選擇線CSLB_PT1時，第一 CMOS傳輸門可以被開啟，位線BL和第一局部I/O線L10_PT1可以彼此電連接，并且位線BL的電壓可以以滿電平被傳送到第一局部I/O線L10_PT1。
[0158]通過位線BL和第一局部I/O線L10_PT1讀取的數(shù)據(jù)可以通過第一端口被傳送到存儲設備的外部。
[0159]第一導電型的第二列選擇線晶體管2103的柵極端可以連接到與第二端口鏈接的第二列選擇線CSL_PT2，而第一導電型的第二列選擇線晶體管2103的源極端和漏極端中的另一個可以被連接到與第二端口鏈接的第二局部I/O線L10_PT2。第一導電型的第二列選擇線晶體管2103可以是NMOS晶體管。
[0160]第二導電型的第二列選擇線晶體管2104的柵極端可以連接到與第二端口鏈接的第二互補列選擇線CSLB_PT2，而第二導電型的第二列選擇線晶體管2104的源極端和漏極端中的另一個可以被連接到與第二端口鏈接的第二局部I/O線L10_PT2。第二導電型的第二列選擇線晶體管2104可以是PMOS晶體管。
[0161]第一導電型的第二列選擇線晶體管2103和第二導電型的第二列選擇線晶體管2104可以充當?shù)诙?CMOS傳輸門。
[0162]當高電平電壓被施加到與第二端口鏈接的第二列選擇線CSL_PT2并且低電平電壓被施加到與第二端口鏈接的第二互補列選擇線CSLB_PT2時，第二 CMOS傳輸門可以被開啟，位線BL和第二局部I/O線L10_PT2可以彼此電連接，并且位線BL的電壓可以以滿電平被傳送到第二局部I/O線L10_PT2。
[0163]通過位線BL和第二局部I/O線L10_PT2讀取的數(shù)據(jù)可以通過第二端口被傳送到存儲設備的外部。
[0164]圖22是根據(jù)一個實施例的位線連接控制器的示例性電路圖。
[0165]參考圖22，位線BL可以被連接到第一導電型的第一列選擇線晶體管2201和第二導電型的第一列選擇線晶體管2202中的每一個的源極端和漏極端中的一個。此外，位線BL可以連接到第一導電型的第二列選擇線晶體管2203和第二導電型的第二列選擇線晶體管2204中的每一個的源極端和漏極端中的一個。
[0166]第一導電型的第一列選擇線晶體管2201的柵極端和第一反相器2205的輸入端可以被連接到與第一端口鏈接的第一列選擇線CSL_PT1，并且第一導電型的第一列選擇線晶體管2201的源極端和漏極端中的另一個可以被連接到與第一端口鏈接的第一局部I/O線L10_PT1。第一導電型的第一列選擇線晶體管2201可以是NMOS晶體管。
[0167]第二導電型的第一列選擇線晶體管2202的柵極端可以被連接到第一反相器2205的輸出端，第二導電型的第一列選擇線晶體管2202的源極端和漏極端中的另一個可以連接到與第一端口鏈接的第一局部I/O線L10_PT1。第二導電型的第一列選擇線晶體管2202可以是PMOS晶體管。
[0168]第一導電型的第一列選擇線晶體管2201和第二導電型的第一列選擇線晶體管2202可以充當?shù)谝?CMOS傳輸門。
[0169]當高電平電壓被施加到與第一端口鏈接的第一列選擇線CSL_PT1時，第一 CMOS傳輸門可以被開啟，位線BL和第一局部I/O線L10_PT1可以被彼此電連接，并且位線BL的電壓可以以滿電平被傳送到第一局部I/O線L10_PT1。
[0170]通過位線BL和第一局部I/O線L10_PT1讀取的數(shù)據(jù)可以通過第一端口被傳送到存儲設備的外部。
[0171]第一導電型的第二列選擇線晶體管2203的柵極端和第二反相器2206的輸入端被連接到與第二端口鏈接的第二列選擇線CSL_PT2，并且第一導電型的第二列選擇線晶體管2203的源極端和漏極端中的另一個可以被連接到與第二端口鏈接的第二局部I/O線L10_PT2。第一導電型的第二列選擇線晶體管2203可以是NMOS晶體管。
[0172]第二導電型的第二列選擇線晶體管2204的柵極端可以被連接到第二反相器2206的輸出端，第二導電型的第二列選擇線晶體管2204的源極端和漏極端中的另一個可以連接到與第二端口鏈接的第二局部I/O線L10_PT2。第二導電型的第二列選擇線晶體管2204可以是PMOS晶體管。
[0173]第一導電型的第二列選擇線晶體管2203和第二導電型的第二列選擇線晶體管2204可以充當?shù)诙?CMOS傳輸門。
[0174]當高電平電壓被施加到與第二端口鏈接的第二列選擇線CSL_PT2時，第二 CMOS可以被導通，位線BL和第二局部I/O線L10_PT2可以被彼此電連接，并且位線BL的電壓可以以滿電平被傳送到第二局部I/O線L10_PT2。
[0175]通過位線BL和第二局部I/O線L10_PT2讀取的數(shù)據(jù)可以通過第二端口被傳送到存儲設備的外部。
[0176]圖23是根據(jù)一個實施例的圖20的位線連接控制器的示例性視圖。
[0177]參考圖23，連接到第一位線BL〈0>的第一列選擇線晶體管2311、連接到第一位線BL〈0>的第二列選擇線晶體管2312、連接到第三位線BL〈2>的第一列選擇線晶體管2313以及連接到第三位線BL〈2>的第二列選擇線晶體管2314可以沿位線延伸的方向被并排地順
序布置在第一行中。
[0178]連接到第一位線BL〈0>的第一列選擇線晶體管2311和第二列選擇線晶體管2312可以形成第一位線連接控制器2310。
[0179]連接到第三位線BL〈2>的第一列選擇線晶體管2313和第二列選擇線晶體管2314可以形成第三位線連接控制器2330。
[0180]連接到第七位線BL〈6>的第一列選擇線晶體管2315、連接到第七位線BL〈6>的第二列選擇線晶體管2316、連接到第五位線BL〈4>的第一列選擇線晶體管2317以及連接到第五位線BL〈4>的第二列選擇線晶體管2318可以沿位線延伸方向被并排地順序布置在第二行中。
[0181]連接到第五位線BL〈4>的第一列選擇線晶體管2317和第二列選擇線晶體管2318可以形成第五位線連接控制器2350。
[0182]連接到第七位線BL〈6>的第一列選擇線晶體管2315和第二列選擇線晶體管2316可以形成第七位線連接控制器2370。
[0183]盡管未示出，但是包括第二位線BL〈 I>、第四位線BL〈3>、第六位線BL〈5>和第八位線BL〈7>的位線連接控制器的兩級架構(gòu)可以以與上述類似的方式被對稱地形成在子單元塊SCB的相對側(cè)上。
[0184]雖然未示出，但是包括子單元塊SCB的剩余位線的八個位線來作為一個單元的位線連接控制器可以以與上述類似的方式被形成為兩級。
[0185]圖24是根據(jù)一個實施例的圖20的位線連接控制器的示例性視圖。
[0186]參考圖24，連接到第一位線BL〈0>的第一列選擇線晶體管2411、連接到第一位線BL〈0>的第二列選擇線晶體管2412、連接到第七位線BL〈6>的第一列選擇線晶體管2413、連接到第七位線BL〈6>的第二列選擇線晶體管2414、連接到第三位線BL〈2>的第一列選擇線晶體管2415、連接到第三位線BL〈2>的第二列選擇線晶體管2416、連接到第五位線BL〈4>的第一列選擇線晶體管2417以及連接到第五位線BL〈4>的第二列選擇線晶體管2418可以沿位線延伸的方向被并排地順序布置。
[0187]連接到第一位線BL〈0>的第一列選擇線晶體管2411和第二列選擇線晶體管2412可以形成第一位線連接控制器2410。
[0188]連接到第三位線BL〈2>的第一列選擇線晶體管2415和第二列選擇線晶體管2416可以形成第三位線連接控制器2430。
[0189]連接到第五位線BL〈4>的第一列選擇線晶體管2417和第二列選擇線晶體管2418可以形成第五位線連接控制器2450。
[0190]連接到第七位線BL〈6>的第一列選擇線晶體管2413和第二列選擇線晶體管2414可以形成第七位線連接控制器2470。
[0191]雖然沒有示出，但是包括第二位線BL〈1>、第四位線BL〈3>、第六位線BL〈5>和第八位線BL〈7>的位線連接控制器的四級架構(gòu)可以以與上述類似的方式被對稱地形成在子單元塊SCB的相對側(cè)上。
[0192]雖然未示出，但是包括子單元塊SCB的剩余位線的8個位線來作為一個單元的位線連接控制器可以以與上述類似的方式被形成為四級。
[0193]圖25是根據(jù)一個實施例的圖21的位線連接控制器的示例性視圖。
[0194]參考圖25，連接到第一位線BL〈0>的第一導電型的第一列選擇線晶體管2511、連接到第一位線BL〈0>的第二導電型的第一列選擇線晶體管2512、連接到第一位線BL〈0>的第一導電型的第二列選擇線晶體管2513、連接到第一位線BL〈0>的第二導電型的第二列選擇線晶體管2514、連接到第三位線BL〈2>的第一導電型的第一列選擇線晶體管2515、連接到第三位線BL〈2>的第二導電型的第一列選擇線晶體管2516、連接到第三位線BL〈2>的第一導電型的第二列選擇線晶體管2517以及連接到第三位線BL〈2>的第二導電型第二列選擇線晶體管2518可以沿位線延伸的方向被并排地順序布置在第一行中。
[0195]連接到第一位線BL〈0>的四個晶體管2511、2512、2513和2514可以形成第一位線連接控制器2510。
[0196]連接到第三位線BL〈2>的四個晶體管2515、2516、2517和2518可以形成第三位線連接控制器2530。
[0197]此外，連接到第七位線BL〈6>的第一導電型的第一列選擇線晶體管2521、連接到第七位線BL〈6>的第二導電型的第一列選擇線晶體管2522、連接到第七位線BL〈6>的第一導電型的第二列選擇線晶體管2523、連接到第七位線BL〈6>的第二導電型的第二列選擇線晶體管2524、連接到第五位線BL〈4>的第一導電類型的第一列選擇線晶體管2525、連接到第五位線BL〈4>的第二導電型的第一列選擇線晶體管2526、連接到第五位線BL〈4>的第一導電型的的第二列選擇線晶體管2527以及連接到第五位線BL〈4>的第二導電型的第二列選擇線晶體管2528可以沿位線延伸的方向上被并排地順序布置在第二行中。
[0198]連接到第五位線BL〈4>的四個晶體管2525、2526、2527和2528可以形成第五位線連接控制器2550。
[0199]連接到第七位線BL〈6>的四個晶體管2521、2522、2523和2524可以形成第七位線連接控制器2570。
[0200]雖然沒有示出，但是包括第二位線BL〈1>、第四位線BL〈3>、第六位線BL〈5>和第八位線BL〈7>的位線連接控制器的兩級架構(gòu)可以以與上述類似的方式被對稱地形成在子單元塊SCB的相對側(cè)上。
[0201]雖然未示出，但是包括子單元塊SCB的剩余位線的8個位線來作為一個單元的位線連接控制器可以以與上述類似的方式被形成在兩級中。
[0202]圖26是根據(jù)一個實施例的圖22的位線連接控制器的示例性視圖。
[0203]參考圖26，由于列選擇線晶體管的布置與參考圖25描述的相同，所以將省略對其的詳細描述。
[0204]另外，可以在其中布置列選擇線晶體管的第一行和第二行之間以及在第一導電型的晶體管和第二導電型的晶體管之間布置4個反相器區(qū)域2691、2692、2693和2694。
[0205]在第一反相器區(qū)域2691中，可以布置被配置為連接第一位線連接控制器的第一導電型的第一列選擇線晶體管2511和第二導電型的第一列選擇線晶體管2512的柵極的反相器、以及被配置為連接第七位線連接控制器的第一導電型的第一列選擇線晶體管2521和第二導電型的第一列選擇線晶體管2522的柵極的反相器。
[0206]在第二反相器區(qū)域2692中，可以布置被配置為連接第一位線連接控制器的第一導電型的第二列選擇線晶體管2513和第二導電型的第二列選擇線晶體管2514的柵極的反相器、以及被配置為連接第七位線連接控制器的第一導電型的第二列選擇線晶體管2523和第二導電型的第二列選擇線晶體管2524的柵極的反相器。
[0207]在第三反相器區(qū)域2693中，可以布置被配置為連接第三位線連接控制器的第一導電型的第一列選擇線晶體管2515和第二導電型的第一列選擇線晶體管2516的柵極的反相器、以及被配置為連接第五位線連接控制器的第一導電型的第一列選擇線晶體管2525和第二導電型的第一列選擇線晶體管2526的柵極的反相器。
[0208]在第四反相器區(qū)域2694中，可以布置被配置為連接第三位線連接控制器的第一導電型的第二列選擇線晶體管2517和第二導電型的第二列選擇線晶體管2518的柵極的反相器、以及被配置為連接第五位線連接控制器的第一導電型的第二列選擇線晶體管2527和第二導電型的第二列選擇線晶體管2528的柵極的反相器。
[0209]盡管未示出，但是包括第二位線BL〈1>、第四位線BL〈3>、第六位線BL〈5>和第八位線BL〈7>的位線連接控制器的兩級架構(gòu)可以以與上述類似的方式被對稱地形成在子單元塊SCB的相對側(cè)上。
[0210]雖然未示出，但是包括子單元塊SCB的剩余位線的8個位線來作為一個單元的位線連接控制器可以以與上述相似的方式被形成在兩級中。
[0211]通過根據(jù)本發(fā)明概念的實施例來以兩級或者四級布置位線連接控制器，磁阻存儲設備可以有效地應對位線之間的間距減少。
[0212]圖27是用于解釋根據(jù)一個實施例的位線讀出放大器區(qū)域中的晶體管布局的示例性視圖。
[0213]參考圖27，位線讀出放大器區(qū)域(BLSA)2720可以沿位線方向Dir_BL被布置在存儲單元塊(MCB) 2710之間。
[0214]可以沿位線方向Dir_BL在位線讀出放大器區(qū)域BLSA2720中延長地形成包括在其中布置NMOS晶體管的N區(qū)NR_BL2731和2732以及包括在其中布置PMOS晶體管的P區(qū)PR_BL2741和2742的導電型晶體管區(qū)域?？梢匝刈志€方向Dir_WL交替地形成具有不同導電類型的導電型晶體管區(qū)域。在一些實施例中，P區(qū)可以被布置在一側(cè)，而N區(qū)可以被布置在另一側(cè)。
[0215]可以沿位線方向Dir_BL在N區(qū) 2731中將多個NMOS晶體管2731_1、2731_2和
2731-3按行布置，而可以沿位線方向Dir_BL中在N區(qū)2732中將多個NMOS晶體管2732-1、
2732-2和2732-3按行布置。
[0216]可以沿位線方向Dir_BL中在P區(qū)2741中將多個PMOS晶體管2741_1、2741_2和2741-3按行布置，而可以在P區(qū)2742中將多個PMOS晶體管2742-1、2742-2和2742-3按行布置。
[0217]圖28是根據(jù)一個實施例的在圖27中所示的晶體管的布局的局部放大圖。
[0218]參考作為圖27的部分A的放大圖的圖28，NM0S晶體管2731-1、2731-2、2732-1和2732-2中的每一個可以包括:被布置為沿字線方向Dir_WL跨越具有預定大小的有源區(qū)的柵極線NG ;以及通過柵極線NG而將有源區(qū)劃分為的導電區(qū)NRl和NR2。導電區(qū)NRl和NR2可以被稱為源極區(qū)/漏極區(qū)。NMOS晶體管2731-1、2731-2、2732-1和2732-2中的每個的溝道可以沿位線方向Dir_BL來形成。
[0219]PMOS晶體管2741-1、2741-2、2742-1和2742_2中的每一個可以包括:被布置為沿字線方向Dir_WL跨越具有預定大小的有源區(qū)的柵極線PG ；以及通過柵極線PG而將有源區(qū)劃分為的導電區(qū)PRl和PR2。導電區(qū)PRl和PR2可以被稱為源極區(qū)/漏極區(qū)。PMOS晶體管2741-1、2741-2、2742-1和2742-2中的每個的溝道可以沿位線方向Dir_BL來形成。[0220]圖29是用于解釋根據(jù)一個實施例的位線讀出放大器區(qū)域中的晶體管布局的示例性視圖。
[0221]參考圖29，位線讀出放大器區(qū)域BLSA2920可以沿位線方向Dir_BL被布置在MCB2910 之間。
[0222]在位線讀出放大器區(qū)域BLSA2920中，可以沿字線方向Dir_WL延長地形成在其中布置NMOS晶體管的N區(qū)NR_WL2931和2933以及在其中布置PMOS晶體管的P區(qū)PR_WL2932和2934。此外，可以沿位線方向Dir_BL延長地形成在其中布置NMOS晶體管的N區(qū)NR_BL2941和2943以及在其中布置PMOS晶體管的P區(qū)PR_BL2942和2944。
[0223]可以在沿字線方向Dir_WL延長的N區(qū)NR_WL2931中按行布置多個NMOS晶體管2931-1，并且可以在沿字線方向Dir_WL上延長的N區(qū)NR_WL2933中按行布置多個NMOS晶體管2933-1。此外，可以在沿字線方向Dir_WL延長的P區(qū)NR_WL2932中按行布置多個PMOS晶體管2932-1，并且可以在沿字線方向Dir_WL延長的P區(qū)NR_WL2934中按行布置多個PMOS晶體管2934-1。
[0224]被布置在沿字線方向Dir_WL延長的N區(qū)NR_WL2931和2933中的晶體管2931-1和2933-1中的每一個可以包括:被布置為跨越具有預定大小的有源區(qū)的柵極線NG ;以及通過柵極線NG將有源區(qū)劃分成的導電區(qū)NRl和NR2。被布置在沿字線方向Dir_WL延長的P區(qū)PR_WL2932和2934中的晶體管2932-1和2934-1中的每一個可以包括:被布置為跨越具有預定大小的有源區(qū)的柵極線PG ;以及通過柵極線PG將有源區(qū)劃分成的導電區(qū)PRl和PR2。導電區(qū)NRl和NR2可以稱為源極區(qū)和漏極區(qū)，并且導電區(qū)PRl和PR2可以稱為源極區(qū)和漏極區(qū)?？梢匝刈志€方向Dir_WL形成晶體管2931-1、2932-1、2933-1和2934-1中的每個的溝道。
[0225]可以在沿位線方向Dir_BL延長的N區(qū)NR_BL2941中沿位線方向Dir_BL按行布置多個NMOS晶體管2941-1，并且可以在沿位線方向Dir_BL延長的N區(qū)NR_BL2943中沿位線方向Dir_BL按行布置多個NMOS晶體管2943-1。此外，可以在沿位線方向Dir_BL延長的P區(qū)NR_BL2942中沿位線方向Dir_BL按行布置多個PMOS晶體管2932-1，并且可以在沿位線方向Dir_BL延長的P區(qū)NR_BL2944中沿位線方向Dir_BL按行布置多個PMOS晶體管2944-1。
[0226]被布置在沿位線方向Dir_BL延長的N區(qū)NR_BL2941和2943中的晶體管2941-1和2943-1中的每一個可以包括:被布置為沿字線方向Dir_WL跨越具有預定大小的有源區(qū)的柵極線NG ；以及通過柵極線NG將有源區(qū)劃分成的導電區(qū)NRl和NR2。被布置在沿位線方向Dir_BL延長的P區(qū)PR_BL2942和2944中的晶體管2942-1和2944-1中的每一個可以包括:被布置為沿字線方向Dir_WL跨越具有預定大小的有源區(qū)的柵極線PG ;以及通過柵極線PG將有源區(qū)劃分成的導電區(qū)PRl和PR2。導電區(qū)NRl和NR2可以稱為源極區(qū)和漏極區(qū)，并且導電區(qū)PRl和PR2可以稱為源極區(qū)和漏極區(qū)?？梢匝匚痪€方向Dir_BL形成晶體管2941-1、2942-1,2943-1和2944-1中的每個的溝道。
[0227]圖29示出在其中在沿字線方向Dir_WL延長的第一定向?qū)щ娦途w管區(qū)域之間布置沿位線方向Dir_BL延長的第二定向?qū)щ娦途w管區(qū)域的實施例。然而，在一些實施例中，可以在位線讀出放大器區(qū)域的一側(cè)布置第一定向?qū)щ娦途w管區(qū)域，而可以在位線讀出放大器區(qū)域的另一側(cè)布置第二定向?qū)щ娦途w管區(qū)域。[0228]在一些實施例中，導電型晶體管區(qū)域(P區(qū)和N區(qū))可以在位線讀出放大器區(qū)域中沿位線方向Dir_BL延長?；蛘?，導電型晶體管區(qū)域(P區(qū)和N區(qū))中的一些可以沿位線方向Dir_BL延長，以及其中的一些可以沿字線方向Dir_WL延長。因此，可以以各種方式來在相同空間中布置大量的晶體管。
[0229]圖30是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性視圖。
[0230]參考圖30，晶體管阱結(jié)構(gòu)可以包括存儲單元區(qū)域、隔離區(qū)域、核心電路區(qū)域和外圍電路區(qū)域，這可以被形成在P型襯底p_sub中。
[0231]存儲單元區(qū)域、隔離區(qū)域以及核心電路區(qū)域可以被形成在于P型襯底P_sub的部分區(qū)域中形成的深η阱中，并且外圍電路區(qū)域可以被形成在P型襯底P_sub中。
[0232]可以在存儲單元區(qū)域中形成存儲單元晶體管，可以在每一個核心電路區(qū)域中形成諸如讀出放大器晶體管和子字線驅(qū)動器晶體管的核心電路晶體管，并且可以在每個外圍電路區(qū)域中形成諸如譯碼器晶體管的外圍電路晶體管。
[0233]存儲單元晶體管可以是NMOS晶體管。存儲單元晶體管可以包括P阱3012、在P阱3012中形成且充當源極和漏極的η+型區(qū)3014、以及在ρ阱3012中形成且連接到第一體電壓(bulk voltage)端VBB_CELL的ρ+型區(qū)3018。例如，第一體電壓端VBB_CELL的電壓電平可以是地電壓(OV)或低于0V。
[0234]每個核心電路區(qū)域可以包括在存儲單元區(qū)域的一側(cè)上形成的內(nèi)部核心電路區(qū)域以及在外圍電路區(qū)域的一側(cè)上形成的外部核心電路區(qū)域。
[0235]內(nèi)部核心晶體管可以被形成在內(nèi)部核心電路區(qū)域中，且外部核心晶體管可以被形成在外部核心電路區(qū)域中。
[0236]內(nèi)部核心晶體管可以是NMOS晶體管，并且可以包括P阱3022、在ρ阱3022中形成且充當源極和漏極的η+區(qū)域3024、柵極3026、以及在ρ阱3022中形成且連接到第二體電壓端VBB的ρ+區(qū)域3028。內(nèi)部核心晶體管可以被分別形成在與存儲單元區(qū)域相鄰的存儲單元區(qū)域的兩側(cè)。例如，第二體電壓端VBB的電壓電平可以是地電壓(OV)或低于0V。
[0237]外部核心晶體管可以是PMOS晶體管，并且可以包括η阱3032、在η阱3032中形成且充當源極和漏極的P+區(qū)域3034、柵極3036、以及在η阱3032中形成且連接到第三體電壓端VPP的η+區(qū)域3038。例如，第三體電壓端VPP的電壓電平可以是電源電壓(VCC或者VDD)或者高于VCC或VDD。
[0238]包括η阱3042的隔離區(qū)域可以被形成在內(nèi)部核心電路區(qū)域和存儲單元區(qū)域的每個之間，使得內(nèi)部核心晶體管的P阱3022可以與存儲單元晶體管的P阱3012電隔離。
[0239]η+區(qū)域3044可以被形成在隔離區(qū)域的每一個的η阱3042中，并且連接到第三體電壓端VPP。
[0240]外圍電路晶體管可以包括形成在P型襯底P_sub中且充當源極和漏極的η+區(qū)域3054、柵極3056、以及形成在P型襯底P_sub中且連接到第四體電壓端VSS的ρ+區(qū)域3058。
[0241]圖31是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性視圖。
[0242]參考圖31，晶體管阱結(jié)構(gòu)可以包括存儲單元區(qū)域、第一隔離區(qū)域、第二隔離區(qū)域、核心電路區(qū)域以及外圍電路區(qū)域，這被形成在P型襯底P_sub中。[0243]存儲單元區(qū)域、第一隔離區(qū)域、第二隔離區(qū)域和核心電路區(qū)域可以被形成在于P型襯底P_sub的部分區(qū)域中形成的深η阱中，而外圍電路區(qū)域可以被形成在P型襯底P_sub中。
[0244]可以在存儲單元區(qū)域中形成存儲單元晶體管，可以在每一個核心電路區(qū)域中形成諸如讀出放大器晶體管和子字線驅(qū)動器晶體管的核心電路晶體管，并且可以在每個外圍電路區(qū)域中形成諸如譯碼器晶體管的外圍電路晶體管。
[0245]存儲單元晶體管可以包括NMOS晶體管。存儲單元晶體管可以包括P阱3112、在ρ阱3112中形成且充當源極和漏極的η+區(qū)域3114、柵極3116、以及在ρ阱3112中形成且連接到第一體電壓端VBB_CELL的ρ+區(qū)域3118。
[0246]每個核心電路區(qū)域可以包括形成在存儲單元區(qū)域的一側(cè)的內(nèi)部核心電路區(qū)域以及形成在外圍電路區(qū)域的一側(cè)的外部核心電路區(qū)域。
[0247]內(nèi)部核心晶體管可以被形成在內(nèi)部核心電路區(qū)域中，且外部核心晶體管可以被形成在外部核心電路區(qū)域中。
[0248]內(nèi)部核心晶體管可以包括:第一導電型內(nèi)部核心晶體管，其是NMOS晶體管；以及第二導電型內(nèi)部核心晶體管，其是PMOS晶體管。
[0249]第一導電型內(nèi)部核心晶體管可以包括ρ阱3122、形成在ρ-阱3122中且充當源極和漏極的η+區(qū)域3124、柵極3126、以及形成在ρ阱3122中且連接到第二體電壓端VBB的P+區(qū)域3128。第一導電型內(nèi)部核心晶體管可以被形成為與存儲單元區(qū)域的一側(cè)相鄰。
[0250]第二導電型內(nèi)部核心晶體管可以包括η阱3132、形成在η_阱3132中且充當源極和漏極的P+區(qū)域3134、柵極3136、以及形成在η阱3132中且連接到第三體電壓端VPP的η+區(qū)域3138。第二導電型內(nèi)部核心晶體管可以被形成為與存儲單元區(qū)域的另一側(cè)相鄰。
[0251]包括η阱3142的第一個隔離區(qū)域可以被形成在包括第一導電型內(nèi)部核心晶體管的內(nèi)部核心電路區(qū)域與存儲單元區(qū)域之間，使得第一導電型內(nèi)部核心晶體管的P阱3122可以與存儲單元晶體管的P阱3112電隔離。
[0252]η+區(qū)域3144可以被形成在第一隔離區(qū)域的η阱3142中，并且連接到第三體電壓端 VPP。
[0253]外部核心晶體管可以包括:第一導電型外部核心晶體管，其是NMOS晶體管；以及第二導電型外部核心晶體管，其是PMOS晶體管。
[0254]第一導電型外部核心晶體管可以被形成在第二導電型內(nèi)部核心晶體管與外圍電路晶體管之間。第一導電型外部核心晶體管可以包括P阱3152、形成在ρ阱3152中且充當源極和漏極的η+區(qū)域3154、柵極3156、以及形成在ρ阱3152中且連接到第二體電壓端VBB 的 ρ+ 區(qū)域 3158。
[0255]第二導電型外部核心晶體管可以被形成在第一導電型內(nèi)部核心晶體管與外圍電路晶體管之間。第二導電型外部核心晶體管可以包括η阱3162、形成在η阱3162中且充當源極和漏極的P+區(qū)域3164、柵極3166、以及形成在η阱3162中且連接到第三體電壓端VPP 的 η+ 區(qū)域 3168。
[0256]包括η阱3172的第二隔離區(qū)域可以被形成在包括第一導電型外部核心晶體管的外部核心電路區(qū)域與外圍電路區(qū)域之間，使得第一導電型外部核心晶體管的P阱3152可以與具有外圍電路晶體管的P型襯底P_sub電隔離。[0257]η+區(qū)域3174可以被形成在第二隔離區(qū)域的η阱3172中，并且連接到第三體電壓端 VPP。
[0258]外圍電路晶體管可以包括形成在P型襯底P_sub中且充當源極和漏極的η+區(qū)域3184、柵極3186、以及形成在P型襯底P_sub中且連接到第四體電壓端VSS的ρ+區(qū)域3188。
[0259]圖32是用于解釋根據(jù)一個實施例的磁阻存儲設備的晶體管阱結(jié)構(gòu)的示例性視圖。
[0260]參考圖32，晶體管阱結(jié)構(gòu)可以包括存儲單元區(qū)域、隔離區(qū)域、核心電路區(qū)域和外圍電路區(qū)域,這可以形成在P型襯底p_sub中。
[0261]存儲單元區(qū)域、隔離區(qū)域和核心電路區(qū)域可以被形成在于P型襯底P_sub的部分區(qū)域中形成的深η阱中，并且外圍電路區(qū)域可以被形成在P型襯底P_sub中。
[0262]可以在存儲單元區(qū)域中形成存儲單元晶體管，可以在每一個核心電路區(qū)域中形成諸如讀出放大器晶體管和子字線驅(qū)動器晶體管的核心電路晶體管，并且可以在每個外圍電路區(qū)域中形成諸如譯碼器晶體管的外圍電路晶體管。
[0263]存儲單元晶體管可以是NMOS晶體管。存儲單元晶體管可以包括P阱3212、在ρ阱3212中形成且充當源極和漏極的η+區(qū)域3214、柵極3216、以及在ρ阱3212中形成且連接到第一體電壓端VBB_CELL的ρ+區(qū)域3218。
[0264]每個核心電路區(qū)域可以包括形成在存儲單元區(qū)域的一側(cè)的內(nèi)部核心電路區(qū)域以及形成在對應的外圍電路區(qū)域的一側(cè)的外部核心電路區(qū)域。
[0265]內(nèi)部核心晶體管可以被形成在內(nèi)部核心電路區(qū)域中，且外部核心晶體管可以被形成在外部核心電路區(qū)域中。
[0266]內(nèi)部核心晶體管可以是PMOS晶體管，并且可以包括η阱3222、在η阱3222中形成且充當源極和漏極的P+區(qū)域3224、柵極3226、以及形成在η阱3222中且連接到第三體電壓端VPP的η+區(qū)域3228。內(nèi)部核心晶體管可以分別形成在與存儲單元區(qū)域相鄰的存儲單元區(qū)域的兩側(cè)。
[0267]外部核心晶體管可以是NMOS晶體管，并且可以包括P阱3232、在ρ阱3232中形成且充當源極和漏極的η+區(qū)域3234、柵極3236、以及形成在ρ阱3232中且連接到第二體電壓端VBB的ρ+區(qū)域3238。
[0268]包括η阱3242的隔離區(qū)域可以被形成在每一個外部核心電路區(qū)域與對應的一個外圍電路區(qū)域之間，使得外部核心晶體管的P阱3232可以與包括外圍電路晶體管的P型襯底卩_81*電隔離。
[0269]η+區(qū)域3244可以被形成在每一個隔離區(qū)域的η阱3242中，并且連接到第三體電壓端VPP。
[0270]外圍電路晶體管可以包括形成在P型襯底P_sub中且充當源極和漏極的η+區(qū)域3254、柵極3256、以及形成在P型襯底P_sub中且連接到第四體電壓端VSS的ρ+區(qū)域3258。
[0271]根據(jù)本發(fā)明概念的實施例，可以以不同的電平來施加存儲器單元晶體管的體電壓和內(nèi)部核心晶體管的體電壓，使得可以分離地控制存儲單元晶體管的操作特性和內(nèi)部核心晶體管的操作特性。結(jié)果，可以優(yōu)化存儲設備的操作特性。
[0272]圖33是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊3300的示例性視圖。
[0273]參考圖33，存儲器模塊3300可以包括印刷電路板(PCB)3310、多個MRAM存儲器芯片3320、以及連接器3330。多個MRAM存儲器芯片3320可以與PCB3310的上表面和下表面組合。連接器3330可以通過導線(未示出)而電連接到多個MRAM存儲器芯片3320。另外，連接器3330可以被連接到外部主機的插槽。
[0274]圖34是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊3400的示例性視圖。
[0275]參考圖34，存儲器模塊3400可以包括PCB3410、多個MRAM存儲器芯片3420、連接器3430、以及多個緩沖器3440。多個緩沖器3440可以分別被布置在MRAM存儲器芯片3420與連接器3430之間。
[0276]MRAM存儲器芯片3420和緩沖器3440可以被布置在印刷電路板3410的上表面和下表面上。形成在印刷電路板3410的上表面和下表面上的存儲器芯片3420和緩沖器3440可以通過多個通孔而連接。
[0277]圖35是根據(jù)一些實施例的包括磁阻存儲設備的存儲器模塊3500的示例性視圖。
[0278]參考圖35，存儲器模塊3500可包括PCB3510、多個MRAM存儲器芯片3520、連接器3530、多個緩沖器3540、以及控制器3550。
[0279]MRAM存儲器芯片3520和緩沖器3540可以被布置在PCB3510的上表面和下表面上。形成在印刷電路板3510的上表面和下表面上的MRAM存儲器芯片3520和緩沖器3540可以通過多個通孔而連接。
[0280]控制器3550可以控制MRAM存儲器芯片3520，并且從和向MRAM存儲器芯片3520中的相應一個讀取或?qū)懭霐?shù)據(jù)。
[0281]圖36是根據(jù)一些實施例的包括多個半導體層的堆疊型半導體設備3600的示例性示意圖。在圖33至圖35中所示的模塊結(jié)構(gòu)中，每一個存儲器芯片可以包括多個半導體層LAl 到 LAn。
[0282]在堆疊型半導體器件3600中，通過通透的襯底通孔(例如，通透的硅通孔TSV)3620，可以彼此連接被順序地堆疊的多個半導體層LAl至LAn。每一個半導體層LAl至LAn可以包括包含STT-MRAM單元的存儲單元陣列3610。
[0283]圖37是根據(jù)一些實施例的包括磁阻存儲設備的存儲器系統(tǒng)3700的示例的框圖。
[0284]參考圖37，存儲器系統(tǒng)3700可以包括存儲器控制器3710和磁阻存儲設備3720。
[0285]存儲器控制器3710可以產(chǎn)生地址信號ADD和命令CMD，并且通過總線將地址信號ADD和命令CMD提供給磁阻存儲設備3720?？梢酝ㄟ^總線將數(shù)據(jù)DQ從存儲器控制器3710傳送到磁阻存儲設備3720，或者通過總線從磁阻存儲設備3720傳送到存儲器控制器3710。
[0286]磁阻存儲設備3720可以是根據(jù)某些實施例的磁阻存儲設備，并且可以包括源極線電壓發(fā)生器。
[0287]圖38是根據(jù)一些實施例的包括磁阻存儲設備和光學鏈路的存儲器系統(tǒng)3800的示例的框圖。
[0288]參考圖38，存儲器系統(tǒng)3800可以包括控制器3820、磁阻存儲設備3830、以及被配置為將控制器3820和磁阻存儲設備3830互聯(lián)的多個光學鏈路3810a和3810b。控制器3820可以包括控制單元3821、第一發(fā)射器3822和第一接收器3823?？刂茊卧?821可以將控制信號SNl傳送到第一發(fā)射器3822。
[0289]第一發(fā)射器3822可以包括第一光學調(diào)制器3822_1，其可以將作為電信號的控制信號SNl轉(zhuǎn)換成第一光學傳輸信號OPTl，并且將第一光學傳輸信號OPTl傳送到光學鏈路3810a。
[0290]第一接收器3823可以包括:第一光學解調(diào)器3823_1，其可以將從光學鏈路3810b接收到的第二光學接收信號0PT2’轉(zhuǎn)換為作為電信號的數(shù)據(jù)信號SN2，并且將數(shù)據(jù)信號SN2傳送到控制單元3821中。
[0291]磁阻存儲設備3830可以包括第二接收器3831、存儲單元陣列3832和第二發(fā)射器3833。第二接收器3831可包括第二光學解調(diào)器3831_1，其將由光學鏈路3810a輸出的第一光學接收信號0ΡΤT轉(zhuǎn)換為作為電信號的控制信號SNl，并且將控制信號SNl傳送到存儲單元陣列3832。
[0292]可以在控制信號SNl的控制下將數(shù)據(jù)寫入到存儲單元陣列3832中，或者由存儲單元陣列3832輸出的數(shù)據(jù)信號SN2可以被傳送到第二發(fā)射器3833。
[0293]第二發(fā)射器3833可以包括第二光學調(diào)制器3833_1，其可以將作為電信號的數(shù)據(jù)信號SN2轉(zhuǎn)換為第二光學數(shù)據(jù)信號0PT2，并且將第二光學數(shù)據(jù)信號0PT2傳送到光學鏈路3810b。
[0294]圖39是作為根據(jù)一些實施例的包括磁阻存儲設備的信息處理系統(tǒng)的示例的計算機系統(tǒng)3900的框圖。
[0295]參考圖39，磁阻存儲設備可以被安裝在計算機系統(tǒng)3900上，其可以是，例如，移動設備或臺式計算機。計算機系統(tǒng)3900可以包括磁阻存儲器系統(tǒng)3910、調(diào)制解調(diào)器3920、中央處理單元(CPU) 3950、RAM3940、以及可以電連接到系統(tǒng)總線3960的用戶接口 3930。
[0296]磁阻存儲器系統(tǒng)3910可以包括存儲器控制器3911和磁阻存儲設備3912。由CPU3950處理的數(shù)據(jù)或外部輸入的數(shù)據(jù)可被存儲在磁阻存儲設備3912中。
[0297]包括磁阻存儲單元的半導體存儲設備可以被應用到磁阻存儲設備3912或RAM3940中的至少一個上。也就是說，包括STT-MRAM單元的半導體存儲設備可以被應用于被配置為存儲計算機系統(tǒng)3900所需的大量數(shù)據(jù)的磁阻存儲設備3912，或者應用于被配置為存儲將被迅速地訪問的數(shù)據(jù)(例如，系統(tǒng)數(shù)據(jù))的RAM3940中。雖然在圖39中未示出，但是也可以進一步在計算機系統(tǒng)3900中提供應用芯片組、相機圖像處理器(CIP)、I/O設備。
[0298]圖40是作為根據(jù)一些實施例的包括磁阻存儲設備的信息處理系統(tǒng)的示例的計算機系統(tǒng)4000的框圖。
[0299]參考圖40，包括STT-MRAM單元的磁阻存儲設備4010可以被安裝在計算機系統(tǒng)4000上，其可以是，例如，移動設備或臺式計算機。計算機系統(tǒng)4000可包括磁阻存儲設備4010、CPU4050、以及可以電連接到系統(tǒng)總線4060的用戶接口 4030。
[0300]磁阻存儲設備4010可以是不僅僅滿足DRAM低成本和高容量特征以及SRAM的運行速度特性，而且滿足閃速存儲器的非易失性特性的先進存儲器。因此，相對于在其中分離地提供具有高的處理速度的高速緩沖存儲器和RAM以及被配置為存儲大量的數(shù)據(jù)的貯存器的傳統(tǒng)系統(tǒng)，根據(jù)某些實施例的磁阻存儲設備可以代替所有上述的存儲器。由于包括磁阻存儲設備的系統(tǒng)可以以高速存儲大量的數(shù)據(jù)，所以可以在結(jié)構(gòu)上簡化計算機系統(tǒng)。
[0301]本公開可以應用于半導體設備，特別地可以應用到磁阻存儲設備以及包括其的存儲器系統(tǒng)。
[0302]根據(jù)這里所 公開的實施例，可以提供一種能夠優(yōu)化磁阻存儲設備的操作特性并且增加構(gòu)成磁阻存儲設備的元件的集成密度的架構(gòu)。[0303]此外，根據(jù)實施例，可以減小磁阻存儲設備的布局面積。
[0304]以上所述的實施例是說明性的，并且其不被解釋為用于限制本發(fā)明。雖然已經(jīng)描述了一些實施例，但是對于本領(lǐng)域技術(shù)人員將容易理解的是，在不實質(zhì)上偏離新穎性教導和優(yōu)點的情況下，可以進行許多修改。因此，所有這樣的修改旨在被包括在權(quán)利要求中所定義的本公開的范圍內(nèi)。在權(quán)利要求中，裝置加功能的條款旨在覆蓋在本文中被描述為用于執(zhí)行所述功能的結(jié)構(gòu)，并且不僅覆蓋結(jié)構(gòu)等同物，而且還覆蓋等同的結(jié)構(gòu)。
【權(quán)利要求】
1.一種半導體存儲設備，包括: 行譯碼器，被配置為譯碼行地址并且驅(qū)動全局字線上的全局字線驅(qū)動信號； 列譯碼器，被配置為譯碼列地址并且驅(qū)動列選擇線上的列選擇信號； 多個子單元塊，每一個子單元塊包括多個位線、多個字線、以及連接到多個位線和多個字線的多個存儲單元； 多個位線讀出放大器區(qū)域，每一個位線讀出放大器區(qū)域包括位線讀出放大器并且沿第一方向被布置在兩個子單元塊之間，其中，位線讀出放大器中的每一個被配置為讀出和放大對應位線的數(shù)據(jù)； 多個子字線驅(qū)動器，每一個子字線驅(qū)動器沿與第一方向垂直的第二方向被布置兩個子單元塊之間，并且被配置為響應全局字線驅(qū)動信號來驅(qū)動對應字線；以及 位線選擇電路，包括多個位線連接控制器，并且被配置為響應于列選擇信號來選擇一個或者多個位線， 其中，分別響應于列選擇信號中的第一列選擇信號和第二列選擇信號，所述位線連接控制器中的每一個將各個第一位線電稱接到對應的第一局部輸入/輸出(I/o)線和第二局部輸入/輸出(i/o)線。
2.根據(jù)權(quán)利要求1所述的設備，其中，子字線驅(qū)動器中的第一子字線驅(qū)動器被布置在第一子單元塊的第一側(cè)處，并且被配置為驅(qū)動第一子單元塊的奇數(shù)字線，以及 其中，子字線驅(qū)動器中的 第二子字線驅(qū)動器被布置在第一子單元塊的與所述第一側(cè)相對的第二側(cè)處，并且被配置為驅(qū)動第一子單元塊的偶數(shù)字線。
3.根據(jù)權(quán)利要求2所述的設備，其中，全局字線中的第一全局字線被布置在第一子單元塊之上，沿第二方向延伸，并且連接到第一子字線驅(qū)動器和第二子字線驅(qū)動器。
4.根據(jù)權(quán)利要求3所述的設備，其中，第二子字線驅(qū)動器被配置為驅(qū)動M個字線，M等于2'并且X是等于或者大于O的整數(shù)。
5.根據(jù)權(quán)利要求1所述的設備，其中，連接到第一組位線的第一組位線連接控制器被布置在子單元塊中的第一子單元塊的第一側(cè)處， 其中，連接到第二組位線的第二組位線連接控制器被布置在第一子單元塊的與第一側(cè)相對的第二側(cè)處，以及 其中，第一組位線是奇數(shù)位線，并且第二組位線是偶數(shù)位線。
6.根據(jù)權(quán)利要求5所述的設備，其中，第一組位線連接控制器包括多個第一組列選擇線晶體管，每一個第一組列選擇線晶體管分別響應于第一列選擇信號和第二列選擇信號而將第一組位線的各個位線電稱接到對應的第一局部輸入/輸出(I/O)線和第二局部輸入/輸出(I/O)線， 其中，第二組位線連接控制器包括多個第二組列選擇線晶體管，每一個第二組列選擇線晶體管分別響應于第一列選擇信號和第二列選擇信號而將第二組位線的各個位線電耦接到對應的第一局部輸入/輸出(I/O)線和第二局部輸入/輸出(I/O)線， 其中，第一組列選擇線晶體管和第二組列選擇線晶體管中的每一個被布置在2M條線中且沿第二方向，并且 其中，M是等于或者大于O的整數(shù)。
7.根據(jù)權(quán)利要求6所述的設備，其中，第一組列選擇線晶體管中的每一個包括:第一晶體管，具有第一導電型，所述第一晶體管響應于第一列選擇信號將第一組位線中的第一位線電耦接到第一局部輸入/輸出(I/o)線；以及 第二晶體管，具有第一導電型，所述第二晶體管響應于第二列選擇信號將第一位線電耦接到第二局部輸入/輸出(I/o)線。
8.根據(jù)權(quán)利要求6所述的設備，其中，第一組列選擇線晶體管中的每一個包括: 第一晶體管，具有第一導電型，所述第一晶體管響應于第一列選擇信號而將第一組位線中的第一位線電稱接到第一局部輸入/輸出(I/O)線； 第二晶體管，具有與第一導電型不同的第二導電型，所述第二晶體管響應于第一列選擇信號的互補信號而將第一位線電耦接到第一局部輸入/輸出(I/o)線； 第三晶體管，具有第一導電型，所述第三晶體管響應于第二列選擇信號而將第一位線電耦接到第二局部輸入/輸出(I/O)線；以及 第四晶體管，具有第二導電型，所述第四晶體管響應于第二列選擇信號的互補信號而將第一位線電稱接到第二局部輸入/輸出(I/o)線。
9.根據(jù)權(quán)利要求6所述的設備，其中，第一組列選擇線晶體管中的每一個包括: 第一晶體管，具有第一導電型，所述第一晶體管響應于第一列選擇信號而將第一組位線中的第一位線電稱接到第一局部輸入/輸出(I/O)線； 第一反相器，具有被配置為用于接收第一列選擇信號的輸入端以及被配置為驅(qū)動輸出信號的輸出端；· 第二晶體管，具有與第一導電型不同的第二導電型，所述第二晶體管響應于第一反相器的輸出信號而將第一位線電I禹接到第一局部輸入/輸出(I/o)線； 第三晶體管，具有第一導電型，所述第三晶體管響應于第二列選擇信號而將第一位線電耦接到第二局部輸入/輸出(I/O)線； 第二反相器，具有被配置為接收第二列選擇信號的輸入端以及被配置為驅(qū)動輸出信號的輸出端；以及 第四晶體管，具有第二導電型，所述第四晶體管響應于第二反相器的輸出信號而將第一位線電耦接到第二局部輸入/輸出(I/o)線。
10.根據(jù)權(quán)利要求1所述的設備，其中，每個位線讀出放大器區(qū)域包括: 至少一個第一 P區(qū)，包括沿第一方向布置的多個PMOS晶體管；以及 至少一個第一 N區(qū)，包括沿第一方向布置并且在第二方向上與第一 P區(qū)分隔開的多個NMOS晶體管。
11.根據(jù)權(quán)利要求10所述的設備，其中，每個位線讀出放大器區(qū)域進一步包括: 至少一個第二 P區(qū)，包括沿第二方向布置的多個PMOS晶體管；以及 至少一個第二 N區(qū)，包括沿第二方向布置并且在第一方向上與第二 P區(qū)分隔開的多個NMOS晶體管。
12.根據(jù)權(quán)利要求1所述的設備，其中，每個位線讀出放大器區(qū)域包括: 沿第二方向交替地布置的多個P區(qū)和多個N區(qū)， 其中，每個P區(qū)包括沿第一方向布置的多個PMOS晶體管，以及 其中，每個N區(qū)包括沿第一方向布置的多個NMOS晶體管。
13.根據(jù)權(quán)利要求1所述的設備，進一步包括:存儲單元區(qū)域，包括在第一阱中形成的多個存儲單元；以及 第一核心電路區(qū)域和第二核心電路區(qū)域，分別形成為與存儲單元區(qū)域的第一側(cè)以及與所述第一側(cè)相對的第二側(cè)相鄰，所述第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個包括:形成在相應的第二阱中并且與存儲單元區(qū)域的第一側(cè)或者第二側(cè)相鄰的內(nèi)部核心電路晶體管、以及形成在第三阱中并且與內(nèi)部核心電路晶體管相鄰的外部核心電路晶體管， 其中，存儲單元的第一阱與第一核心電路區(qū)域和第二核心電路區(qū)域中的內(nèi)部核心電路晶體管的第二阱隔離。
14.根據(jù)權(quán)利要求13所述的設備，進一步包括: 第四阱，具有在第一阱和第一核心電路區(qū)域中的第二阱之間形成的第一類型阱；以及 第五阱，具有在第一阱和第二核心電路區(qū)域中的第二阱之間形成的第一類型阱； 其中，第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的第一阱和第二阱中的每一個是與第一類型阱不同的第二類型阱，以及 其中，第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的第三阱是第一類型阱。
15.根據(jù)權(quán)利要求14所述的設備，其中，第一類型阱是n阱，并且第二類型阱是p阱， 其中，在第一阱中形成的P+區(qū)域被連接到第一電壓端， 其中，在第二阱中形成的P+區(qū)域被連接到與第一電壓端不同的第二電壓端，以及其中，在第三阱中形成的n+區(qū)域被連接到第三電壓端，并且第三電壓端的電壓電平與第一電壓端和第二電壓端的 電壓電平不同。
16.根據(jù)權(quán)利要求13所述的設備，其中，第一阱是第一類型阱， 其中，在第一核心電路區(qū)域中 形成的第一內(nèi)部核心電路晶體管的第二阱是第一類型阱，并且在第二核心電路區(qū)域中形成的第二內(nèi)部核心電路晶體管的第二阱是與第一類型阱不同的第二類型阱， 其中，在第一核心電路區(qū)域中形成的第一外部核心電路晶體管的第三阱是第二類型阱，并且在第二核心電路區(qū)域中形成的第二外部核心電路晶體管的第三阱是第一類型阱，其中，具有第二類型阱的第四阱被形成在第一阱和第一內(nèi)部核心電路晶體管的第二阱之間，并且 其中，具有第二類型阱的第五阱被形成在第二外部核心電路晶體管的第三阱和外圍電路區(qū)域之間。
17.根據(jù)權(quán)利要求16所述的設備，其中，第一類型阱是p阱，并且第二類型阱是n阱， 其中，形成在第一阱中的P+區(qū)域被連接到第一電壓端， 其中，形成在第一內(nèi)部核心電路晶體管的第二阱和第二外部核心電路晶體管的第三阱中的每一個中的P+區(qū)域被連接到與第一電壓端不同的第二電壓端，并且 其中，形成在第一外部核心電路晶體管的第三阱和第二內(nèi)部核心電路晶體管的第二阱中的每一個中的n+區(qū)域被連接到第三電壓端，并且第三電壓端的電壓電平與第一電壓端和第二電壓端的電壓電平不同。
18.根據(jù)權(quán)利要求13所述的設備，進一步包括: 第四阱，具有第一類型阱，被形成在第一核心電路區(qū)域中的外部核心電路晶體管的第三阱和第一外圍電路區(qū)域之間；以及 第五阱，具有第一類型阱，被形成在第二核心電路區(qū)域中的外部核心電路晶體管的第三阱和第二外圍電路區(qū)域之間， 其中，第一阱是與第一類型阱不同的第二類型阱， 其中，第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的內(nèi)部核心電路晶體管的第二阱是第一類型阱， 其中，第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的外部核心電路晶體管的第三阱是第二類型阱。
19.根據(jù)權(quán)利要求18所述的設備，其中，每一個第一類型阱是n阱，并且每一個第二類型阱是P阱， 其中，形成在第一阱中的P+區(qū)域被連接到第一電壓端， 其中，形成在第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的外部核心電路晶體管的第三阱中的P+區(qū)域被連接到與第一電壓端不同的第二電壓端，以及 其中，形成在第一核心電路區(qū)域和第二核心電路區(qū)域中的每一個的內(nèi)部核心電路晶體管的第二阱中的n+區(qū)域被連接到第三電壓端，并且第三電壓端的電壓電平與第一電壓端和第二電壓端的電壓電平不同。
20.根據(jù)權(quán)利要求1所述的設備，其中，多個存儲單元中的每一個包括: 存儲單元晶體管，具有連接到對應字線的柵極以及連接到源極線的源極；以及 磁性隧道結(jié)(MTJ)元件，包·括連接到存儲單元晶體管的漏極的固定層、堆疊在固定層上的隧道勢壘層、以及堆疊在隧道勢壘層上并且連接到對應位線的自由層。
21.一種半導體存儲設備，包括: 多個單元塊，每個單元塊包括與沿第一方向延伸的多個位線以及與沿垂直于第一方向的第二方向延伸的多個字線連接的多個存儲單元； 行譯碼器，被配置為譯碼行地址，并且驅(qū)動字線上的字線驅(qū)動信號； 列譯碼器，被配置為譯碼列地址，并且驅(qū)動列選擇線上的列選擇信號；以及多個位線讀出放大器區(qū)域，每一個位線讀出放大器區(qū)域包括沿第一方向被布置在單元塊之間的位線讀出放大器， 其中，位線讀出放大器區(qū)域中的第一位線讀出放大器區(qū)域包括: 第一 P區(qū)，包括沿第一方向布置的多個PMOS晶體管；以及 第一 N區(qū)，包括沿第一方向布置并且在第二方向上與第一 P區(qū)間隔開的多個NMOS晶體管。
22.根據(jù)權(quán)利要求21所述的半導體存儲設備，其中，每個位線讀出放大器區(qū)域進一步包括: 第二 P區(qū)，包括沿第二方向布置的多個PMOS晶體管；以及 第二 N區(qū)，包括沿第二方向布置并且在第一方向上與第二 P區(qū)分隔開的多個NMOS晶體管。
23.根據(jù)權(quán)利要求21所述的半導體存儲設備，進一步包括: 第一阱，包括多個存儲單元、第一阱偏置區(qū)域、第一側(cè)、以及與第一側(cè)相對的第二側(cè)；以及 第二阱和第三阱，分別包括第二阱偏置區(qū)域和第三阱偏置區(qū)域，并且分別被布置為與第一阱的第一側(cè)和第二側(cè)相鄰，其中，第一阱偏置區(qū)域被連接到第一電壓端， 其中，第二阱偏置區(qū)域和第三阱偏置區(qū)域被連接到第二電壓端和第三電壓端，以及 其中，第一電壓端的電壓電平與第二電壓端和第三電壓端的電壓電平不同。
24.根據(jù)權(quán)利要求23所述的半導體存儲設備，其中，第一阱是第一類型阱，并且第二阱和第三阱中的每一個是與第一類型阱不同的第二類型阱。
25.根據(jù)權(quán)利要求24所述的半導體存儲設備，其中，第二阱和第三阱中的每一個不包括任何晶體管。
26.根據(jù)權(quán)利要求24所述的半導體存儲設備，其中，第二阱不包括任何晶體管，并且第三阱包括至少一個晶體管。
27.根據(jù)權(quán)利要求24所述的半導體存儲設備，其中，第二阱和第三阱中的每一個包括至少一個晶體管。
28.—種半導體存儲設備；包括: 存儲單元區(qū)域，包括連接到多個字線和多個位線的多個存儲單元，其中存儲單元被形成在作為第一類型阱的第一阱中； 行譯碼器，被配置為譯碼行地址和輸出全局字線驅(qū)動信號，并且被布置在外圍電路區(qū)域中； 列譯碼器，被配置為譯碼列地址和輸出列選擇信號，并且被布置在外圍電路區(qū)域中；子字線驅(qū)動器，被配置為響應于全局字線驅(qū)動信號來輸出各個字線驅(qū)動信號，并且被布置在核心電路區(qū)域中； 位線讀出放大器，包括多個PMOS和NMOS晶體管，并且被布置在核心電路區(qū)域中； 第二阱，是與第一類型阱不同的第二類型阱，并且被布置為與第一阱的第一側(cè)相鄰；以及 第三阱，是第二類型阱，并且被布置為和與第一阱的第一側(cè)相對的第二側(cè)相鄰， 其中，第一阱包括連接到第一電壓端的第一阱偏置區(qū)域， 其中，第二阱和第三阱中的每一個分別包括連接到第二電壓端和第三電壓端的第二偏置區(qū)域和第三偏置區(qū)域， 其中，第一電壓端被配置為接收與由第二電壓端和第三電壓端中的每一個所接收的不同的第一電壓電平，以及 其中，第一阱至第三阱被布置在作為第二類型阱的第四阱上。
29.根據(jù)權(quán)利要求28所述的半導體存儲設備，其中，核心電路區(qū)域中的第一核心電路區(qū)域被布置為與第二阱相鄰，第一核心電路區(qū)域包括被布置在第五阱中的第一內(nèi)部核心電路晶體管以及被布置在第六阱中的第一外部核心電路晶體管，第五阱被布置為與第二阱相鄰，且第六阱被布置為與第五阱相鄰， 其中，核心電路區(qū)域中的第二核心電路區(qū)域被布置為與第三阱相鄰，第二核心電路區(qū)域包括被布置在第七阱中的第二內(nèi)部核心電路晶體管以及被布置在第八阱中的第二外部核心電路晶體管，第七阱被布置為與第三阱相鄰，且第八阱被布置為與第七阱相鄰，以及其中，第五阱和第七阱中的每一個是第一類型阱，并且第六阱和第八阱中的每一個是第二類型阱。
30.根據(jù)權(quán)利要求28所述的半導體存儲設備，其中，核心電路區(qū)域中的第一核心電路區(qū)域被布置為與第二阱相鄰，第一核心電路區(qū)域包括被布置在第五阱中的第一內(nèi)部核心電路晶體管以及被布置在第六阱中的第一外部核心電路晶體管，第五阱被布置為與第二阱相鄰，且第六阱被布置為與第五阱相鄰， 其中，核心電路區(qū)域中的第二核心電路區(qū)域被布置為與第一阱相鄰，第二核心電路區(qū)域包括被布置在第三阱中的第二內(nèi)部核心電路晶體管以及被布置在第七阱中的第二外部核心電路晶體管，第七阱被布置為與第三阱相鄰，以及 其中，第五阱和第七阱中的每一個是第一類型阱，并且第六阱是第二類型阱。
31.根據(jù)權(quán)利要求28所述的半導體存儲設備，其中，核心電路區(qū)域中的第一核心電路區(qū)域被布置為與第一阱的第一側(cè)相鄰，第一核心電路區(qū)域包括被布置在第二阱中的第一內(nèi)部核心電路晶體管以及被布置在第五阱中的第一外部核心電路晶體管，第五阱被布置為與第二阱相鄰， 其中，核心電路區(qū)域中的第二核心電路區(qū)域被布置為與第一阱的第二側(cè)相鄰，第二核心電路區(qū)域包括被布置在第三阱中的第二內(nèi)部核心電路晶體管以及被布置在第六阱中的第二外部核心電路晶體管，第六阱被布置為與第三阱相鄰，以及其中，第五阱和第六阱中的每一個是第一類型阱。
【文檔編號】G11C7/12GK103594107SQ201310357364
【公開日】2014年2月19日 申請日期:2013年8月16日 優(yōu)先權(quán)日:2012年8月17日
【發(fā)明者】李在永, 姜奉辰, 黃正花, 廉基雄, 金永官, 孫東賢 申請人:三星電子株式會社