專利名稱：信息處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及諸如計(jì)算機(jī)系統(tǒng)和大容量存儲(chǔ)卡系統(tǒng)的信息處理系統(tǒng)，以及更具體而言，涉及這樣的信息處理系統(tǒng)，其包括使用可變電阻器作為存儲(chǔ)介質(zhì)的非易失性半導(dǎo)體存 儲(chǔ)器設(shè)備。
背景技術(shù)：
近年來(lái)，隨著各種應(yīng)用的發(fā)展，計(jì)算機(jī)系統(tǒng)需要具有大存儲(chǔ)容量、高速主存儲(chǔ)器以 改善其性能。在現(xiàn)有技術(shù)的計(jì)算機(jī)系統(tǒng)中使用的主存儲(chǔ)器通常包括DRAM。DRAM具有一個(gè) 晶體管/ 一個(gè)基元(ITlC)結(jié)構(gòu)，并因此具有精細(xì)構(gòu)圖的限制，這使得難以提供大容量主存 儲(chǔ)器。另一方面，更精細(xì)地構(gòu)圖存儲(chǔ)器基元的技術(shù)包括電阻可變存儲(chǔ)器，如(專利文件 1)所提出的在存儲(chǔ)器基元中使用可變電阻器。該類型的電阻可變存儲(chǔ)器利用了以下事實(shí) 硫族化物玻璃的晶體與非晶體之間的電阻比率為100 1或更高，因此存儲(chǔ)不同的電阻狀 態(tài)作為信息。電阻可變存儲(chǔ)器包括肖特基(Schottky) 二極管與可變電阻器的串聯(lián)電路，代 替晶體管來(lái)配置存儲(chǔ)器基元。因此，作為一個(gè)優(yōu)點(diǎn)，可以容易地以層的形式堆疊并三維地構(gòu) 建電阻可變存儲(chǔ)器來(lái)實(shí)現(xiàn)更高的集成度(專利文件2)。然而，不希望上述電阻可變存儲(chǔ)器被用作頻繁存取的主存儲(chǔ)器，其會(huì)造成高速操 作和可靠性問題。[專利文件 1]W0 2000/623014[專利文件 2] WO 2003/08567
發(fā)明內(nèi)容
技術(shù)問題本發(fā)明的目的為提供一種在實(shí)現(xiàn)大容量存儲(chǔ)的同時(shí)能夠確保存儲(chǔ)器設(shè)備的高速 操作和可靠性的信息處理系統(tǒng)。技術(shù)方案在一個(gè)方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括主存儲(chǔ)器，操作為存儲(chǔ)數(shù)據(jù)； 以及控制電路，操作為存取所述主存儲(chǔ)器的數(shù)據(jù)，所述主存儲(chǔ)器包括非易失性半導(dǎo)體存儲(chǔ) 器設(shè)備和DRAM，所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包含均使用可變電阻器的電可擦除可編程 非易失性存儲(chǔ)器基元，所述DRAM被設(shè)置為在所述控制電路與所述非易失性半導(dǎo)體存儲(chǔ)器 設(shè)備之間的高速緩存(cache)存儲(chǔ)器。在另一方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括非易失性半導(dǎo)體存儲(chǔ)器設(shè) 備，其包含均使用可變電阻器的電可擦除可編程非易失性存儲(chǔ)器基元；以及控制電路，操作 為存取所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有用于重 寫存儲(chǔ)的數(shù)據(jù)的刷新模式，其中所述控制電路基于對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存 取數(shù)目以所述刷新模式激活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
在另一方面，本發(fā)明提供了一種信息處理系統(tǒng)，包括主存儲(chǔ)器，其包括非易失性 半導(dǎo)體存儲(chǔ)器設(shè)備，所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包含均使用可變電阻器的電可擦除可 編程非易失性存儲(chǔ)器基元；以及控制電路，操作為存取所述主存儲(chǔ)器的數(shù)據(jù)，其中所述非易 失性半導(dǎo)體存儲(chǔ)器設(shè)備具有用于重寫存儲(chǔ)的數(shù)據(jù)的刷新模式。發(fā)明效果本發(fā)明可以在實(shí)現(xiàn)大容量存儲(chǔ)的同時(shí)確保存儲(chǔ)器設(shè)備的高速操作和可靠性。


圖1為示出了根據(jù)本發(fā)明的第一實(shí)施例的計(jì)算機(jī)系統(tǒng)的配置的框圖；圖2為同一實(shí)施例的非易失性存儲(chǔ)器的框圖；圖3為根據(jù)同一實(shí)施例的非易失性存儲(chǔ)器的存儲(chǔ)器基元陣列的一部分的透視圖；圖4為沿圖2的線1-1’獲得并從箭頭方向觀察的截面視圖；圖5為示出了同一實(shí)施例中的可變電阻器實(shí)例的示意性截面視圖；圖6為示出了同一實(shí)施例中的另一可變電阻器實(shí)例的示意性截面視圖；圖7為示出了同一實(shí)施例中的非歐姆部件實(shí)例的示意性截面圖；圖8為根據(jù)發(fā)明的另一實(shí)施例的存儲(chǔ)器基元陣列的一部分的透視圖；圖9為沿圖7的線11-11’獲得并從箭頭方向觀察的一個(gè)存儲(chǔ)器基元的截面視圖；圖10為根據(jù)同一實(shí)施例的非易失性存儲(chǔ)器中的存儲(chǔ)器基元陣列及其外圍電路的 電路圖；圖11為示出在二元數(shù)據(jù)(binary data)情況下存儲(chǔ)器基元中的電阻分布和數(shù)據(jù) 之間的關(guān)系的視圖；圖12為示出了同一實(shí)施例的寫、擦除以及讀操作的字線和位線電壓的波形圖；圖13為示出了同一實(shí)施例的刷新操作的字線和位線電壓的波形圖；圖14為示出了本發(fā)明的第二實(shí)施例的刷新操作的字線和位線電壓的波形圖；圖15為同一實(shí)施例的存儲(chǔ)器基元陣列的框圖；圖16為示出了根據(jù)本發(fā)明的第三實(shí)施例的大容量存儲(chǔ)卡系統(tǒng)的配置的框圖；以 及圖17為說(shuō)明了根據(jù)本發(fā)明的第四實(shí)施例的刷新操作的存儲(chǔ)器基元陣列的框圖。
具體實(shí)施例方式現(xiàn)在將參考附圖描述本發(fā)明的實(shí)施例。[第一實(shí)施例][總體配置]圖1為示出了根據(jù)本發(fā)明的第一實(shí)施例的信息處理系統(tǒng)或計(jì)算機(jī)系統(tǒng)的配置的 框圖。該計(jì)算機(jī)系統(tǒng)包括CPU(中央處理單元)10、可由CPU 10存取的主存儲(chǔ)器20以及 通過(guò)主存儲(chǔ)器20連接到CPU 10的外部存儲(chǔ)設(shè)備或HDD (硬盤驅(qū)動(dòng)器)30。CPU 10包括可 操作為內(nèi)部高速緩存存儲(chǔ)器的SRAM 11，SRAM通過(guò)總線12被連接到主存儲(chǔ)器20。主存儲(chǔ) 器20包括DRAM21和電阻可變非易失性存儲(chǔ)器22。DRAM 21作為計(jì)算機(jī)系統(tǒng)的較低級(jí)高速緩存存儲(chǔ)器，而電阻可變非易失性存儲(chǔ)器22作為大容量存儲(chǔ)器。DRAM 21和電阻可變非易 失性存儲(chǔ)器22通過(guò)高速總線23彼此相連。通過(guò)總線24連接到主存儲(chǔ)器20的外部存儲(chǔ)設(shè) 備除了 HDD 30之外還包括軟盤裝置、⑶-ROM以及DVD。通過(guò)這樣的配置，CPU 10可以高速存取DRAM 21，而電阻可變非易失性存儲(chǔ)器22 提供主存儲(chǔ)器20的大容量存儲(chǔ)。可以在CPU 10與主存儲(chǔ)器20之間設(shè)置主、次以及三級(jí)高 速緩存等等。[非易失性存儲(chǔ)器的配置]
圖2為在主存儲(chǔ)器20中使用的非易失性存儲(chǔ)器22的框圖。非易失性存儲(chǔ)器22包括以矩陣形式設(shè)置的存儲(chǔ)器基元的存儲(chǔ)器基元陣列1，每一 個(gè)存儲(chǔ)器基元包括隨后描述的電阻可變部件，例如，PCRAM(相變部件)或ReRAM(可變電阻 器)。沿位線BL方向在鄰近存儲(chǔ)器基元陣列1的位置處設(shè)置列控制電路2。列控制電路2 控制存儲(chǔ)器基元陣列1中的位線BL以從存儲(chǔ)器基元擦除數(shù)據(jù)、在存儲(chǔ)器基元中寫入數(shù)據(jù)以 及從存儲(chǔ)器基元讀出數(shù)據(jù)。沿字線WL方向在鄰近存儲(chǔ)器基元陣列1的位置處設(shè)置行控制 電路3。行控制電路3選擇存儲(chǔ)器基元陣列1中的字線WL并施加需要的電壓以便從存儲(chǔ)器 基元擦除數(shù)據(jù)、在存儲(chǔ)器基元中寫入數(shù)據(jù)以及從存儲(chǔ)器基元讀出數(shù)據(jù)。數(shù)據(jù)I/O緩沖器4通過(guò)高速總線23被連接到DRAM 21并通過(guò)控制總線被連接到 CPU 10以接收寫數(shù)據(jù)，接收擦除指令，提供讀數(shù)據(jù)以及接收地址數(shù)據(jù)和命令數(shù)據(jù)。數(shù)據(jù)I/O 緩沖器4向列控制電路2發(fā)送接收的寫數(shù)據(jù)以及從列控制電路2接收讀出數(shù)據(jù)并將其提供 到外部。從CPUlO饋送到數(shù)據(jù)I/O緩沖器4的地址通過(guò)地址寄存器5被發(fā)送到列控制電路 2和行控制電路3。從CPU 10饋送到數(shù)據(jù)I/O緩沖器4的命令被發(fā)送到命令接口 6。命令 接口 6從CPU 10接收外部控制信號(hào)并確定饋送到數(shù)據(jù)I/O緩沖器4的數(shù)據(jù)是寫數(shù)據(jù)、命令 還是地址。如果該數(shù)據(jù)是命令，命令接口將其作為接收的命令信號(hào)傳送到狀態(tài)機(jī)7。狀態(tài)機(jī) 7管理整個(gè)非易失性存儲(chǔ)器以接收來(lái)自CPU 10的命令，讀取，寫入，擦除并執(zhí)行數(shù)據(jù)I/O管 理。外部CPU 10還可以接收由狀態(tài)機(jī)7管理的狀態(tài)信息并確定操作結(jié)果。還可以利用該 狀態(tài)信息控制寫入和擦除。狀態(tài)機(jī)7控制脈沖產(chǎn)生器9。該控制使脈沖產(chǎn)生器9能夠提供任意電壓和時(shí)序的 脈沖。形成的脈沖可以被傳送到列控制電路2和行控制電路3選擇的任何線路。除存儲(chǔ)器基元陣列1之外的外圍電路部件可以形成在緊接在布線層中形成的存 儲(chǔ)器陣列1之下的Si襯底中。因此，可以將非易失性存儲(chǔ)器的芯片面積制造得幾乎等于存 儲(chǔ)器基元陣列1的面積。[存儲(chǔ)器基元陣列和外圍電路]圖3為存儲(chǔ)器基元陣列的一部分的透視圖，以及圖4為沿圖3的線1-1’獲得并從 箭頭方向觀察的截面視圖。存在平行設(shè)置的多個(gè)第一線路或字線WL0-WL2，其交叉平行設(shè)置的多個(gè)第二線路 或位線BL0-BL2。存儲(chǔ)器基元MC設(shè)置在兩個(gè)線路的每個(gè)交叉點(diǎn)處并夾在兩個(gè)線路之間。希 望地，第一和第二線路由諸如^151、附51、&^1的耐熱低電阻材料構(gòu)成。存儲(chǔ)器基元MC包括可變電阻器VR和非歐姆部件NO的串聯(lián)電路，如圖4所示。在施加電壓時(shí)，可變電阻器VR通過(guò)電流、熱或化學(xué)能量來(lái)變化電阻。設(shè)置在可變 電阻器VR的上和下表面上的為電極EL1、EL2，其作為阻擋金屬層和粘附層。電極的材料包括 Pt、Au、Ag、TiAIN、SrRuO, Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO, Al, PtIrOx, PtRhOx, Rh/ TaAlN、TiOX、NbTiOX、Si。還可以插入能實(shí)現(xiàn)均勻取向的金屬膜。還插入緩沖層、阻擋金屬 層和粘附層?？勺冸娮杵鱒R包括諸如硫族化物的通過(guò)晶體狀態(tài)與非晶體狀態(tài)之間的相變來(lái)變 化電阻的可變電阻器(PRAM)；通過(guò)金屬陽(yáng)離子的沉淀在電極之間形成橋(導(dǎo)電橋)或電離 沉淀的金屬以打斷橋來(lái)變化電阻的可變電阻器(CBRAM)；以及通過(guò)電壓或電流施加來(lái)變化 電阻的可變電阻器(FeRAM)(其大體可分為，響應(yīng)于在位于電極界面中的電荷陷阱中存在/ 不存在俘獲的電荷來(lái)產(chǎn)生電阻變化的可變電阻器，和響應(yīng)于由損失氧導(dǎo)致的導(dǎo)電路徑的存 在/不存在來(lái)產(chǎn)生電阻變化的可變電阻器)。圖5和6示出了后一可變電阻器的實(shí)例。圖5示出的可變電阻器VR包括設(shè)置在 電極層11，13之間的記錄層12。記錄層12由含有至少兩種類型的陽(yáng)離子元素的復(fù)合化合 物構(gòu)成。陽(yáng)離子元素中的至少一種為具有電子未完全填充的d軌道的過(guò)渡元素，并且鄰近 的陽(yáng)離子元素之間的最短距離為0. 32nm或更小。具體而言，可以由化學(xué)式AxMyXz (A和M為 不同的元素)表示，并由具有晶體結(jié)構(gòu)的材料構(gòu)成，諸如尖晶石結(jié)構(gòu)(AM2O4)、鈦鐵礦結(jié)構(gòu) (AMO3)、銅鐵礦結(jié)構(gòu)(AMO2)、LiMoN2結(jié)構(gòu)(AMN2)、黑鎢礦結(jié)構(gòu)(AMO4)、橄欖石結(jié)構(gòu)(A2MO4)、錳 鋇礦結(jié)構(gòu)(AMO2)、斜方錳礦結(jié)構(gòu)(AxMO2)以及鈣鈦礦結(jié)構(gòu)(AMO3)。在圖5的實(shí)例中，A包括Zn，M包括Mn，X包括0。在記錄層12中，小白圈表示擴(kuò) 散離子(Zn)，大白圈表示陰離子(0)，小黑圈表示過(guò)渡元素離子(Mn)。記錄層12的初始狀 態(tài)為高電阻狀態(tài)。當(dāng)電極層11保持在固定的電勢(shì)并且將負(fù)電壓施加到電極層13時(shí)，在記 錄層12中的擴(kuò)散離子的一部分向電極層13遷移，從而相對(duì)于陰離子減少了記錄層12中的 擴(kuò)散離子。到達(dá)電極層13的擴(kuò)散離子從電極層13接受電子并沉淀為金屬，由此形成金屬 層14。在記錄層12內(nèi)部，陰離子變得過(guò)剩，由此增加了記錄層12中的過(guò)渡元素離子的化合 價(jià)。結(jié)果，載流子注射使記錄層12變?yōu)殡娮訉?dǎo)電，由此完成設(shè)定。在再生(regeneration) 時(shí)，允許電流流動(dòng)，電流的值很小，使得構(gòu)成記錄層12的材料不發(fā)生電阻變化。通過(guò)在記錄 層12中提供足夠時(shí)間的大電流流動(dòng)(其會(huì)導(dǎo)致焦耳熱，有助于記錄層12中的氧化還原反 應(yīng))可以將編程狀態(tài)(低電阻狀態(tài))復(fù)位到初始狀態(tài)(高電阻狀態(tài))。施加與設(shè)定時(shí)相反 方向的電場(chǎng)也可以實(shí)現(xiàn)復(fù)位。在圖6的實(shí)例中，夾在電極層11，13之間的記錄層15由兩個(gè)層形成第一化合物 層15a和第二化合物層15b。第一化合物層15a被設(shè)置在鄰近電極層11的一側(cè)并由化學(xué)式 AxMlyXlz表示。第二化合物層15b被設(shè)置在鄰近電極層13的一側(cè)并具有能夠容納來(lái)自第一 化合物層15a的陽(yáng)離子元素的間隙位置。在圖6的實(shí)例中，在第一化合物層15a中，A包括Mg，Ml包括Mn，Xl包括0。第二 化合物層15b包含由黑圈表示的Ti作為過(guò)渡還原離子。在第一化合物層15a中，小白圈表 示擴(kuò)散離子(Mg)，大白圈表示陰離子(0)，雙圈表示過(guò)渡元素離子(Mn)。以諸如兩個(gè)或更多 的層的多層形式堆疊第一化合物層15a和第二化合物層15b。在該可變電阻器VR中，為電極層11，13施加電勢(shì)，使得第一化合物層15a作為陽(yáng) 極，第二化合物層15b作為陰極，從而在記錄層15中形成電勢(shì)梯度。在該情況下，在第一化 合物層15a中的擴(kuò)散離子的一部分遷移通過(guò)晶體并進(jìn)入位于陰極側(cè)的第二化合物層15b。 第二化合物層15b的晶體包括能容納擴(kuò)散離子的間隙位置。因此，從第一化合物層15a移動(dòng)來(lái)的擴(kuò)散離子被捕獲到間隙位置中。因此，第一化合物層15a中的過(guò)渡元素離子的化合價(jià)增加，而第二化合物層15b中的過(guò)渡元素離子的化合價(jià)減少。在初始狀態(tài)，第一和第二化 合物層15a，15b為高電阻狀態(tài)。在該情況下，在第一化合物層15a中的擴(kuò)散離子的一部分 從第一化合物層15a遷移到第二化合物層15b，這在第一和第二化合物的晶體中產(chǎn)生了導(dǎo) 電載流子，并且均具有導(dǎo)電性。如上述實(shí)例相似，通過(guò)在記錄層15中提供足夠時(shí)間的大電 流流動(dòng)(用于產(chǎn)生有助于記錄層15中的氧化還原反應(yīng)的焦耳熱)可以將編程狀態(tài)(低電 阻狀態(tài))復(fù)位到擦除狀態(tài)(高電阻狀態(tài))。施加與設(shè)定時(shí)相反方向的電場(chǎng)同樣可以實(shí)現(xiàn)復(fù) 位。非歐姆部件NO包括各種二極管，例如，(a)肖特基二極管，(b)PN結(jié)二極管，(c)PIN 二極管，并具有(d) MIN (金屬-絕緣體-金屬)結(jié)構(gòu)和(e) SIS(硅-絕緣體-硅)結(jié)構(gòu)，如 圖7所示。在該情況下，可以插入形成阻擋金屬層和粘附層的電極EL2，EL3。如果使用二極 管，從其特性出發(fā)，其可以進(jìn)行單極操作。在MIM結(jié)構(gòu)或SIS結(jié)構(gòu)的情況下，其可以進(jìn)行雙 極操作。非歐姆部件NO和可變電阻器VR可以設(shè)置為與圖4相反的上/下關(guān)系。替代地， 非歐姆部件NO具有上/下顛倒的極性?？梢远询B多個(gè)上述存儲(chǔ)器結(jié)構(gòu)以形成三維結(jié)構(gòu)，如圖8所示。圖9為示出了圖8的 11-11’截面的橫截面視圖。示出的實(shí)例涉及具有基元陣列層MA0-MA3的4-層結(jié)構(gòu)的存儲(chǔ) 器基元陣列。上和下存儲(chǔ)器基元MCO，MCl共享字線WLOj。上和下存儲(chǔ)器基元MCl，MC2共 享位線BLli。上和下存儲(chǔ)器基元MC2，MC3共享字線WLlj。代替線路/基元/線路/基元 的重復(fù)，可以在基元陣列層之間以線路/基元/線路/中間層_絕緣體/線路/基元/線 路的形式插入中間層絕緣體。存儲(chǔ)器基元陣列1被劃分為幾個(gè)存儲(chǔ)器基元組的MAT。上述列控制電路2和行控 制電路3可以基于MAT、扇區(qū)、或基元陣列層設(shè)置，或由其共享。替代地，他們可由多個(gè)位線 BL所共享以減小面積。圖10為使用二極管SD作為非歐姆部件NO的存儲(chǔ)器基元陣列1和外圍電路的電 路圖。為了簡(jiǎn)明，在描述時(shí)假設(shè)存儲(chǔ)器具有單層結(jié)構(gòu)。在圖10中，包含在存儲(chǔ)器基元MC中的二極管具有連接到字線WL的陽(yáng)極和通過(guò)可 變電阻器VR連接到位線BL的陰極。每一個(gè)位線BL具有連接到感測(cè)放大器2a的一端，感 測(cè)放大器2a為列控制電路2的一部分。感測(cè)放大器2a包括鎖存器2b，其操作為存儲(chǔ)有待 寫入到連接到位線BL的所選擇的存儲(chǔ)器基元MC中的數(shù)據(jù)，或存儲(chǔ)從該選擇的存儲(chǔ)器基元 MC讀出的數(shù)據(jù)。每一個(gè)字線WL的一端連接到行控制電路3?？梢詥为?dú)選擇存儲(chǔ)器基元MC。替代地，可以成批地從連接到選擇的字線WLl的多 個(gè)存儲(chǔ)器基元MC讀取數(shù)據(jù)。在存儲(chǔ)器基元陣列1中，與圖10示出的極性相反地連接二極 管SD，以便電流從位線BL流動(dòng)到字線WL。[非易失性存儲(chǔ)器的操作]下面描述在如此配置的計(jì)算機(jī)系統(tǒng)中的非易失性半導(dǎo)體存儲(chǔ)器的操作。存儲(chǔ)器基元MC包含的可變電阻器VR具有電阻，其在擦除狀態(tài)分布在IOOkQ到 IMΩ的高電阻范圍，在寫入(編程)狀態(tài)分布在IkQ到IOkQ的低電阻范圍。寫入是這樣 的過(guò)程，即，向處于擦除狀態(tài)的可變電阻器VR施加特定的寫電壓Vprog以將可變電阻器VR 的電阻移動(dòng)到低電阻范圍。
現(xiàn)在假設(shè)將數(shù)據(jù)寫入(編程)到連接到字線WL2和位線BLO的選擇的基元A或存 儲(chǔ)器基元MC中，如圖10的虛線圓圈所示。在該情況下將寫電壓Vprog施加到選擇的字線 WL2，并將OV施加到未被選擇的字線WL1，WL0，如圖12所示。此外，將OV施加到選擇的位 線BLO，并將寫電壓Vprog施加到未選擇的位線BL1，BL2。結(jié)果，隨著寫電壓Vprog的施加， 選擇的基元A中的可變電阻器VR被正向偏置，可變電阻器VR的電阻從高電阻分布移動(dòng)到 低電阻分布。當(dāng)以批的方式擦除包含選擇的基元A的連接到字線WL2的存儲(chǔ)器基元MC時(shí)，將擦 除電壓Vera施加到選擇的字線WL2，并將OV施加到未選擇的字線WLO、WL1，如圖12所示。 此外，將OV施加到選擇的位線BL0-BL2。當(dāng)擦除寫入的基元時(shí)，相比于編程電壓VprogJf 更低的電壓作為擦除電壓Vera施加更長(zhǎng)的時(shí)間，因?yàn)閷懭氲幕獮榈碗娮锠顟B(tài)。當(dāng)以該方 式，在低電阻狀態(tài)的可變電阻器VR中以較長(zhǎng)的時(shí)間流動(dòng)較大的電流時(shí)，焦耳熱將可變電阻 器VR重置到高電阻狀態(tài)。由此，連接到選擇的字線WL2的存儲(chǔ)器基元MC被成批地擦除。
當(dāng)從選擇的基元A讀出數(shù)據(jù)時(shí)，將電壓Vread施加到選擇的字線WL2，并將OV施加 到未被選擇的字線WLO，WL1，如圖12所示。此外，將OV施加到選擇的位線BL0，并將OV到 Vread施加到未選擇的位線BLl，BL2。由此，選擇的基元A中的二極管被正向偏置，因此幾 乎Vread的電壓被施加到選擇的基元A。在該情況下，在基元中流動(dòng)的電流呈現(xiàn)的變化依 賴于基元電阻為高電阻還是低電阻。相應(yīng)地，可以在感測(cè)放大器2a處感測(cè)該變化以讀出數(shù) 據(jù)。讀電壓Vread必須低于寫電壓Vprog和擦除電壓Vera。另一方面，對(duì)于未選擇的 基元，連接到字線WL2的未選擇的基元在其臨近字線WL2的一側(cè)被供給有Vread。在該情況 下，如果將OV施加到位線BL1，BL2，連接到位線BL1，BL2的存儲(chǔ)器基元MC會(huì)與選擇的基元 A相似地進(jìn)入讀狀態(tài)，這使得多個(gè)基元變?yōu)榭勺x。如果將Vread施加到位線BLl，BL2，便沒有 任何電壓應(yīng)力(也沒有任何的電流流動(dòng))被有效地施加在連接到位線BL1，BL2的基元上。 此外，對(duì)于連接到字線WLO，WLl的基元，如果位線BLO-BLl為0V，因?yàn)樽志€WLO，WLl為0V， 因此沒有設(shè)置任何的電壓應(yīng)力(也沒有任何的電流流動(dòng))。即使位線BL1，BL2具有Vread， 連接到位線BL1，BL2的未選擇的基元的二極管SD也為反向偏置。因此，在該基元上施加了 較小的電壓應(yīng)力并且在其中流動(dòng)較小的電流。此外，可以為未選擇的位線BL1，BL2施加在 O到Vread之間的電壓。這可以有效地抑制將反向偏置電壓施加到未選擇的基元。如上所 述，可以以1-位為基礎(chǔ)讀取基元，或以批的方式讀取連接到一個(gè)字線WL的所有基元。雖然擔(dān)心依賴于讀取時(shí)的讀條件的讀干擾(RD)，但仍執(zhí)行上述的讀操作。對(duì)于選 擇的基元，將讀偏置電壓Vread施加到基元。對(duì)于未選擇的基元，將反向偏置電壓施加到二 極管，這可能在其上施加應(yīng)力。為了在主存儲(chǔ)器20中使用非易失性半導(dǎo)體存儲(chǔ)器22，即使 在重復(fù)了 IO6次或更多次的讀操作之后，也希望數(shù)據(jù)不被混淆。下面示出了系統(tǒng)解決方案。在圖1中，CPU 10存取主存儲(chǔ)器20以向主存儲(chǔ)器20發(fā)布數(shù)據(jù)讀請(qǐng)求?；谠撜?qǐng) 求，主存儲(chǔ)器20讀出數(shù)據(jù)并將其傳遞到CPU 10。在實(shí)踐中，從電阻可變非易失性半導(dǎo)體存 儲(chǔ)器22讀出數(shù)據(jù)，并將讀出的數(shù)據(jù)傳遞到DRAM 21和CPU 10。在該情況下，關(guān)注電阻可變 非易失性半導(dǎo)體存儲(chǔ)器22中的RD。即，如上所述，將讀電壓Vread施加到選擇的基元，并由 此在其上施加弱應(yīng)力。讀電壓Vread的電壓值與擦除電壓Vera的電壓值的差異不大。因 此，在重復(fù)幾次讀操作之后，編程狀態(tài)的基元逐漸移動(dòng)到擦除狀態(tài)，并最終導(dǎo)致數(shù)據(jù)混淆成為可能的問題。因此，在該實(shí)施例中，CPU 10向電阻可變非易失性半導(dǎo)體存儲(chǔ)器22發(fā)布刷新指 令?？梢匀我庠O(shè)定發(fā)布刷新指令的頻率。例如，一旦對(duì)于1，000次的讀操作或一旦對(duì)于 10，000次的讀操作，提供刷新指令。在開始使用時(shí)與當(dāng)寫/擦除操作的數(shù)目超過(guò)特定次數(shù) 時(shí)之間切換執(zhí)行刷新指令的頻率。一旦接收到上述刷新指令，電阻可變非易失性半導(dǎo)體存 儲(chǔ)器22開始刷新操作?；谠贔AT(文件分配表)區(qū)域上的信息確定刷新目標(biāo)區(qū)域。該信息被保持在該 電阻可變非易失性半導(dǎo)體存儲(chǔ)器22自身之中。在實(shí)例中，如圖13所示，執(zhí)行刷新操作。首先，讀出數(shù)據(jù)。即，將讀電壓Vread施 加到選擇的字線WL2，并將OV施加到未選擇的字線WLO，WL1，如圖13所示。此外，OV被施加 到位線BL0-BL2。雖然如果存儲(chǔ)器基元陣列1被分為MAT并可以以批的方式讀取多個(gè)MAT， 但希望以頁(yè)(WL)為基礎(chǔ)的讀操作。在感測(cè)放大器2a中的鎖存器電路2b中儲(chǔ)存所讀數(shù)據(jù)。
接下來(lái)，執(zhí)行擦除操作。即，將讀電壓Vera施加到選擇的字線WL2，并將OV施加到 未選擇的字線WL0，WL1，如圖13所示。此外，OV被施加到位線BL0-BL2。結(jié)果，在選擇的基 元中的數(shù)據(jù)可被擦除，在未選擇的基元中的數(shù)據(jù)不被擦除。由此，可以以批的方式基于頁(yè)執(zhí) 行擦除操作，或以批的方式對(duì)多個(gè)MAT執(zhí)行擦除操作。此外，根據(jù)功率消耗，可以基于1-位、 多個(gè)位或1-頁(yè)擦除MATO中的數(shù)據(jù)。此后，初始讀出并存儲(chǔ)在鎖存器電路2b中的讀取的數(shù)據(jù)被重新寫回到基元。同樣 基于頁(yè)進(jìn)行該寫操作。在該情況下，將寫電壓Vprog施加到選擇的字線WL2，以及將OV施加 到未選擇的字線WLO，WL2，如圖13所示。此外，在位線BL0-BL2上設(shè)置讀數(shù)據(jù)。如果讀數(shù) 據(jù)為擦除狀態(tài)，那么將寫電壓Vprog施加到位線BL。如果讀數(shù)據(jù)為寫入狀態(tài)，那么將OV施 加到位線BL。該偏置關(guān)系使得能夠以批的方式基于頁(yè)執(zhí)行編程。由此，完成了在非易失性半導(dǎo)體存儲(chǔ)器22中與字線WL2相關(guān)的刷新操作。對(duì)任何 希望刷新的區(qū)域重復(fù)執(zhí)行該操作以完成刷新操作。結(jié)果，由多次讀取期間的讀偏置造成的 應(yīng)力被恢復(fù)到零，這可以改善抗RD的可靠性。此外，通過(guò)指派地址并經(jīng)由數(shù)據(jù)I/O緩沖器4而從外部I/O輸入數(shù)據(jù)，可以重寫在 鎖存器電路2b中的數(shù)據(jù)。因此，還可以通過(guò)將在CPU 10中讀取和ECC修正的數(shù)據(jù)返回到 鎖存器電路2b來(lái)執(zhí)行刷新操作。[第二實(shí)施例]在上述第一實(shí)施例中，通過(guò)依次的基于頁(yè)的讀取、擦除和寫入進(jìn)行刷新操作。在該 情況下，僅僅需要將數(shù)據(jù)完全重寫到初始存儲(chǔ)位置，而不需要改變FAT。相反，在本實(shí)施例中，為了執(zhí)行刷新操作，將數(shù)據(jù)復(fù)制到另一區(qū)域。圖14中示出了本實(shí)施例中的刷新操作。這里在刷新時(shí)使用復(fù)制操作。相應(yīng)地，存 儲(chǔ)器基元陣列1被分為多個(gè)MAT (或塊)，如圖15所示。每一個(gè)MAT包括行控制電路3和感 測(cè)放大器2a，以對(duì)其進(jìn)行獨(dú)立存取。MAT被復(fù)制到其他MAT以刷新數(shù)據(jù)。首先，如圖14所示，進(jìn)行讀操作。例如，以一頁(yè)為單位從MATO讀出數(shù)據(jù)。在MATO 中存儲(chǔ)的一頁(yè)數(shù)據(jù)被讀出到感測(cè)放大器2a并鎖存在鎖存器電路2b中。此后，數(shù)據(jù)被寫入 到MAT4中。MATO和MAT4共享感測(cè)放大器2a。在該情況下，從MATO讀出的數(shù)據(jù)被傳送到 MAT4中的位線BL，而不需要傳送電路等等。因此，可以原樣寫入讀取的數(shù)據(jù)。此外，在CPU10中ECC修正的讀取的數(shù)據(jù)被寫入到存儲(chǔ)器基元中。此外，MATO和MATl共享感測(cè)放大器 2a。在多層交叉點(diǎn)存儲(chǔ)器基元陣列的情況下，在上和下層中的存儲(chǔ)器基元陣列的MAT可共 享一個(gè)感測(cè)放大器(未示出)。當(dāng)對(duì)MAT中的整個(gè)頁(yè)執(zhí)行上述操作時(shí)，MATO中的數(shù)據(jù)被全 部復(fù)制到MAT4。最終，以批的方式擦除MATO的數(shù)據(jù)，如圖14所示。即，在MATO中，將擦除電壓Vera 施加到所有字線WL，并將OV施加到所有位線BL，因此能夠批擦除一個(gè)MAT。此后，重寫FAT 區(qū)域上的管理數(shù)據(jù)以完成刷新操作。[第三實(shí)施例]圖16為示出了根據(jù)本發(fā)明的第三實(shí)施例的大容量存儲(chǔ)卡系統(tǒng)的配置的框圖。在 前述實(shí)施例中，使用電阻可變非易失性半導(dǎo)體存儲(chǔ)器22作為計(jì)算機(jī)系統(tǒng)中的主存儲(chǔ)器20， 并由計(jì)算機(jī)系統(tǒng)中的CPU 10發(fā)布刷新指令。
相反，在該實(shí)施例中，在使用電阻可變非易失性半導(dǎo)體存儲(chǔ)器22作為大容量存儲(chǔ) 器卡的大容量存儲(chǔ)卡系統(tǒng)中設(shè)置主機(jī)裝置40。主機(jī)裝置40在其中包括控制器41和系統(tǒng)緩 沖器42，并控制對(duì)電阻可變非易失性半導(dǎo)體存儲(chǔ)器22的存取。因此，主機(jī)裝置40中的控制 器41內(nèi)部發(fā)布刷新指令，由此可以在大容量存儲(chǔ)卡系統(tǒng)或在單獨(dú)的存儲(chǔ)器內(nèi)部進(jìn)行主動(dòng) 刷新操作。[第四實(shí)施例]圖17示出一種存儲(chǔ)器的配置，說(shuō)明了根據(jù)本發(fā)明的第四實(shí)施例的非易失性半導(dǎo) 體存儲(chǔ)器中的刷新操作。在該實(shí)施例中，存儲(chǔ)器基元被分為多個(gè)可獨(dú)立存取的基元陣列單元(MAT)，并且從 每一個(gè)基元陣列單元一致地讀出一個(gè)基元的數(shù)據(jù)(one-cell data)。根據(jù)讀取的數(shù)據(jù)，存取 相關(guān)的基元以一致進(jìn)行編程(重寫)或擦除，由此執(zhí)行刷新。S卩，對(duì)每一個(gè)MAT存取一個(gè)位，并與假設(shè)的方式一樣并行存取所有MAT。在該情況 下，在數(shù)據(jù)寫入時(shí)，根據(jù)到每一個(gè)MAT的輸入數(shù)據(jù)，以MAT為基礎(chǔ)執(zhí)行單獨(dú)的寫入或擦除。 因此，如果輸入數(shù)據(jù)為“0”，那么將寫(設(shè)定)脈沖傳送到行控制電路3。如果輸入數(shù)據(jù)為 “1”，那么將擦除(復(fù)位)脈沖傳送到行控制電路3?？梢詫?duì)所有MAT—致地執(zhí)行這樣的操 作，以同時(shí)對(duì)所有MAT并行執(zhí)行批寫入或批擦除。在使用這樣的存取方案執(zhí)行刷新操作時(shí)，首先從所有MAT讀出數(shù)據(jù)段，并存儲(chǔ)在 感測(cè)放大器2a中的鎖存器電路2b中。然后，使用該數(shù)據(jù)段重寫MAT。即，如果讀取的數(shù)據(jù) 為“0”，那么將寫脈沖傳遞到行控制電路3。如果讀取的數(shù)據(jù)為“1”，那么將擦除脈沖傳遞到 行控制電路3?？梢砸恢碌貓?zhí)行這樣的操作，以同時(shí)刷新處于設(shè)定狀態(tài)的基元和處于復(fù)位狀 態(tài)的基元。因此，使得刷新時(shí)間短于前述實(shí)施例。 此外，通過(guò)指派地址并經(jīng)由數(shù)據(jù)I/O緩沖器4從自外部I/O輸入數(shù)據(jù)，可以重寫在 鎖存器電路2b中的數(shù)據(jù)。因此，還可以通過(guò)將CPU 10或控制器41中讀取和ECC修正的數(shù) 據(jù)返回到鎖存器電路2b來(lái)執(zhí)行刷新操作。[第五實(shí)施例]主存儲(chǔ)器的增加提高了造成存儲(chǔ)器基元故障的可能性。因此，根據(jù)本實(shí)施例的信息處理系統(tǒng)在數(shù)據(jù)讀取時(shí)利用CPU 10中的ECC(誤差檢 測(cè)碼)對(duì)讀取的數(shù)據(jù)執(zhí)行誤差檢測(cè)和修正。結(jié)果，可以改善信息處理系統(tǒng)的可靠性。此外，如果檢測(cè)到錯(cuò)誤，可以為相關(guān)的頁(yè)或存儲(chǔ)器基元發(fā)布刷新指令。基于修正的位的數(shù)目確定是基于頁(yè)執(zhí)行刷新還是基于存儲(chǔ)器基元執(zhí)行刷新。例 如，在使用4-位ECC的情況下，如果修正的位的數(shù)目等于2位或更多，可以刷新ECC修正的 頁(yè)。如果修正的位的數(shù)目等于1位或更小，可以刷新存儲(chǔ)器基元。
無(wú)論修正的位的數(shù)目如何，可以單獨(dú)刷新ECC修正的存儲(chǔ)器基元。本實(shí)施例可以應(yīng)用于第一到第四實(shí)施例。
權(quán)利要求
一種信息處理系統(tǒng)，包括主存儲(chǔ)器，操作為存儲(chǔ)數(shù)據(jù)；以及控制電路，操作為存取所述主存儲(chǔ)器的數(shù)據(jù)，所述主存儲(chǔ)器包括非易失性半導(dǎo)體存儲(chǔ)器設(shè)備，包含均使用可變電阻器的電可擦除可編程非易失性存儲(chǔ)器基元，以及DRAM，被設(shè)置為在所述控制電路與所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備之間的高速緩存存儲(chǔ)器。
2.根據(jù)權(quán)利要求1的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有重寫存儲(chǔ)的數(shù)據(jù)的刷新模式，所述控制電路基于對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目以所述刷新模式激 活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
3.根據(jù)權(quán)利要求1的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有重寫存儲(chǔ)的數(shù)據(jù)的刷新模式，所述控制電路基于與FAT區(qū)域有關(guān)的信息以所述刷新模式激活所述非易失性半導(dǎo)體 存儲(chǔ)器設(shè)備。
4.根據(jù)權(quán)利要求1的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有誤差檢驗(yàn)和修正的ECC功能以及重寫存儲(chǔ)的數(shù) 據(jù)的刷新模式，如果基于讀取的數(shù)據(jù)中的數(shù)據(jù)誤差檢測(cè)和修正結(jié)果來(lái)修正錯(cuò)誤，所述控制電路以所述 刷新模式激活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
5.根據(jù)權(quán)利要求2的信息處理系統(tǒng)，其中對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目被存儲(chǔ)在所述非易失性半導(dǎo)體存儲(chǔ)器 設(shè)備中。
6.根據(jù)權(quán)利要求2的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數(shù) 據(jù)，在讀取所述數(shù)據(jù)之后從所述特定的區(qū)域擦除數(shù)據(jù)，以及將所述讀取的數(shù)據(jù)重寫到所述 擦除的特定的區(qū)域中。
7.根據(jù)權(quán)利要求2的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數(shù) 據(jù)，將所述讀取的數(shù)據(jù)寫入到另一特定的區(qū)域，以及在讀取所述數(shù)據(jù)之后從所述特定的區(qū) 域擦除數(shù)據(jù)。
8.根據(jù)權(quán)利要求6的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)基元陣列單元，每一個(gè)所述基元陣列單元包 括特定數(shù)目的可單獨(dú)存取的存儲(chǔ)器基元，所述特定的區(qū)域包括從每個(gè)所述基元陣列單元選擇的特定數(shù)目的存儲(chǔ)器基元。
9.根據(jù)權(quán)利要求7的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)基元陣列單元，每一個(gè)所述基元陣列單元包 括特定數(shù)目的可單獨(dú)存取的存儲(chǔ)器基元，所述特定的區(qū)域包括從每個(gè)所述基元陣列單元選擇的特定數(shù)目的存儲(chǔ)器基元。
10.一種信息處理系統(tǒng)，包括非易失性半導(dǎo)體存儲(chǔ)器設(shè)備，其包含均使用可變電阻器的電可擦除可編程非易失性存 儲(chǔ)器基元；以及控制電路，操作為存取所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有重寫存儲(chǔ)的數(shù)據(jù)的刷新模式，所述控制電路基于對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目以所述刷新模式激 活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
11.根據(jù)權(quán)利要求10的信息處理系統(tǒng)，其中對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目被存儲(chǔ)在所述非易失性半導(dǎo)體存儲(chǔ)器 設(shè)備中。
12.根據(jù)權(quán)利要求10的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數(shù) 據(jù)，在讀取所述數(shù)據(jù)之后從所述特定的區(qū)域擦除數(shù)據(jù)，以及將所述讀取的數(shù)據(jù)重寫到所述 擦除的特定的區(qū)域中。
13.根據(jù)權(quán)利要求10的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數(shù) 據(jù)，將所述讀取的數(shù)據(jù)寫入到另一特定的區(qū)域，以及在讀取所述數(shù)據(jù)之后從所述特定的區(qū) 域擦除數(shù)據(jù)。
14.根據(jù)權(quán)利要求12的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)基元陣列單元，每一個(gè)所述基元陣列單元包 括特定數(shù)目的可單獨(dú)存取的存儲(chǔ)器基元，所述特定的區(qū)域包括從每個(gè)所述基元陣列單元選擇的特定數(shù)目的存儲(chǔ)器基元。
15.根據(jù)權(quán)利要求13的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)基元陣列單元，每一個(gè)所述基元陣列單元包 括特定數(shù)目的可單獨(dú)存取的存儲(chǔ)器基元，所述特定的區(qū)域包括從每個(gè)所述基元陣列單元選擇的特定數(shù)目的存儲(chǔ)器基元。
16.一種信息處理系統(tǒng)，包括主存儲(chǔ)器，其包括非易失性半導(dǎo)體存儲(chǔ)器設(shè)備，所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包含 均使用可變電阻器的電可擦除可編程非易失性存儲(chǔ)器基元；以及控制電路，操作為存取所述主存儲(chǔ)器的數(shù)據(jù)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有重寫存儲(chǔ)的數(shù)據(jù)的刷新模式。
17.根據(jù)權(quán)利要求16的信息處理系統(tǒng)，其中所述控制電路基于對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目以所述刷新模式激 活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
18.根據(jù)權(quán)利要求16的信息處理系統(tǒng)，其中對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目被存儲(chǔ)在所述非易失性半導(dǎo)體存儲(chǔ)器 設(shè)備中。
19.根據(jù)權(quán)利要求16的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備操作為，在所述刷新模式中，從特定的區(qū)域批讀取數(shù)據(jù)，將所述讀取的數(shù)據(jù)寫入到另一特定的區(qū)域，以及在讀取所述數(shù)據(jù)之后從所述特定的區(qū) 域擦除數(shù)據(jù)。
20.根據(jù)權(quán)利要求16的信息處理系統(tǒng)，其中所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)基元陣列單元，每一個(gè)所述基元陣列單元包 括特定數(shù)目的可單獨(dú)存取的存儲(chǔ)器基元。
全文摘要
一種信息處理系統(tǒng)包括主存儲(chǔ)器，操作為存儲(chǔ)數(shù)據(jù)；以及控制電路，操作為存取所述主存儲(chǔ)器的數(shù)據(jù)。所述主存儲(chǔ)器包括非易失性半導(dǎo)體存儲(chǔ)器設(shè)備和DRAM，所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備包含均使用可變電阻器的電可擦除可編程非易失性存儲(chǔ)器基元，所述DRAM被設(shè)置為在所述控制電路與所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備之間的高速緩存存儲(chǔ)器。所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備具有重寫存儲(chǔ)的數(shù)據(jù)的刷新模式。所述控制電路基于對(duì)所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備的存取數(shù)目以所述刷新模式激活所述非易失性半導(dǎo)體存儲(chǔ)器設(shè)備。
文檔編號(hào)G11C13/00GK101828234SQ200880111698
公開日2010年9月8日 申請(qǐng)日期2008年10月17日 優(yōu)先權(quán)日2007年10月17日
發(fā)明者中井弘人, 永嵨宏行 申請(qǐng)人:株式會(huì)社東芝