專利名稱：Fast readout method and switched capacitor array circuitry for waveform ...的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于快速波形數(shù)字化的開關(guān)電容器陣列電路以及方法。
背景技術(shù)：
許多工業(yè)和研究領(lǐng)域需要以高的采樣率來對波形進(jìn)行數(shù)字化。這包括在粒子物理 實(shí)驗(yàn)和同步加速器輻射源中的光電倍增管、氣體檢測器和硅檢測器的讀出。傳統(tǒng)上，這些應(yīng) 用使用高達(dá)幾GHz采樣速度的閃爍型ADC，但是該技術(shù)在需要高通道密度、低功率以及多于 10比特的準(zhǔn)確度的時候達(dá)到其極限。可替換的方法是開關(guān)電容器陣列(SCA)。在瑞士的Paul Scherrer研究所已開發(fā)了這樣的SCA芯片用于MEG實(shí)驗(yàn)的PMT和 漂移室信號的快速波形數(shù)字化。該實(shí)驗(yàn)搜索靈敏度低至10_13的輕子味破壞衰變μ+ —e+Y。 該芯片以0. 25 μ m的CMOS工藝來制造，并且包含12個通道，每一個通道具有1024個電容 采樣單元。波形數(shù)字化以范圍從IOMHz到5GHz的片上生成頻率而發(fā)生。利用外部12比特 閃爍型ADC以33MHz讀出這些單元。鎖相環(huán)電路(PLL)確保高穩(wěn)定性，使得該芯片在具有 低于IOOps的定時分辨率以及等于14比特的ADC分辨率的實(shí)驗(yàn)中適合于代替ADC和TDC ■~ 者 ο然而，當(dāng)關(guān)注于單個事件的極快速讀出時，該技術(shù)遭遇讀出每個通道的所有1024 個單元所需要的死區(qū)時間周期。以33MHz讀出這些單元，即使由用于每個通道的專用ADC 并行地完成讀出，該設(shè)備的死區(qū)時間也處于30 μ s的范圍內(nèi)。因此，呈現(xiàn)本發(fā)明的目的是提供一種縮短讀出電路的死區(qū)時間(deadtime)的具 有非常快速的讀出和深入(in-de印)時間分辨率能力的電子電路。

發(fā)明內(nèi)容
有關(guān)根據(jù)本發(fā)明的電路，這些的目的通過用于快速波形數(shù)字化的SCA電路來實(shí) 現(xiàn)，該SCA電路包括a)多個通道；每一個通道具有η個采樣單元；b)多米諾(domino)波電路，生成作為用于采樣單元的寫入信號的多米諾波；用于 每個單個單元的所述寫入信號優(yōu)選地由一系列η個雙逆變器生成；b)每個采樣單元，在相應(yīng)的采樣單元根據(jù)相應(yīng)的寫入信號被輪到時接收和存儲波 形的快照；c)停止電路，用于接收外部或內(nèi)部觸發(fā)信號以便在預(yù)定時間量的外部或內(nèi)部延遲 之后停用(disempower)多米諾波并且生成停止位置脈沖；d)寄存器，利用在停止脈沖處多米諾波的位置來預(yù)先設(shè)置并且以串行或并行的方 式被讀出以用于讀取在所述多米諾波被停用時的停止位置；以及e)讀出電路，用于連續(xù)地讀出預(yù)定數(shù)目的采樣單元中的采樣信號，由此在對應(yīng)于 所述停止位置的采樣單元處開始讀出。有關(guān)根據(jù)本發(fā)明的方法，這些目的通過用于快速波形數(shù)字化的方法來實(shí)現(xiàn)，該方
3法包括下述步驟a)提供包括多個通道的電路；每一個通道具有η個采樣單元；b)生成作為用于所述采樣單元的寫入信號的多米諾波；用于每個單個單元的所 述寫入信號優(yōu)選地由一系列η個雙逆變器生成；b)在相應(yīng)的采樣單元根據(jù)相應(yīng)的寫入信號被輪到時在每個采樣單元中接收并且 存儲波形形式的快照；c)提供停止波電路，用于接收外部或內(nèi)部觸發(fā)信號以便在預(yù)定時間量的外部或內(nèi) 部延遲之后停用多米諾波并且生成停止位置脈沖；d)提供寄存器，該寄存器利用在停止脈沖處多米諾波的位置來預(yù)先設(shè)置并且以串 行或并行的方式被讀出以用于讀取在所述多米諾波被停用時的停止位置；以及e)讀出預(yù)定數(shù)目的采樣單元中的采樣信號，由此在對應(yīng)于所述停止位置的采樣單 元處開始讀出。通過僅讀取采樣單元的該子集，芯片最佳地適合于對短脈沖分辨率具有不同興趣 的所有應(yīng)用，例如光電倍增管、漂移室和硅檢測器的讀出。根據(jù)要讀出的采樣單元的數(shù)目， 讀出和數(shù)字化的死區(qū)時間被減少讀取采樣單元子集所需要的時間除以讀取所有采樣單元 的實(shí)體所需要的時間的分?jǐn)?shù)。允許諸如激活采樣單元之類的多米諾效應(yīng)的合適體系結(jié)構(gòu)提供開關(guān)電容器 陣列芯片，其中所述雙逆變器的第一逆變器被設(shè)計(jì)為具有作為一個輸入信號的抑制 (disenable)信號的與門，所述第一逆變器經(jīng)由作為電壓控制的電阻器被操作的NMOS晶體 管連接到第二逆變器；由此與第二逆變器的寄生電容一起形成RC電路。這種體系結(jié)構(gòu)允許 經(jīng)由DENABLE信號隨時啟用并停用該多米諾波。在此，通過控制連接到NMOS晶體管的柵極 端子的模擬電壓DSPEED來實(shí)現(xiàn)施加多米諾波傳播的可變延遲的靈活性。本發(fā)明的另一個優(yōu)選實(shí)施例提供一種開關(guān)電容器陣列芯片，其中多米諾波的停止 位置被編碼成二進(jìn)制10比特字并且在10個時鐘周期內(nèi)通過移位寄存器被讀出。


在下文中參考下面的附圖來描述本發(fā)明的優(yōu)選實(shí)施例，所述附圖在圖1中描繪開關(guān)電容器陣列芯片的功能框圖；在圖2中描繪形成多米諾波電路的1024個雙逆變器塊中的兩個的簡化示意圖；在圖3中描繪采樣單元的簡化示意性略圖；在圖4中描繪讀出移位寄存器時序圖；在圖5中描繪感興趣區(qū)域(ROI)讀出模式的示圖；以及在圖6中描繪ROI讀出的時序圖。
具體實(shí)施例方式被示出為圖1中的功能框圖的本發(fā)明表示能夠以10MSPS到5GSPS的采樣速度對 12個差分輸入通道CHO到CHll進(jìn)行采樣的SCA芯片2。模擬信號波形18 (見圖5)被存 儲在每個通道CHO到CHll的1024個采樣單元CELLO到CELL1023中，并且能夠在經(jīng)由以 33MHz被時鐘控制的讀取移位寄存器4采樣之后被讀出以用于外部數(shù)字化。用于采樣單元
4CELLO到CELL1023的寫入信號由在芯片2上的多米諾波電路6中生成的逆變器鏈(多米諾 原理)生成。多米諾波連續(xù)運(yùn)行，直到通過使DENABLE處于低的觸發(fā)信號被停止為止。(必 須注意多米諾波仍在運(yùn)行，但是與采樣單元分離并且因此只要DENABLE信號被設(shè)置成低 就對波形采樣沒有影響)。讀取移位寄存器4將采樣單元的內(nèi)容時鐘控制給多路復(fù)用輸出 端MUX或者單個輸出端OUTO到0UT11，其中可以利用外部ADC(未示出)將其數(shù)字化。根據(jù) 本發(fā)明，可以僅讀出波形的一部分以便減小數(shù)字化時間。高通道密度、450MHz的高模擬帶寬 以及(在偏移校準(zhǔn)之后)0. 35mV的低噪聲使該芯片理想地適合用于低功率、高速度、高精度 波形數(shù)字化。以輻射硬設(shè)計(jì)通過先進(jìn)的CMOS工藝制造該芯片以便促進(jìn)其在硬輻射環(huán)境中 的使用。該芯片包括生成高達(dá)5. 5GHz的采樣頻率的片上逆變器鏈(多米諾波電路6)。該 信號打開所有12個采樣通道CHO到CHll中的寫入開關(guān)，其中差分輸入信號在小(200fF)電 容器中被采樣。在開始之后，多米諾波以循環(huán)的方式連續(xù)運(yùn)行直到通過觸發(fā)信號“被停止”， 其將當(dāng)前存儲的信號凍結(jié)(freeze)在采樣電容器中。然后經(jīng)由讀取移位寄存器4讀出該 信號以用于外部數(shù)字化。多米諾波電路6基本上是一系列1024個雙逆變器10a、10b。在將DENABLE信號提 升為高之后，波通過這些逆變器10a、10b，從而產(chǎn)生用于采樣單元的寫入信號。圖2示出兩 個雙逆變器塊10a、IOb的簡化示意圖。第一逆變器IOa實(shí)際上是與門。這允許經(jīng)由DENABLE 信號隨時啟用并停止該多米諾波。該與門經(jīng)由作為電壓控制的電阻器被操作的NMOS晶體 管12連接到后面的逆變器。該電阻器與逆變器IOb的寄生輸入電容一起形成RC電路，從 而施加多米諾波傳播的可變延遲，這可以由模擬電壓DSPEED控制。因?yàn)閷?shí)際的多米諾波速 度取決于電源電壓和溫度，所以某一穩(wěn)定性是有必要的以便確保穩(wěn)定操作。為了這一目的， DTAP信號是可用的，其在每次該多米諾波到達(dá)單元#512時來回切換其狀態(tài)。如果以fD(mTO 操作該芯片，則DTAP以根據(jù)下面的公式的頻率輸出具有50%占空比的矩形信號/dtap ~ 2048 x ^domino該信號可以被外部PLL電路用來將多米諾頻率和相位鎖定到石英生成的頻率。可 替換的方法是將該信號饋送到在FPGA中實(shí)施的頻率計(jì)數(shù)器中，并且在存在偏差的情況下 經(jīng)由16比特DAC校正該DSPEED信號。通過將DENABLE信號提升為高來使多米諾波開始。內(nèi)部電路確保寫入信號總是為 16個單元寬。DWRITE信號確定寫入信號是否被發(fā)送到采樣單元CELLO到CELL1023。如果 使用外部PLL電路，則保持該多米諾波在讀出階段期間運(yùn)行可能是有利的。這可以通過保 持DENABLE為高并且僅降低DWRITE以停止采樣過程來實(shí)現(xiàn)。在這種情況下，循環(huán)的多米諾 波還在讀出期間產(chǎn)生DTAP信號。在雙逆變器塊10a、10b之間存在小的定時抖動。該抖動由每個單元中的晶體管12 的失配所產(chǎn)生的每個單元的恒定偏差(所謂的“固定模式抖動”)以及每個多米諾循環(huán)的可 變項(xiàng)組成。盡管可以通過使用外部PLL來最小化總的抖動，但是將仍然存在單元到單元的 變化。如果應(yīng)用需要高的定時準(zhǔn)確度，則可以校準(zhǔn)并且校正固定模式抖動。因?yàn)橐粋€多米 諾波電路控制芯片2內(nèi)部的所有12個通道CHO到CH11，所以僅需要校準(zhǔn)每個芯片2的一個 通道CHO到CH11。這樣做的一種可能性是利用該芯片對高準(zhǔn)確度的正弦波進(jìn)行采樣，并且
5尋找被采樣的波形和根據(jù)所有樣本的正弦擬合而獲得的理想波形之間的偏差。通過對正弦 波的不同相位處的多個波形求平均，固定模式抖動可以被測量并且被存儲以用于例如數(shù)據(jù) 庫中的校準(zhǔn)?？赡苡啥嗝字Z波只能在單元之間被停止的事實(shí)而產(chǎn)生附加的復(fù)雜情況。這給出1/ fD0 IN0的定時準(zhǔn)確度。如果需要更高的準(zhǔn)確度，則推薦在每個芯片的12個通道CHO到CHll 之一中對高度穩(wěn)定的時鐘信號進(jìn)行采樣。通過擬合該時鐘信號的邊沿，每個波形的實(shí)際采 樣頻率和相位可以被精確地測量，并且可以實(shí)現(xiàn)低于IOOps的定時準(zhǔn)確度。每個采樣單元CELLO到CELL1023包括經(jīng)由兩個NMOS晶體管連接到IN+和IN-輸 入端的具有Cs = 200fF的采樣電容器(見圖3)。這在假定兩個輸入信號都不超過電源的 干線(rail)的情況下允許準(zhǔn)差分輸入。必須保證信號源具有足夠的驅(qū)動能力來遞送電流 以對電容器Cs充電。例如，在5GHz的采樣速度時，ImA的輸入電流是有必要的以便以IV信 號對電容器Cs充電。在采樣周期之后，電容器存儲電壓Us = UIN+-UIN_因?yàn)楫?dāng)接近干線時NMOS晶體管12顯示出非線性特性，所以推薦在0. IV和1.5V之 間操作它們。全范圍受每個單元中的緩沖器的線性度限制，其顯示出比用于1.05V和2. 05V 之間的輸入電壓的0. 5mV更好的非線性度。如果小于1. 05V的信號應(yīng)被采樣，則可以通過 在讀出階段期間施加外部電壓ROFS來將Us向上移位。這類似于充電泵那樣工作，將電容 器的底板從IN-提升到R0FS。因此，在讀出期間緩沖器看到的電壓是U' s = UIN+-UIN_+UE0FS因此，例如可以通過將0. 95V的電壓施加到ROFS輸入端來獲得0. IV到1. IV的輸 入范圍。這將輸入信號移位到單元緩沖器的1.05V到2. 05V的線性范圍中。該芯片具有在 每個模擬輸出端處的附加緩沖器，其然后將該輸出移位到從大約0. 8V到1. 8V的范圍。模 擬鏈的總增益是0. 985。在IN+和IN-輸入端二者處的輸入信號不應(yīng)該超過1. 5V。應(yīng)該注 意，存儲在采樣電容器Cs中的電荷因?yàn)殡姾尚孤┒S著時間推移失去，并且采樣單元CELLO 到CELL1023的讀出應(yīng)該在采樣之后迅速地(< 1ms)完成。在采樣已通過將DENABLE或DWRITE設(shè)置成低而被停止之后，可以經(jīng)由讀取移位寄 存器4來讀出波形。為了這樣做，單個“1”被時鐘控制到移位寄存器中，之后是33MHz的 1024個時鐘周期。在RSRCLK和SRIN為低的同時將而麗玩拉低至少IOns會擦除讀取移位寄存器4 的內(nèi)容。在RSRCLK的下降沿處將“1”時鐘控制到寄存器的第一單元中。然后在每個連續(xù)的 時鐘周期上將該“讀取比特”向下移位，直到它出現(xiàn)在第1024個周期在指示移位寄存器的 成功操作的WSROUT處。在每個時鐘周期的RSRCLK的上升沿上，如果使用多路復(fù)用器，則在 t0 = IOns的延遲之后在模擬輸出端MUXOUT處出現(xiàn)下一個采樣單元的內(nèi)容。當(dāng)以33MHz的 時鐘速度(tM = 30ns)操作時，模擬信號有30ns來在輸出端處調(diào)整。必須注意在該30ns 時段結(jié)束時、但正好在下一個周期開始之前利用外部閃爍型ADC對該模擬信號進(jìn)行采樣。 所以在tSAMP = t0+tCLK = 40ns的情況下，采樣應(yīng)該在RSRCLK的上升沿之后的大約38ns發(fā) 生。在35ns之后對該信號進(jìn)行采樣已經(jīng)降低線性度。因?yàn)槊總€采樣單元CELLO到CELL1023包含在輸出端處的緩沖器，所以由于在該緩 沖器內(nèi)部的晶體管的失配而看到來自該緩沖器的偏移誤差，該偏移誤差通常是5mV rmSo因?yàn)樵撈普`差隨著時間推移是恒定的(“固定模式噪聲”)，所以其可以在讀出期間被測量 和校正。這樣做的一個實(shí)例是將偏移校正表放入到FPGA中，所述FPGA執(zhí)行連接到芯片2 的ADC的讀出。以這種方式可以將噪聲減小多于一個數(shù)量級。使用四個地址位A0-A3來配置模擬輸出端。在多路復(fù)用的模式中，每個通道的模 擬輸出端可以被路由到一個單一輸出端MUX0UT，使得它可以僅使用單一外部ADC來數(shù)字化 所有12個通道。然而，如果數(shù)字化時間是重要的，則可以使用12個外部ADC來并行地?cái)?shù)字 化所有12個通道，因此使數(shù)字化時間減小到十二分之一。表2地址位設(shè)置
權(quán)利要求
一種用于快速波形數(shù)字化的開關(guān)電容器陣列電路，包括a)多個通道；每一個通道具有n個采樣單元；b)多米諾波電路(6)，生成作為用于所述采樣單元的寫入信號的多米諾波；用于每個單個單元的所述寫入信號優(yōu)選地由一系列n個雙逆變器(10a、10b)生成；b)每個采樣單元，在相應(yīng)的采樣單元根據(jù)相應(yīng)的寫入信號被輪到時接收和存儲波形(18)的快照；c)停止電路，用于接收外部或內(nèi)部觸發(fā)信號以便在預(yù)定時間量的外部或內(nèi)部延遲之后停用所述多米諾波并且生成停止位置脈沖；d)寄存器(4)，利用在停止脈沖處所述多米諾波的位置來預(yù)先設(shè)置并且以串行或并行的方式被讀出以用于讀取在所述多米諾波被停用時的停止位置；以及e)讀出電路，用于連續(xù)地讀出預(yù)定數(shù)目的采樣單元中的采樣信號，由此在對應(yīng)于所述停止位置的采樣單元處開始讀出。
2.根據(jù)權(quán)利要求1所述的開關(guān)電容器陣列電路，其中所述雙逆變器(IOaUOb)的第一 逆變器(IOa)被設(shè)計(jì)為具有作為一個輸入信號的抑制信號(DENABLE)的與門；所述第一逆 變器(IOa)經(jīng)由作為電壓控制的電阻器被操作的NMOS晶體管12連接到第二逆變器(IOb)； 由此與所述第二逆變器(IOb)的寄生電容一起形成RC電路。
3.根據(jù)權(quán)利要求1或2所述的開關(guān)電容器陣列電路，具有公共讀出移位寄存器，所述停 止位置脈沖能夠被傳送到該公共讀出移位寄存器以用于讀出。
4.一種用于快速波形數(shù)字化的方法，包括下述步驟a)提供包括多個通道的電路；每一個通道具有η個采樣單元；b)生成作為用于所述采樣單元的寫入信號的多米諾波；用于每個單個單元的所述寫 入信號優(yōu)選地由一系列η個雙逆變器(IOaUOb)生成；b)在相應(yīng)的采樣單元根據(jù)相應(yīng)的寫入信號被輪到時在每個采樣單元中接收并且存儲 波形(18)的快照；c)提供停止波電路(DENABLE)，用于接收外部或內(nèi)部觸發(fā)信號以便在預(yù)定時間量的外 部或內(nèi)部延遲之后停用所述多米諾波并且生成停止位置脈沖；d)提供寄存器(4)，該寄存器利用在停止脈沖處所述多米諾波的位置來預(yù)先設(shè)置并且 以串行或并行的方式被讀出以用于讀取在所述多米諾波被停用之前最后一個接收并存儲 所述波形(18)的快照的采樣單元處的停止位置；以及e)讀出預(yù)定數(shù)目的采樣單元中的采樣信號，由此在對應(yīng)于所述停止位置的采樣單元處 開始讀出。
5.根據(jù)權(quán)利要求4所述的方法，其中所述雙逆變器(IOaUOb)的第一逆變器(IOa)被 設(shè)計(jì)為具有作為一個輸入信號的抑制信號(DENABLE)的與門；所述第一逆變器(IOa)經(jīng)由 作為電壓控制的電阻器被操作的NMOS晶體管12連接到第二逆變器(IOb)；由此與所述第 二逆變器(IOb)的寄生電容一起形成RC電路。
6.根據(jù)權(quán)利要求4或5所述的方法，具有公共讀出移位寄存器，所述停止位置脈沖能夠 被傳送到該公共讀出移位寄存器以用于讀出。
全文摘要
文檔編號G11C27/02GK101952895SQ20088010994
公開日2011年1月19日 申請日期2008年9月2日 優(yōu)先權(quán)日2007年10月1日
發(fā)明者Dinapoli Roberto, Ritt Stefan 申請人:Scherrer Inst Paul