專(zhuān)利名稱(chēng)：含有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于存儲(chǔ)器集成電路的制造，特別是涉及到一種芯片面積最佳 化且強(qiáng)化寫(xiě)入速度的，含有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器及 其制造方法。
背景技術(shù)：
一般而言，以存儲(chǔ)器集成電路方式建構(gòu)的電子數(shù)據(jù)儲(chǔ)存裝置是由大量的存 儲(chǔ)單元以矩陣或陣列的列與行方式安排而組成。這些陣列被一定數(shù)量的輔助單 元(或稱(chēng)為周邊電路)所包圍，以達(dá)成數(shù)據(jù)儲(chǔ)存作業(yè)所需。數(shù)據(jù)儲(chǔ)存作業(yè)是指該儲(chǔ) 存裝置中指定地址存儲(chǔ)單元的數(shù)據(jù)寫(xiě)入及對(duì)應(yīng)的數(shù)據(jù)讀取，這些動(dòng)作都在讀/寫(xiě)使能及列/行地址選通(strobe)信號(hào)的控制之下，其中列與行地址是由適當(dāng)?shù)慕獯a 內(nèi)部存儲(chǔ)器地址而得。以下將描述范圍限縮到動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM), 可涵括數(shù)據(jù)儲(chǔ)存應(yīng)用裝置的大部分狀況，亦可更完整的解釋該電路的構(gòu)成及運(yùn) 作方式。以下以DRAM表示實(shí)體電路或數(shù)據(jù)單元與電路區(qū)塊。對(duì)應(yīng)于這些操作， 在存儲(chǔ)器單元陣列的列與行之之外，尚有預(yù)充電電路與感測(cè)放大器(也可能被包 含在通用區(qū)塊中)具有對(duì)存儲(chǔ)單元進(jìn)行讀取/寫(xiě)入操作的輸入/輸出(I/O)閘功能。 其中，存儲(chǔ)單元可簡(jiǎn)單的由一晶體管與一電容構(gòu)成。其他功能區(qū)塊為數(shù)據(jù)緩沖 或特殊的數(shù)據(jù)輸入與數(shù)據(jù)輸出的數(shù)據(jù)I/O驅(qū)動(dòng)區(qū)塊；存儲(chǔ)地址的地址緩沖可為列 與行共同或分開(kāi)使用，稍后的案例包含有分開(kāi)的列地址與行地址緩沖區(qū)塊；列(或 稱(chēng)為字元線)解碼(及驅(qū)動(dòng))區(qū)塊與行解碼區(qū)塊用以解碼存儲(chǔ)器地址； 一周邊控制 電路區(qū)塊，用以實(shí)現(xiàn)計(jì)時(shí)及控制功能，亦稱(chēng)為控制命令區(qū)塊，用以同時(shí)處理所 有輔助區(qū)塊的列與行地址選通信號(hào)及讀/寫(xiě)使能信號(hào)的操作。上述信號(hào)包含有數(shù) 據(jù)輸入、數(shù)據(jù)輸出、存儲(chǔ)地址、列與行選通及讀/寫(xiě)使能，通常分別由一數(shù)據(jù)總 線、 一地址總線及一控制總線傳遞。DRAM的存儲(chǔ)單元亦可由三晶體管電路或 更復(fù)雜的組態(tài)組成，多晶體管單元亦可用于靜態(tài)隨機(jī)存取存儲(chǔ)器陣列，這些將 不會(huì)特別在本文中分別描述。半導(dǎo)體存儲(chǔ)裝置中的感測(cè)放大器皆為一感測(cè)微信號(hào)的放大電路，微信號(hào)即 非常低的電壓或電流信號(hào)。典型的感測(cè)放大器為位元線感測(cè)放大器與I/O感測(cè)放大器。位元線感測(cè)放大器是用以感測(cè)位元線對(duì)上由存儲(chǔ)單元產(chǎn)生的微信號(hào)，I/O感測(cè)放大器是用以感測(cè)數(shù)據(jù)線對(duì)上傳輸?shù)男盘?hào)并加以放大。這些工作可經(jīng)由額 外的控制單元而結(jié)合以單一電路進(jìn)行。感測(cè)放大器有多種實(shí)施方式，可分類(lèi)為電流型及電壓型，分別用以感測(cè)初始的電流差異或電壓差異。電流型感測(cè);故大 器是用以放大位元線對(duì)上的電流差，當(dāng)操作于低電壓及小振幅時(shí)效率最佳。隨 著半導(dǎo)體存儲(chǔ)器裝置的密度增加，其工作供應(yīng)電壓與電流跟著降低，耗電量隨之減少。在以互補(bǔ)金屬氧化物半導(dǎo)體晶體管(CMOS)技術(shù)實(shí)施的DRAM中，用 以表示二進(jìn)位狀態(tài)其中之一的電壓范圍被縮小。這造成精確感測(cè)存儲(chǔ)單元狀態(tài) 的方法可靠度降低。由于半導(dǎo)體存儲(chǔ)裝置供應(yīng)電壓降低的趨勢(shì)，即使使用特別 的電壓型感測(cè);改大器也難以感測(cè)位元線對(duì)上互補(bǔ)電位的電壓差。在典型的DRAM中，數(shù)據(jù)并非直接由存儲(chǔ)單元傳輸，而是在傳輸之前暫時(shí) 復(fù)制到感測(cè)放大器。 一般而言，感測(cè)放大器只儲(chǔ)存一列的數(shù)據(jù)。若有一個(gè)動(dòng)作 將實(shí)施在目前儲(chǔ)存數(shù)據(jù)的列之外的一列數(shù)據(jù)，則有兩個(gè)動(dòng)作必須進(jìn)行。第一個(gè) 動(dòng)作為預(yù)充電動(dòng)作，此時(shí)存儲(chǔ)器中的位元線對(duì)將具有相同的中點(diǎn)電位。第二個(gè) 動(dòng)作為感測(cè)動(dòng)作，此時(shí)欲實(shí)施動(dòng)作的列的數(shù)據(jù)被復(fù)制到感測(cè)放大器中。在預(yù)充 電動(dòng)作與接續(xù)的感測(cè)動(dòng)作期間，動(dòng)作中的DRAM稱(chēng)為關(guān)閉狀態(tài)。在其他的時(shí)間 中的DRAM稱(chēng)為開(kāi)放狀態(tài)。在先前技術(shù)中，DRAM的組態(tài)設(shè)定為在提供一控制 器數(shù)據(jù)傳輸要求服務(wù)之前需先行實(shí)施預(yù)充電及感測(cè)動(dòng)作。 一般而言，DRAM是 通過(guò)比較需求存儲(chǔ)器地址與目前存儲(chǔ)器地址來(lái)進(jìn)行偵測(cè)。若兩個(gè)地址相同，則 數(shù)據(jù)由感測(cè)放大器傳輸，無(wú)需進(jìn)行預(yù)充電或感測(cè)動(dòng)作。若兩個(gè)地址不同，則 DRAM進(jìn)行預(yù)充電及感測(cè)動(dòng)作，將數(shù)據(jù)由適當(dāng)?shù)牧休d入感測(cè)放大器中。在 一存要一控制電路，經(jīng)常以行選擇電路實(shí)施。行選擇電路包含有一等化器，可于一 字元線被選擇時(shí)使位元線對(duì)上的電壓相等，藉以補(bǔ)償位元線對(duì)的信號(hào)電位。如 此可產(chǎn)生一使能信號(hào)使位元線感測(cè)放大器開(kāi)始運(yùn)作，使數(shù)據(jù)可由存儲(chǔ)單元經(jīng)由 位元線對(duì)傳輸?shù)轿辉€感測(cè)放大器，并將輸出數(shù)據(jù)由位元線感測(cè)放大器傳輸至 數(shù)據(jù)線對(duì)。DRAM存儲(chǔ)器內(nèi)容存取的過(guò)程一般如下所述。 一地址緩沖器首先接收列地 址，然后為行地址。這些地址分別傳送到對(duì)應(yīng)的解碼器，經(jīng)解碼后，該地址的存儲(chǔ)單元輸出其儲(chǔ)存的數(shù)據(jù)，經(jīng)感測(cè)放大器放大后再由一1/0閘傳輸至一數(shù)據(jù)輸出緩沖。DRAM的中央部位為存儲(chǔ)單元陣列，即為數(shù)據(jù)儲(chǔ)存之處。存儲(chǔ)單元陣 列是由許多存儲(chǔ)單元組成，各存儲(chǔ)單元通?？瑟?dú)立設(shè)址，用以儲(chǔ)存單一位元數(shù) 據(jù)。存儲(chǔ)單元是由字元線WLx(或列)及位元線BLx(或行)加以定義。存儲(chǔ)單元具 有一電容，以電荷的型式保存數(shù)據(jù)，及一存取晶體管，作為選擇該電容的開(kāi)關(guān)。 該晶體管的柵極連接字元線WLx，其源極連接至位元線BLx。相鄰的位元線為 一位元線對(duì)，其一為正規(guī)電壓(BLx)線，另一為互補(bǔ)電壓(BLx一bar)線。各位元線 對(duì)通常以某種稱(chēng)為感測(cè)放大器的差動(dòng)放大器一同偵測(cè)。存儲(chǔ)器存取是由一字元 線被選取(通過(guò)列地址解碼)開(kāi)始，此時(shí)，所有連接到該字元線的存取晶體管皆導(dǎo) 通。亦即，該列的所有存儲(chǔ)單元皆被開(kāi)啟。各存儲(chǔ)單元電容中的電荷被轉(zhuǎn)移到 位元線上，造成各位元線上電位的差異。此電位差異被感測(cè)放大器偵測(cè)并放大。 被放大的電位差再被傳送至由行地址使能的I/O閘，各1/0閘再依序?qū)⒎糯蟮男?號(hào)傳送至數(shù)據(jù)輸出緩沖。預(yù)充電電路在存儲(chǔ)器存取作業(yè)中偵測(cè)存儲(chǔ)數(shù)據(jù)的過(guò)程 扮演重要的角色。在存儲(chǔ)器存取及字元線使能之前，預(yù)充電電路將所有位元線 對(duì)充電至一特定電位，通常為供應(yīng)電壓Vdd之一半，即Vdd/2。此時(shí)位元線對(duì) 被一晶體管短路而具有相同電位，該晶體管由等化器電路控制，通常為預(yù)充電 電路之一部分。由于位元線與儲(chǔ)存電容電容量的不同，預(yù)充電電路的預(yù)充電和 電位等化動(dòng)作相當(dāng)重要。由于儲(chǔ)存電容的容量遠(yuǎn)小于位元線，當(dāng)電容經(jīng)由存取 晶體管連接到位元線時(shí)，位元線的電位只會(huì)有很小的變化，通常在100 mV左右。 若儲(chǔ)存電容為空，則位元線的電位略為下降；若電容有電荷，則位元線的電位 略為上升。被使能的感測(cè)放大器放大位元線對(duì)上的電位差。第一種狀況，其下 拉連接到儲(chǔ)存電容的位元線至地電位，并上拉另一位元線至Vdd。第二種狀況， 連接到儲(chǔ)存電容的位元線將被上拉至Vdd,另一位元線則被下拉至地電位。若 沒(méi)有預(yù)充電電路，則感測(cè)放大器需要放大位元線的絕對(duì)電位。然而，由于位元 線上相對(duì)小的電位變化，放大的程序?qū)?huì)較不穩(wěn)定且可靠度差。需要注意的是， 存取晶體管尚因字元線的使能而開(kāi)啟，被存取的數(shù)據(jù)將會(huì)被寫(xiě)回該列存儲(chǔ)單元。 故， 一存儲(chǔ)單元的存取同時(shí)導(dǎo)致整個(gè)字元線上的存儲(chǔ)單元重新充電。數(shù)據(jù)輸出 完成后，感測(cè)放大器、列及行解碼器將被禁能，1/0閘將被關(guān)閉。此時(shí)，位元線 仍保持被存取數(shù)據(jù)的電位。該列重新充電的存儲(chǔ)單元將因字元線被禁能而與位 元線斷線。預(yù)充電電路將被使能而分別上拉或下拉位元線上的電位并使的等化 至Vdd/2。存儲(chǔ)器陣列此時(shí)可進(jìn)行另一次的存儲(chǔ)存取。此外，如上所述，數(shù)據(jù)是以電荷的型式儲(chǔ)存于電容中。理想狀態(tài)下，電容中的電荷應(yīng)無(wú)限期保存。但實(shí) 際上，電容會(huì)隨著時(shí)間經(jīng)由存取晶體管與其介電層流失電荷與其代表的數(shù)據(jù)。 因此儲(chǔ)存電容需周期性重新充電。如上所述，在一存儲(chǔ)存取過(guò)程中，該地址列 的存儲(chǔ)單元將被重新充電。由于物理上的限制，單一存儲(chǔ)單元陣列的大小是有 限制的。因此，為了增加整體存儲(chǔ)容量，存儲(chǔ)單元陣列通常會(huì)以堆迭的方式提 供需求的容量。進(jìn)行預(yù)充電及等化功能的預(yù)充電電路亦可被整合到感測(cè)放大器 中。半導(dǎo)體工業(yè)中CMOS集成電路技術(shù)走向通常為降低供應(yīng)電壓。許多原因造 成這個(gè)趨勢(shì)，其中最主要因素為高整合密度與低功耗的需求。以現(xiàn)代對(duì)于電子 產(chǎn)品新且高性能的要求，以電池供電的裝置，如掌上型電腦、PDA、移動(dòng)電電 話及導(dǎo)航系統(tǒng)等，縮小IC的尺寸及功耗至關(guān)緊要，尤以存儲(chǔ)器芯片為最。因?yàn)?業(yè)界也是效能導(dǎo)向，超高速CMOS裝置的柵極氧化層非常薄，而這些裝置所能 承受的最高電壓即為供應(yīng)電壓的限制。每個(gè)新推行的技術(shù)發(fā)展，在于較高的芯 片產(chǎn)能、元件密度、較高的時(shí)脈頻率及較低的功耗，同時(shí)需減少芯片面積。如 此可大幅增進(jìn)效能并降低生產(chǎn)成本。作作為實(shí)施低功耗半導(dǎo)體存儲(chǔ)裝置的手段，供應(yīng)電壓被降低，并使用較低的驅(qū)動(dòng)電壓以進(jìn)行高速運(yùn)作及降低功耗。許多技術(shù)補(bǔ)強(qiáng)已被運(yùn)用于增進(jìn)存儲(chǔ)器 中讀/寫(xiě)電路與感測(cè)放大器的運(yùn)作，其中以增進(jìn)DRAM的讀取運(yùn)作為大多數(shù)。其 中一種形式為感測(cè)放大器的過(guò)驅(qū)動(dòng)(over-driving)設(shè)計(jì)，另一種為DRAM中特定 電路區(qū)塊的多準(zhǔn)位工作電壓設(shè)計(jì)，可運(yùn)用于靜態(tài)與動(dòng)態(tài)形式；其中，除了一常 規(guī)供應(yīng)電壓Vcc或Vdd之外，一#皮內(nèi)部電荷泵所提升的電壓Vpp被用以供應(yīng)重 要的輔助電路區(qū)塊。 一般而言，若連接至一被列地址使能的字元線上的存儲(chǔ)單 元上的數(shù)據(jù)被傳送到位元線上，位元線感測(cè)放大器感測(cè)并》史大對(duì)應(yīng)的位元線對(duì) 上的電位差。在上述過(guò)程中，由于數(shù)以千計(jì)的位元線感測(cè)放大器同時(shí)開(kāi)始運(yùn)作， 位元線感測(cè);故大器的驅(qū)動(dòng)時(shí)間是由驅(qū)動(dòng)所有位元線感測(cè);故大器所需的電流量決 定。然而，由于供應(yīng)電壓降低，要在一瞬間提供足夠的電流非常困難。為了克 服這種障礙引用了過(guò)驅(qū)動(dòng)技術(shù)，在瞬間提供一高于內(nèi)部核心電壓Vcc的Vdd至 位元線感測(cè)放大器的電源線(在存儲(chǔ)單元與位元線間開(kāi)始分享電荷后之一時(shí)間區(qū) 間)。用以增進(jìn)寫(xiě)入作業(yè)的技術(shù)補(bǔ)強(qiáng)即為本發(fā)明的主題，將在以下進(jìn)行描述。以 各式額外的輔助電路以及使用目前生產(chǎn)技術(shù)的各式變化增進(jìn)寫(xiě)入作業(yè)的實(shí)施方式是為業(yè)界所熟知。然而這些技術(shù)所費(fèi)不貲，尋找一個(gè)較經(jīng)濟(jì)的解決方案是為 業(yè)界的共同希望。上述說(shuō)明的目的在于厘清RAM芯片的功能、感測(cè)放大器的角色及其在裝置 的中的配置，藉以培養(yǎng)其對(duì)于存儲(chǔ)器產(chǎn)品讀寫(xiě)作業(yè)重要性的較佳理解。對(duì)于現(xiàn)有技術(shù)較佳的理解方式為以適當(dāng)?shù)牟煌妮o助電路實(shí)施DRAM,具 有復(fù)雜的功能及昂貴的成本。故具有高性能但低成本的電路方案為設(shè)計(jì)者之一 大挑戰(zhàn)。以下列舉數(shù)個(gè)相關(guān)專(zhuān)利。美國(guó)專(zhuān)利US 6,181,193利用厚氧化層CMOS元件作為高電壓整合電路的接 口，其中， 一種，，雙刪(dual-gate)"或，，厚氧化層(thick-oxide)"技術(shù)被使用在任 何可能暴露在高電壓下的CMOS輸入/輸出元件。厚氧化層元件具有較大的電容 量與較低頻寬，因此只用于可能因高電壓而損壞之處。其他部分元件仍使用較 薄氧化層的標(biāo)準(zhǔn)制程，使I/0及核心電路可以最高速度運(yùn)作。電路設(shè)計(jì)架構(gòu)也限 制暴露于高電壓的元件數(shù)量。 一般的保護(hù)設(shè)計(jì)分為驅(qū)動(dòng)器與接收器兩個(gè)部分。美國(guó)專(zhuān)利US 6,661,253揭露傳遞柵極(passgate)架構(gòu)，用于低電壓應(yīng)用中。 其影響在于使用單一晶體管的傳遞柵極可減少信號(hào)傳遞時(shí)的臨界電壓Vt。 一種 安排中，較高的柵極電壓VGATE-Vt為信號(hào)經(jīng)由NMOS傳遞的限制；另 一種安 排中，Vt可被降低。其中亦在CMOS傳遞4冊(cè)極的應(yīng)用中揭露單一晶體管傳遞柵 極的傳統(tǒng)使用方式。美國(guó)專(zhuān)利US 6,816,418揭露一金屬-絕緣體-半導(dǎo)體(MIS)元件可增進(jìn)柵極絕 緣膜的可靠度。 一未選取狀態(tài)的MIS晶體管的柵極絕緣膜可靠度數(shù)值是設(shè)定等 于或小于其選取狀態(tài)。施加于柵極絕緣膜的電場(chǎng)可由其可靠度數(shù)值偵測(cè)。故可 由較低的可靠度數(shù)值確認(rèn)MIS晶體管為未選取狀態(tài)。如此可同時(shí)確認(rèn)該半導(dǎo)體 元件具有較佳的柵極介電特性。現(xiàn)有技術(shù)中包含有不同的達(dá)到加速DRAM電路寫(xiě)入作業(yè)的方法。然這些方 法通常使用復(fù)雜的技術(shù)，同時(shí)使生產(chǎn)成本提高。同時(shí)從兩方面降低成本將是有 利的。雖然上述專(zhuān)利描述的電路及/或方法接近本發(fā)明的領(lǐng)域，但其電路、系統(tǒng)， 特別是方法的特征上則具有本質(zhì)上的不同。發(fā)明內(nèi)容本發(fā)明的主要目的，在于提供一種用于隨機(jī)存取存儲(chǔ)器(RAM)中具有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器的電路，具有較高的寫(xiě)入速度并可 保持較佳的數(shù)據(jù)穩(wěn)定性。本發(fā)明的次要目的，在于提供一種實(shí)施用于RAM中具有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器電路的方法，令電路具有較高的寫(xiě)入速度及較高 的整合密度。本發(fā)明的又一目的，在于提供一種可達(dá)成縮小存儲(chǔ)器芯片尺寸，縮減位元 切換晶體管布局面積及整體晶粒尺寸目的的電路及方法。本發(fā)明的又一目的，在于可承受更高的位元切換控制信號(hào)施加到位元切換 晶體管的柵極。本發(fā)明的又一目的，在于提供一種選擇位元切換控制信號(hào)電壓VBS的方法， 可令RAM具有好的寫(xiě)入穩(wěn)定性和高寫(xiě)入速度。本發(fā)明的又一目的，在于提供一種電路設(shè)計(jì)方法，其驅(qū)動(dòng)位元切換傳輸晶 體管柵極的最大電壓VBS選擇為最大容許柵極電壓VPP> VCC。本發(fā)明的又一目的，在于以低成本的CMOS技術(shù)降低存儲(chǔ)器電路的制造成本。本發(fā)明的又一目的，在于提供一種方法，在現(xiàn)代集成電路CMOS技術(shù)生產(chǎn) 存儲(chǔ)器芯片中使用薄與厚氧化層實(shí)現(xiàn)重要晶體管元件。本發(fā)明的又一目的，在于提供一種方法，其中作作為位元切換晶體管的厚 氧化層NMOS晶體管的柵極尺寸參數(shù)長(zhǎng)寬比(W/L)34=Y34是遠(yuǎn)小于作為位元線感 測(cè)放大器晶體管的薄氧化層NMOS晶體管的柵極尺寸參數(shù)(W/Lh^Yi2。為達(dá)成上述目的，本發(fā)明提供一種新電路，可實(shí)施隨機(jī)存取存儲(chǔ)器中包含 有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器，包含有 一 位元線感測(cè)放大 器(BLSA)，包含有一對(duì)PMOS晶體管及一對(duì)NMOS晶體管，皆為薄氧化層晶體 管，即分別形成兩薄氧化層PMOS晶體管及兩薄氧化層NMOS晶體管，其可容 許最高柵極電壓為VCC,即裝置的核心電壓；更包含有一對(duì)位元切換(BS)傳輸 晶體管，為厚氧化層NMOS晶體管，作為場(chǎng)效晶體管(FET)開(kāi)關(guān)，其柵極由一 BS控制信號(hào)控制，稱(chēng)為BSFET開(kāi)關(guān)，其可容許最高柵極電壓為VPP,為該裝 置的升壓電壓，大于VCC;最后包含有一對(duì)數(shù)據(jù)線(DL)連接該對(duì)位元切換傳輸 晶體管之一側(cè)，其另一端連接該位元線感測(cè)放大器，BLSA的兩薄氧化層PMOS 晶體管與兩薄氧化層NMOS晶體管將標(biāo)示為BLSA晶體管作為區(qū)別，PMOS BLSA晶體管的漏極分別連接NMOS BLSA晶體管的漏極，DL信號(hào)是由厚氧11化層NMOS晶體管形成的BS FET開(kāi)關(guān)分隔；PMOS BLSA晶體管的源極共連接 至一電壓信號(hào)供應(yīng)，可使能該位元線感測(cè)放大器，兩PMOS BLSA晶體管的柵 極交叉耦合至相對(duì)PMOS BLSA晶體管的漏極；NMOS BLSA晶體管的源極共連 接至一接地端，其柵極交叉耦合至相對(duì)NMOS BLSA晶體管的漏極；PMOS BLSA 晶體管的基板連接其源極，當(dāng)接收一 BLSA使能信號(hào)時(shí)，電源同時(shí)供應(yīng)至位元 線感測(cè)放大器(BLSA)。本發(fā)明尚提供一種新電路，可實(shí)施隨機(jī)存取存儲(chǔ)器裝置中包含有數(shù)據(jù)線位 元切換傳輸晶體管的位元線感測(cè)放大器，包含有 一 位元線感測(cè)放大器(B L S A), 包含有一實(shí)現(xiàn)一位元線感測(cè)放大器(BLSA)功能的裝置；亦包含一對(duì)位元切換(BS) 傳輸晶體管，以厚氧化層NMOS晶體管實(shí)施而如場(chǎng)效晶體管(FET)開(kāi)關(guān)運(yùn)作，其 柵極由一 BS控制信號(hào)控制形成兩厚氧化層NMOS晶體管，稱(chēng)為BS FET開(kāi)關(guān)； 最后包含有一對(duì)數(shù)據(jù)線(DL)連接至該對(duì)BS傳輸晶體管之一端，其另 一端連接至 該實(shí)現(xiàn)BLSA功能的裝置，該裝置是由PMOS與NMOS晶體管所組成的力丈大裝 置，各晶體管稱(chēng)為BLSA晶體管。本發(fā)明尚提供一種新方法，可實(shí)施具有數(shù)據(jù)線(DL)位元切換(BS)傳輸晶體管 的隨機(jī)存取存儲(chǔ)器(RAM)裝置，其BS傳輸晶體管是厚氧化層MOS晶體管，并 以集成電路的CMOS技術(shù)制造，其方法包含有提供一用以實(shí)現(xiàn)位元線感測(cè)i文 大器(BLSA)功能的裝置，包含有一由PMOS及/或NMOS晶體管組成的放大裝 置，各晶體管稱(chēng)為BLSA晶體管；提供一對(duì)位元切換(BS)傳輸晶體管，以厚氧 化層MOS晶體管實(shí)施，作為場(chǎng)效晶體管(FET)開(kāi)關(guān)，其柵極由一BS控制信號(hào)控 制，該信號(hào)的最高電壓為VBS,兩厚氧化層MOS晶體管稱(chēng)為BSFET開(kāi)關(guān)；提 供一對(duì)數(shù)據(jù)線(DL)連接至該對(duì)BS FET開(kāi)關(guān)之一端，其另 一端連接至該用以實(shí)現(xiàn) BLSA功能的裝置的特定連接點(diǎn)，作為輸入/輸出端，經(jīng)由該對(duì)BSFET開(kāi)關(guān)分別 由第一線及第二線喂入正規(guī)電位與互補(bǔ)電位，形成一互補(bǔ)數(shù)據(jù)線對(duì)；連接該用 以實(shí)現(xiàn)BLSA功能的裝置的輸入/輸出端至該對(duì)BS FET開(kāi)關(guān)的漏極/源極；連接 該BS FET開(kāi)關(guān)的漏極/源極至該互補(bǔ)數(shù)據(jù)線對(duì)；以集成電路制程的CMOS技術(shù) 實(shí)現(xiàn)該RAM裝置并引進(jìn)兩種氧化層厚度技術(shù)至標(biāo)準(zhǔn)CMOS制程中，藉以制造 該薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實(shí)施該MOS BLSA晶體 管，使其最高柵極電壓為VCC,即為裝置的核心電壓；令該MOS BLSA晶體管 的長(zhǎng)寬比(W/L)i2二Yi2;以厚氧化層MOS晶體管實(shí)施該對(duì)BSMOS晶體管，使其 最高柵極電壓為VPP,即該裝置的升壓電壓，大于VCC;令該BS晶體管的長(zhǎng)寬比(W/L)3^Y34;令Y34遠(yuǎn)小于Y12;令VBS等于VPP;最佳化VBS令該RAM 裝置具有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度。本發(fā)明尚提供一種新方法，可實(shí)施隨機(jī)存取存儲(chǔ)器(RAM)裝置的具有數(shù)據(jù) 線(DL)位元切換(BS)傳輸晶體管的位元線感測(cè)放大器(BLSA),以集成電路的 CMOS技術(shù)制造，其方法包含有提供一位元線感測(cè)放大器，包含有復(fù)數(shù)個(gè)PMOS 及NMOS晶體管，連接一互補(bǔ)數(shù)據(jù)信號(hào)對(duì)于二輸入/輸出端，并具有一供應(yīng)電壓 端及一接地端；提供各輸入/輸出端分別一 NMOS晶體管作為位元切換(BS)開(kāi)關(guān)， 其柵極由一位元切換控制信號(hào)驅(qū)動(dòng)，該信號(hào)具有最高電壓VBS,形成一對(duì)位元 切換NMOS晶體管；提供一對(duì)數(shù)據(jù)線(DL)分別經(jīng)由BS的NMOS晶體管連接該 輸入/輸出端，其第一數(shù)據(jù)線傳輸正規(guī)電位，第二數(shù)據(jù)線傳輸互補(bǔ)電位，而形成 一互補(bǔ)數(shù)據(jù)線對(duì);安排BLSA中的PMOS及NMOS晶體管為成對(duì)交叉耦合配置， 兩對(duì)間為串聯(lián)堆迭；將BLSA中的PMOS晶體管對(duì)的源極共連接至供應(yīng)電壓端； 將BLSA中的NMOS晶體管對(duì)的源極共連接至該接地端；將PMOS晶體管的漏 極分別連接至NMOS晶體管的漏極，并定義該連接點(diǎn)為輸入/輸出端；將該輸入 /輸出端連接至該對(duì)BS NOMS晶體管的源極/漏極；將該對(duì)BS NMOS晶體管的 源極/漏才及連接至該互補(bǔ)數(shù)據(jù)線對(duì)；以集成電路制程的CMOS技術(shù)實(shí)現(xiàn)該RAM 裝置并引進(jìn)兩種氧化層厚度技術(shù)至標(biāo)準(zhǔn)CMOS制程中，藉以制造薄及厚氧化層 MOS晶體管；以薄氧化層MOS晶體管實(shí)施該BLSA中的PMOS及NMOS晶體 管，使其最高柵極電壓為VCC,即為裝置的核心電壓；令該BLSA中NMOS晶 體管的長(zhǎng)寬比(W/L^^Yu;以厚氧化層MOS晶體管實(shí)施該對(duì)BS NMOS晶體管， 使其最高柵極電壓為VPP,即該裝置的升壓電壓，大于VCC;令該BS NMOS 晶體管的長(zhǎng)寬比(W/L)3^Y34;令Y34遠(yuǎn)小于Y12;令VBS等于VPP;最佳化VBS 令該RAM裝置具有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度。本發(fā)明使用的技術(shù)是非常具有成本效益的，因?yàn)樵跇?biāo)準(zhǔn)CMOS制程中引進(jìn) 兩種氧化層厚度，只需包含很少的步驟即可分別制成薄與厚氧化層的MOS電晶 體晶體管。在本發(fā)明的整合CMOS電路中實(shí)施了一個(gè)新的方法，可改善寫(xiě)入速 度并可縮小晶片芯片面積。


圖1是本發(fā)明適當(dāng)?shù)碾S機(jī)存取存儲(chǔ)器(RAM)輔助或周邊電路，稱(chēng)為具有位 元切換的位元線感測(cè)放大器的電路圖；圖2A至圖2C是如圖1所示實(shí)施例的制作及作業(yè)方法的流程圖。 附圖標(biāo)記說(shuō)明100-位元線感測(cè)放大器；110-PMOS; 115-供應(yīng)電壓端；120-PMOS; 130-NMOS; 135-接地端；140-NMOS; 150-連接點(diǎn)；160-連接點(diǎn)；200 -位元切換信號(hào)；210 - NMOS; 215 - DATA—LINE; 220 - NMOS; 225 -DATA—LINE—BAR。
具體實(shí)施方式
本發(fā)明的較佳實(shí)施例揭露半導(dǎo)體存儲(chǔ)器的"具有位元切換的位元線感測(cè)放 大器"的新實(shí)現(xiàn)電路。其中，可達(dá)到加速DRAM寫(xiě)入作業(yè)目的的技術(shù)手段為使 用兩種氧化層厚度技術(shù)來(lái)實(shí)現(xiàn)輔助電路中的重要元件。利用本發(fā)明的方法(于后 詳述)以標(biāo)準(zhǔn)CMOS技術(shù)制作其電路，可具有降低成本的基本好處。首先，請(qǐng)參閱圖1，是本發(fā)明存儲(chǔ)器裝置的"具有位元切換的位元線感測(cè)放 大器，，的實(shí)現(xiàn)電路圖；如圖所示， 一位元線感測(cè)放大器區(qū)塊100(簡(jiǎn)寫(xiě)為BLSA), 傳送兩互補(bǔ)信號(hào)，分別為DATA—LINE 215及DAT A—LINE—BAR 225,并分別由 二位元線切換器或I/O閘晶體管(N3 210及N4 220)控制。當(dāng)該BLSA 100被使能 時(shí)，將被供應(yīng)一供應(yīng)電壓VCCSA(感測(cè)放大器SA的VCC),在本發(fā)明的CMOS 技術(shù)中其值為2V,其中字母C代表核心電路。該電壓亦代表BLSA 100中MOS 晶體管(Pl 110、 P2 120、 Nl 130及N3 140)的最高柵極電壓，其中，各晶體管是 以CMOS技術(shù)制作的薄氧化層元件。二場(chǎng)效應(yīng)晶體管(FET)開(kāi)關(guān)(N3 210及N4 220)為厚氧化層元件，與習(xí)初技術(shù)使用薄氧化層實(shí)施相反，亦即現(xiàn)有技術(shù)中所有 晶體管的氧化層厚度皆相同。本發(fā)明的厚氧化層元件可承受最高柵極電壓VPP (P為升壓)，在此處其升壓值為3V,通常由整合電荷泵電路產(chǎn)生。第一NMOS 晶體管N3 210連接DATA_LINE 215,第二 NMOS晶體管N4 220連接 DATA_LINE_BAR 225 ，位元線切換或I/O閘晶體管皆由 一位元切換信號(hào)200 (簡(jiǎn) 寫(xiě)為BS)驅(qū)動(dòng)，用以控制DATA—LINE 215與DATA—LINE—BAR 225上的信號(hào)， 通常亦可稱(chēng)為Bit-Line與Bit-Line—bar或I/O與I/O—bar,這些導(dǎo)線簡(jiǎn)稱(chēng)為數(shù)據(jù)線 (DL)。位元切換信號(hào)BS的電壓為VBS,最高為VPP,最^f氐為地電位或0V。本 發(fā)明中VBS的范圍延展為0V至3V，而習(xí)用電路最高只達(dá)VCC (2V)，故本發(fā) 明的VBS值可達(dá)到較廣的選擇范圍。這對(duì)寫(xiě)入速度與芯片尺寸具有重大的影響。BLSA 100是由一對(duì)PMOS晶體管PI 110、 P2 120及一對(duì)NMOS晶體管Nl130、 N2 140構(gòu)成，各對(duì)分別為交叉耦合配置，且兩對(duì)之間為串聯(lián)迭設(shè)，即Pl 100 在N1 130之上，連接點(diǎn)為150, P2 120在N2 140之上，連接點(diǎn)為160。 Pl 110 及P2 120的源極連接電壓供應(yīng)端VCCSA 115, Nl 130及N2 140的源極連接至 接地端135。換言之，BLSA IOO為電壓感測(cè)型，其中電壓信號(hào)VCCSA為感測(cè) 放大器(SA)的供應(yīng)電壓Vcc,同時(shí)作為該BLSA 100的使能信號(hào)，通常因來(lái)自行 選擇電路(未顯示)的信號(hào)而產(chǎn)生。Pl 110及P2 120的漏極分別連接N1 130及 N2 140的漏極。連接點(diǎn)150、 160的信號(hào)分別傳送到FET開(kāi)關(guān)N3 210及N4 220。 Pl 110與P2 120的柵極分別交叉耦合至相對(duì)PMOS晶體管的漏極。Nl 130及 N2 140的源極共連接至接地端135。其柵極分別交叉耦合至相對(duì)NMOS晶體管 的漏極。且P1 110及P2 120的基板分別連接至源極。各NM0S晶體管N1 130 至N4 220的基板連接VSS 135或接地(GND)。此款位元線感測(cè)放大器于文獻(xiàn)中稱(chēng)為鎖存感測(cè)放大器，因其可儲(chǔ)存數(shù)據(jù)。 其亦為電壓感測(cè)型，其他型式包含有電流感測(cè)型放大器及差動(dòng)感測(cè)放大器；然 一簡(jiǎn)單的差動(dòng)感測(cè)放大器需要額外的偏壓電流，因此需要較大的布局面積，不 適用于鎖存型感感測(cè)放大器。以下由技術(shù)面描述并解說(shuō)本發(fā)明。半導(dǎo)體制程的CMOS技術(shù)以在適當(dāng)FET 元件使用兩種不同氧化層厚度加以延伸，因此該適當(dāng)FET元件具有兩種最高柵 極電壓。薄氧化層FET元件的最高一冊(cè)極電壓為VCC,在此以2V為例。厚氧化 層FET元件的最高柵極電壓為VPP,可為3V。 MOS晶體管通常具有柵極參數(shù) 長(zhǎng)寬比W/I^Y，正比于其電導(dǎo)。其中，長(zhǎng)L為電子/空穴于源極與漏極間移動(dòng)的 距離，寬W為控制該晶體管電流量的尺寸。源極與漏極間的最大電流稱(chēng)為飽和 電流Idsat,通常與柵極寬度W成正比。通常NMOS的值約lmA/ym, PMOS 約0.5至0.7mA/jam。 BLSA 100中的Nl 130及N2 140具有相同的長(zhǎng)寬比Y12。 BS晶體管N3 210及N4 220亦具有相同的長(zhǎng)寬比Y34，與丫12不同。在習(xí)用電路 中只有薄氧化層元件，其長(zhǎng)寬比Y^通常為Y34的兩倍；此設(shè)定是為了使BS晶 體管在VBS等于VCC的狀況下具有好的寫(xiě)入穩(wěn)定性。在本發(fā)明中，N3 210及 N4 220使用厚氧化層元件，且VBS為較高的VPP,故丫34可為較小的值，可提 供同樣的電流IBS給BS晶體管N3 210及N4 220。本發(fā)明具有薄及厚氧化層元 件的電路中，Yu可選擇大于Y34的兩倍。在保持薄氧化層晶體管長(zhǎng)寬比丫12不 變的情況下，丫34可為較小的值。在柵極長(zhǎng)度保持不變下，為了令漏極源極間電 壓為定值，則寬W必需縮減才能降低Y34值。因此，BS晶體管N3 210及N4 220的布局面積減少，同時(shí)RAM的晶粒尺寸也會(huì)縮小。本發(fā)明中VBS電壓值較大的選擇范圍，相較于習(xí)用技術(shù)，較高的VBS值具 有較高的寫(xiě)入速度。這揭露了本發(fā)明另一個(gè)重要優(yōu)勢(shì)，提高BS信號(hào)的最高電壓 令BS晶體管N3 210及N4 220具有較快的切換速度，因此可提高RAM的寫(xiě)入 速度。以下詳述NMOS位元切換傳輸晶體管的作業(yè)原理及特征分析。 N3 210及N4 220皆為厚氧化層NMOS晶體管，支持最高柵極電壓VPP。 共同由BS電壓VBS驅(qū)動(dòng)，VBS的電壓值可高至VPP，大于VCC。 VCC為電 路中其他薄氧化層晶體管元件的最高柵極電壓。如前述，BS晶體管控制互補(bǔ)數(shù)據(jù)線信號(hào)的電壓于VSS(即GND或0V)與VCC之間，導(dǎo)通電流IBS的流向依寫(xiě) 入數(shù)據(jù)(信號(hào))值0或1 (對(duì)應(yīng)電位GND或VCC)而定；其中電流IBS可理解為位 元切換寫(xiě)入電流。此型態(tài)的晶體管元件通常標(biāo)示為傳輸晶體管。寫(xiě)入0時(shí)，IBS往外流，即往端點(diǎn)215，電壓為0或接地；電流IBS由N3 的漏極流向源極，故端點(diǎn)215連接N3的源極；其互補(bǔ)BS晶體管N4的電流IBS 同樣由漏極流向源極，但I(xiàn)BS是往內(nèi)流，故端點(diǎn)225連接N4的漏極。當(dāng)寫(xiě)入1 時(shí)，所有作業(yè)及N3與N4電流電壓的關(guān)系皆相反。因此N3與N4需為雙向作業(yè)元件，需以對(duì)稱(chēng)的方式制作，即其源極與漏極 電極需具相同的安排、位置及尺寸。為分析位元切換傳輸晶體管N3或N4,以下參數(shù)需列入考慮。VBS:施加于位元切換傳輸晶體管柵極的位元切換信號(hào)電壓。IBS:流經(jīng)位元切換傳輸晶體管的寫(xiě)入電流。VGS:位元切換傳輸晶體管的柵極至源極電壓。Vgate:晶體管的柵極電壓。Vsource:晶體管的源極電壓。Vdrain:晶體管的漏^l電壓。Idsat:位元切換傳輸晶體管的飽和驅(qū)動(dòng)電流。Vth:位元切換傳輸晶體管的臨界電壓。 v:數(shù)據(jù)線信號(hào)的電位。當(dāng)晶體管N3于寫(xiě)入0時(shí)VGS = Vgate _ Vsource = VBS-phiv由于寫(xiě)入速度正比于寫(xiě)入電流IBS,近似于飽和驅(qū)動(dòng)電流Idsat,故下式關(guān)系成立寫(xiě)入速度~ /as s = k(fgs - w;o2 =尺(7丑s -—- ra )2由上述方程式代入VGS與^v為0，則可清楚了解當(dāng)VBS由VCC提升到VPP時(shí)，其寫(xiě)入速度將大 幅提高。雖然上述實(shí)施例連接到端點(diǎn)VCCSA 115的晶體管為PMOS晶體管，連接到 接地端135的晶體管為NMOS晶體管，但本領(lǐng)域技術(shù)人員可根據(jù)本發(fā)明應(yīng)用不 同極性的晶體管及不同極性的供應(yīng)電源。類(lèi)似的想法亦可應(yīng)用至位元線切換的 NMOS晶體管或I/O閘晶體管及切換數(shù)據(jù)線信號(hào)(215、 225)。整個(gè)BLSA 100的 內(nèi)部配置亦可以等效電路代換。請(qǐng)參閱圖2A圖至圖2C，是如圖l所示實(shí)施例的制作及作業(yè)方法的流程圖。 其中第一步驟301提供一 RAM產(chǎn)品的位元線感測(cè)放大器，以集成電路制程的 CMOS技術(shù)制作，該放大器由復(fù)數(shù)個(gè)PMOS與NMOS晶體管組成，于兩輸入/ 輸出端連接兩互補(bǔ)數(shù)據(jù)信號(hào)，具有一電壓供應(yīng)端與一接地端。步驟303提供各 輸入/輸出端一 NMOS切換晶體管作為位元切換，其柵極由一位元切換控制信號(hào) 驅(qū)動(dòng)，該控制信號(hào)的最高電壓為VBS, 二晶體管形成一對(duì)位元切換NMOS晶體 管。步驟305提供二數(shù)據(jù)線，分別經(jīng)由位元切換NMOS晶體管連接該輸入/輸出 端，其第一線具有正規(guī)電壓，第二線為互補(bǔ)電壓，形成一互補(bǔ)數(shù)據(jù)線對(duì)，并由 一對(duì)NMOS晶體管切換。步驟310中，該BLSA的PMOS與NMOS晶體管是 成對(duì)安排，各對(duì)為交叉耦合配置，兩對(duì)間為串聯(lián)堆迭。步驟320與325,將BLSA 中PMOS晶體管對(duì)的源極共連接至供應(yīng)電壓端，將NMOS晶體管對(duì)的源極共連 接至接地端。步驟330、 335及340,首先將BLSA中PMOS晶體管的漏極分別 連接對(duì)應(yīng)NMOS晶體管的漏極，定義特別的連接點(diǎn)為BLSA的輸入/輸出端，并 將的連接至該對(duì)位元切換NMOS晶體管的源極/漏極，最后將該對(duì)位元切換 NMOS晶體管的源極/漏極連接至該互補(bǔ)數(shù)據(jù)線對(duì)。步驟350，以集成電路制程 的CMOS技術(shù)制作該RAM產(chǎn)品，在標(biāo)準(zhǔn)CMOS制程中引進(jìn)兩種氧化層厚度。 步驟360及365,將BLSA中的PMOS與NMOS晶體管制作為薄氧化層晶體管， 最高柵極電壓為VCC,并令其長(zhǎng)寬比(百凡)12 = Y12。步驟370及375，將該對(duì)位 元切換NMOS晶體管制作為厚氧化層晶體管，最高柵極電壓為VPP，并令其長(zhǎng) 寬比(W/L)34 = Y34。步驟380，選擇令丫34遠(yuǎn)小于Y12。步驟385,選擇令VBS 與VPP相等。最后步驟390,將RAM裝置的VBS最佳化，可具有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度。本發(fā)明使用的技術(shù)是非常具有成本效益的，因?yàn)樵跇?biāo)準(zhǔn)CMOS制程中引進(jìn) 兩種氧化層厚度，只需包含很少的步驟即可分別制成薄與厚氧化層的MOS晶體 管。總結(jié)實(shí)施該電路的重要特征，可發(fā)現(xiàn)在本發(fā)明的整合CMOS電路中實(shí)施了 一個(gè)新的方法，可改善寫(xiě)入速度并可縮小芯片面積。由上述較佳實(shí)施例及電路分析可知，本發(fā)明在習(xí)用技術(shù)之外提供了新的有 效并可實(shí)施的系統(tǒng)、電路及方法。以上所述者，僅為本發(fā)明之一較佳實(shí)施例而已，并非用來(lái)限定本發(fā)明實(shí)施 的范圍，即凡依本發(fā)明申請(qǐng)專(zhuān)利范圍所述的形狀、構(gòu)造、特征、方法及精神所 為的均等變化與修飾，均應(yīng)包括于本發(fā)明的權(quán)力要求范圍內(nèi)。
權(quán)利要求
1.一種包含有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器電路，用于隨機(jī)存取存儲(chǔ)器裝置中，其包含有一位元線感測(cè)放大器，包含有復(fù)數(shù)個(gè)第一MOS晶體管；一對(duì)位元切換傳輸晶體管，作為場(chǎng)效晶體管開(kāi)關(guān)，由第二MOS晶體管組成，其柵極氧化層厚度大于該第一MOS晶體管的柵極氧化層厚度；及一對(duì)數(shù)據(jù)線，分別連接該對(duì)位元切換傳輸晶體管之一端，其另一端分別連接至該位元線感測(cè)放大器的連接點(diǎn)。
2. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該位元線感測(cè)放大器由一 對(duì)PMOS晶體管及一對(duì)NMOS晶體管組成，各晶體管分別制作為該第一 MOS 晶體管，其承受的最高柵極電壓值為VCC,即該裝置的核心電壓。，
3. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該對(duì)位元切換傳輸晶體管是 制作為NMOS晶體管，作為場(chǎng)效晶體管開(kāi)關(guān)，其柵極由位元切換控制信號(hào)控制， 并制作為該第二MOS晶體管型式，其承受最高柵極電壓值為一升壓電壓VPP, 大于VCC。
4. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該對(duì)數(shù)據(jù)線連接至該對(duì)位元 切換傳輸晶體管之一端，其另一端連接至該位元線感測(cè)放大器的連接點(diǎn)，位元 線感測(cè)放大器包含有二 PMOS晶體管及二 NMOS晶體管，皆標(biāo)示為BLSA晶體 管以資區(qū)別，其中PMOS BLSA晶體管的漏極分別連接NMOS BLSA晶體管的 漏極，并定義為連接點(diǎn)，其中數(shù)據(jù)線信號(hào)是由NMOS晶體管形成的場(chǎng)效晶體管 開(kāi)關(guān)分隔；BLSA晶體管的配置為PMOS BLSA晶體管的源才及共連接至一電壓信 號(hào)供應(yīng)，用以使能該位元線感測(cè)放大器，PMOSBLSA晶體管的柵極交叉耦合至 相對(duì)PMOS BLSA晶體管的漏極；NMOS BLSA晶體管的源極共連接至一接地 端，其柵極亦交叉耦合至相對(duì)NMOS BLSA晶體管的漏極；PMOS BLSA晶體管 的基板連接其源極，當(dāng)接收到使能信號(hào)時(shí)，同時(shí)供應(yīng)電源至該位元線感測(cè)放大 器。
5. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該作為位元切場(chǎng)效晶體管開(kāi)關(guān)的第二 MOS晶體管的柵極尺寸參數(shù)長(zhǎng)寬比(W/L)3^Y34是選擇遠(yuǎn)小于位元線感測(cè)放大器中第一 MOS晶體管的柵極尺寸參數(shù)(W/L)u-Yi2。
6. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該位元切換控制信號(hào)的最高電壓值VBS是選擇與位元切換傳輸晶體管承受的最高電壓VPP相等，并大于vcc。
7. 根據(jù)權(quán)利要求6所述的電路，其特征在于，該VBS的取值滿足令該隨 機(jī)存取存儲(chǔ)器裝置具有良好寫(xiě)入穩(wěn)定性與高寫(xiě)入速度。
8. 根據(jù)權(quán)利要求1所述的電路，其特征在于，該位元切換場(chǎng)效晶體管開(kāi)關(guān) 的布局面積與晶粒尺寸是最小化。
9. 根據(jù)權(quán)利要求1所述的電路，特征在于，所述電路是以集成電路的CMOS 技術(shù)制造。
10. —種包含有數(shù)據(jù)線位元換傳輸晶體管的位元線感測(cè)放大器電路，用于 隨機(jī)存取存儲(chǔ)器裝置中，包含有一位元線感測(cè)放大器，由一對(duì)PMOS晶體管及一對(duì)NMOS晶體管組成，各 晶體管具有薄氧化層，所述各晶體管承受最高柵極電壓為核心電壓VCC;一對(duì)位元切換傳輸晶體管，包含厚氧化層NMOS晶體管，作為場(chǎng)效晶體管 開(kāi)關(guān)，其柵極由一BS控制信號(hào)控制，其承受最高柵極電壓為一升壓電壓VPP, 大于該VCC;及一對(duì)數(shù)據(jù)線，連接至該對(duì)位元切換傳輸晶體管之一端，其另一端連接至該 位元線感測(cè)放大器的連接點(diǎn)。
11. 根據(jù)權(quán)利要求IO所述的電路 差動(dòng)感測(cè)放大器。
12. 根據(jù)權(quán)利要求10所述的電路 鎖存感測(cè)放大器。
13. 根據(jù)權(quán)利要求10所述的電路 壓型感測(cè)放大器。
14. 根據(jù)權(quán)利要求10所述的電路 流型感測(cè)放大器。
15. 根據(jù)權(quán)利要求IO所述的電路 集成化MOS技術(shù)制作。
16. 根據(jù)權(quán)利要求15所述的電路 開(kāi)關(guān)的布局面積與晶粒尺寸是最小化。
17. —種實(shí)施具有數(shù)據(jù)線位元切換傳輸晶體管的隨機(jī)存取存儲(chǔ)器裝置的方 法，其位元切換傳輸晶體管是厚氧化層MOS晶體管，并以集成電路的CMOS 技術(shù)制造，該方法包含有3,其特征在于，該位元線感測(cè)放大器為一 ,其特征在于，該位元線感測(cè)放大器為一 ,其特征在于，該位元線感測(cè)放大器為電 ,其特征在于，該位元線感測(cè)放大器為電 ，其特征在于，所述電路是以集成電路的 ,其特征在于，該位元切換場(chǎng)效應(yīng)晶體管提供一用以實(shí)現(xiàn)位元線感測(cè)放大器功能的裝置，包含有一由PMOS及/或 NMOS晶體管組成的放大裝置，各晶體管稱(chēng)為BLSA晶體管；提供一對(duì)位元切換傳輸晶體管，以厚氧化層MOS晶體管實(shí)施，作為場(chǎng)效晶 體管開(kāi)關(guān)，其柵極由一BS控制信號(hào)控制，該信號(hào)的最高電壓為VBS，兩厚氧化 層MOS晶體管稱(chēng)為BS FET開(kāi)關(guān)；提供一對(duì)數(shù)據(jù)線，連接至該對(duì)BSFET開(kāi)關(guān)之一端，其另一端連接至該用以 實(shí)現(xiàn)位元線感測(cè)放大器的裝置的特定連接點(diǎn)，作為輸入/輸出端，經(jīng)由該對(duì)BS FET開(kāi)關(guān)分別由第一線及第二線喂入正規(guī)電位與互補(bǔ)電位，形成一互補(bǔ)數(shù)據(jù)線 對(duì)；連接該用以實(shí)現(xiàn)位元線感測(cè)放大器的裝置的輸入/輸出端至該對(duì)BS FET開(kāi) 關(guān)的漏極/源極；連接該對(duì)BS FET開(kāi)關(guān)的源極/漏極至該互補(bǔ)數(shù)據(jù)線對(duì)；以集成電路制程的CMOS技術(shù)實(shí)現(xiàn)該隨機(jī)存取存儲(chǔ)器裝置并引進(jìn)兩種氧化 層厚度技術(shù)至標(biāo)準(zhǔn)CMOS制程中，藉以制造該薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實(shí)施該MOS BLSA晶體管，使其最高柵極電壓為 VCC,即為裝置的核心電壓；令該MOS BLSA晶體管的長(zhǎng)寬比(W/Lh2-Yu;以厚氧化層MOS晶體管實(shí)施該對(duì)位元切換MOS晶體管，使其最高柵極電 壓為VPP，即該裝置的升壓電壓，大于VCC; 令該位元切換晶體管的長(zhǎng)寬比(W/L)3^Y34; 令Y34遠(yuǎn)小于Y12; 令VBS等于VPP;及最佳化VBS令該隨機(jī)存取存儲(chǔ)器裝置具有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度。
18. 根據(jù)權(quán)利要求17所述的方法，其特征在于，該用以實(shí)現(xiàn)位元線感測(cè)放 大器功能的裝置為一差動(dòng)感測(cè)放大器。
19. 根據(jù)權(quán)利要求17所述的方法，其特征在于，該用以實(shí)現(xiàn)位元線感測(cè)放 大器功能的裝置為一鎖存感測(cè)放大器。
20. 根據(jù)權(quán)利要求17所述的方法，其特征在于，該用以實(shí)現(xiàn)位元線感測(cè)放 大器功能的裝置為一電流型感測(cè)放大器。
21. 根據(jù)權(quán)利要求17所述的方法，其特征在于，該用以實(shí)現(xiàn)位元線感測(cè)放大器功能的裝置為一電壓型感測(cè)放大器。
22. —種實(shí)施隨機(jī)存取存儲(chǔ)器裝置的具有數(shù)據(jù)線位元切換傳輸晶體管的位 元線感測(cè)放大器的方法，以集成電路的CMOS技術(shù)制造，其方法包含有提供一位元線感測(cè)放大器，包含有復(fù)數(shù)個(gè)PMOS及NMOS晶體管，連接一 互補(bǔ)數(shù)據(jù)信號(hào)對(duì)于二輸入/輸出端，并具有一電壓供應(yīng)端及一接地端；提供各輸入/輸出端分別一NMOS晶體管作為位元切換開(kāi)關(guān)，其柵極由一位 元切換控制信號(hào)驅(qū)動(dòng)，該信號(hào)具有最高電壓VBS,形成一對(duì)位元切換NMOS晶 體管；提供一對(duì)數(shù)據(jù)線，分別經(jīng)由位元切換NMOS晶體管連接對(duì)應(yīng)的輸入/輸出端， 其第一數(shù)據(jù)線傳輸正規(guī)電位，第二數(shù)據(jù)線傳輸互補(bǔ)電位，而形成一互補(bǔ)數(shù)據(jù)線對(duì)；安排位元線感測(cè)放大器中的PMOS及NMOS晶體管為成對(duì)交叉耦合配置，兩對(duì)間為串聯(lián)堆迭；將位元線感測(cè)放大器中的PMOS晶體管對(duì)的源極共連接至供應(yīng)電壓端；將位元線感測(cè)放大器中的NMOS晶體管對(duì)的源極共連接至該接地端；將PMOS晶體管的漏極分別連接至NMOS晶體管的漏，并定義該連接點(diǎn)為輸入/輸出端；將該輸入/輸出端連接至該位元切換NMOS晶體管的漏極/源極；將該對(duì)位元切換NMOS晶體管的源極/漏極連接至該互補(bǔ)數(shù)據(jù)線對(duì)；以集成電路制程的CMOS技術(shù)實(shí)現(xiàn)該隨機(jī)存取存儲(chǔ)器裝置并引進(jìn)兩種氧化 層厚度技術(shù)至標(biāo)準(zhǔn)CMOS制程中，藉以制造薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實(shí)施該位元線感測(cè);改大器的PMOS及NMOS晶體 管，使其最高柵極電壓為VCC，即為裝置的核心電壓；令該位元線感測(cè)放大器的NMOS晶體管的長(zhǎng)寬比(W/L)12-Y12;以厚氧化層MOS晶體管實(shí)施該對(duì)位元切換NMOS晶體管，使其最高柵極 電壓為VPP,即該裝置的升壓電壓，大于VCC;令該位元切換NMOS晶體管的長(zhǎng)寬比(W/L)3^Y34;令￥34遠(yuǎn)小于Y12;令VBS等于VPP;及最佳化VBS令該隨機(jī)存取存儲(chǔ)器裝置具有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度。
全文摘要
一種電路及方法，用以實(shí)現(xiàn)隨機(jī)存取存儲(chǔ)器中具有數(shù)據(jù)線位元切換傳輸晶體管的位元線感測(cè)放大器。所述電路包括位元線感測(cè)放大器，包含有復(fù)數(shù)個(gè)第一MOS晶體管；一對(duì)位元切換傳輸晶體管，作為場(chǎng)效晶體管開(kāi)關(guān)，由第二MOS晶體管組成，其柵極氧化層厚度大于該第一MOS晶體管的柵極氧化層厚度；及一對(duì)數(shù)據(jù)線，分別連接該對(duì)位元切換傳輸晶體管之一端，其另一端分別連接至該位元線感測(cè)放大器的連接點(diǎn)。其中，隨機(jī)存取存儲(chǔ)器以CMOS技術(shù)制造，具有最佳化的操作特性，包含有良好的寫(xiě)入穩(wěn)定性及高寫(xiě)入速度，且其位元切換場(chǎng)效晶體管的布局面積與芯片大小可最小化。
文檔編號(hào)G11C11/409GK101329901SQ20081013231
公開(kāi)日2008年12月24日 申請(qǐng)日期2008年7月11日 優(yōu)先權(quán)日2007年12月7日
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