專(zhuān)利名稱(chēng)：包括隔離材料層的集成電路的制作方法
包括隔離材料層的集成電路
背景技術(shù)：
一類(lèi)存儲(chǔ)器是電阻式存儲(chǔ)器。電阻式存^f諸器利用存儲(chǔ)元件的阻 值來(lái)存儲(chǔ)一個(gè)或多個(gè)比特的數(shù)據(jù)。例如，故編程為具有大阻值的存 儲(chǔ)元件可表示邏輯"1"數(shù)據(jù)比特值，而被編程為具有小阻值的存 儲(chǔ)元件可表示邏輯"0"數(shù)據(jù)比特值。典型地，通過(guò)將電壓脈沖或 電流脈沖施加于存儲(chǔ)元件來(lái)電切換存儲(chǔ)元件的阻<直。
一類(lèi)電阻式存儲(chǔ)器是相變存儲(chǔ)器。相變存儲(chǔ)器在電阻式存儲(chǔ)元 件中使用相變材料。相變材料呈現(xiàn)至少兩種不同的狀態(tài)。相變材料 的狀態(tài)可被稱(chēng)為非晶態(tài)和晶態(tài)，其中，非晶態(tài)涉及更無(wú)序的原子結(jié) 構(gòu)，而晶態(tài)涉及更有序的晶格。非晶態(tài)通常呈現(xiàn)比晶態(tài)更高的電阻
率。并且，某些相變材料呈現(xiàn)多晶態(tài)，例如，面心立方晶格(FCC) 狀態(tài)以及六方密堆積(HCP)狀態(tài)，其具有不同的電阻率且可用于 存儲(chǔ)數(shù)據(jù)比特。在以下描述中，非晶態(tài)通常指具有較高電阻率的狀 態(tài)，而晶態(tài)通常指具有4交^f氐電阻率的狀態(tài)。
可以可逆地引起相變材料中的相變。以這種方式，響應(yīng)于溫度 變化，存儲(chǔ)器可乂人非晶態(tài)變?yōu)榫B(tài)以及從晶態(tài)變?yōu)榉蔷B(tài)?？梢酝?過(guò)驅(qū)動(dòng)電流流過(guò)相變材料自身或通過(guò)驅(qū)動(dòng)電流流過(guò)相變材并+附近 的電阻式加熱器來(lái)實(shí)現(xiàn)相變材料的溫度變化。利用這些方法，相變 材詳牛的可控加熱導(dǎo)致相變材^l"內(nèi)的可控相變。
可對(duì)包括具有由相變材料制成的多個(gè)存儲(chǔ)單元的存儲(chǔ)陣列的 相變存儲(chǔ)器進(jìn)行編程，以利用相變材料的存儲(chǔ)狀態(tài)來(lái)存儲(chǔ)數(shù)據(jù)。一種在這種相變存儲(chǔ)裝置中讀取和寫(xiě)入數(shù)據(jù)的方式是控制^皮施加到 相變材坤+的電流和/或電壓3永沖。電流和/或電壓的等級(jí)通常只于應(yīng)于 每個(gè)存儲(chǔ)單元中的相變材料內(nèi)所感應(yīng)的溫度。為了最小化用于編程 每個(gè)存儲(chǔ)單元的功率總量，應(yīng)當(dāng)最小化相變材料與存儲(chǔ)單元的至少 一個(gè)電才及之間的界面區(qū)i或。
為了獲得較高密度的相變存儲(chǔ)器，相變存儲(chǔ)單元可以?xún)?chǔ)存多個(gè)
現(xiàn)相變存儲(chǔ)單元中的多比特存儲(chǔ)，其中，多比特或多級(jí)相變存儲(chǔ)單 元可以被寫(xiě)成兩種以上的狀態(tài)。如果將相變存〗諸單元編程為三個(gè)不
同電阻級(jí)別中的一個(gè)，則每個(gè)單元可以存儲(chǔ)1.5比特的數(shù)據(jù)。如果 將相變存儲(chǔ)單元編程為四個(gè)不同電阻級(jí)別中的一個(gè)，則每個(gè)單元可 以存儲(chǔ)兩比特的數(shù)據(jù)，等等。為了將相變存^f諸單元編程為中間電阻 值，通過(guò)適當(dāng)?shù)膶?xiě)入策略來(lái)控制與非晶態(tài)材料并存的晶態(tài)材料的 量，由此控制單元電阻。
鑒于這些和其他原因，存在對(duì)本發(fā)明的需求。

發(fā)明內(nèi)容
一個(gè)實(shí)施例提供了一種集成電路。該集成電路包括第一電極以 及與第一電極的第一部分相接觸的介電材并牛層。集成電路包括與介 電材料層的頂部和側(cè)壁部以及第 一 電極的第二部分相接觸的間隔 (spacer)材料層。第二部分在第一部分內(nèi)。集成電路包4舌與隔離 材料層以及第 一 電極的第三部分相接觸的阻變材料。第三部分在第 二部分內(nèi)。集成電^各包括與阻變材料相4妄觸的第二電極。


包括用以^是供本發(fā)明的進(jìn)一步理解的附圖，以及結(jié)合該附圖并 構(gòu)成該說(shuō)明書(shū)的一部分。附圖示出了本發(fā)明的實(shí)施例，并且與描述 一起用于解釋本發(fā)明的原理。本發(fā)明的其它實(shí)施例以及本發(fā)明的一 些預(yù)期優(yōu)點(diǎn)將會(huì)一皮更好地領(lǐng)會(huì)，這是由于通過(guò)參照以下詳細(xì)描述4吏 其更易于理解。附圖的元件;波此不必成比例。相同的參考標(biāo)號(hào)表示 相應(yīng)的相似部件。
圖1是示出了系統(tǒng)的一個(gè)實(shí)施例的框圖。
圖2是示出了存儲(chǔ)裝置的一個(gè)實(shí)施例的框圖。
圖3A示出了相變存儲(chǔ)單元的一個(gè)實(shí)施例的截面圖。
圖3B示出了相變存儲(chǔ)單元的另一實(shí)施例的截面圖。
圖4示出了預(yù)處理晶片的一個(gè)實(shí)施例的截面圖。
圖5示出了預(yù)處理晶片、第一介電材料層、第二介電材料層、 和第三介電材并+層的 一 個(gè)實(shí)施例的截面圖。
圖6示出了在蝕刻第三介電材料層和第二介電材料層之后的預(yù) 處理晶片、第一介電材料層、第二介電材料層、和第三介電材料層 的一個(gè)實(shí)施例的截面圖。
圖7示出了在蝕刻第二介電材料層之后的預(yù)處理晶片、第一介 電材料層、第二介電材料層、和第三介電材料層的一個(gè)實(shí)施例的截 面圖。圖8示出了預(yù)處理晶片、第一介電材料層、第二介電材料層、 第三介電材料層、和形成在多晶硅層中的4建孔(keyhole)的一個(gè)實(shí) 施例的截面圖。
圖9示出了在蝕刻多晶硅層和第一介電材料層之后的預(yù)處理晶 片、第一介電材料層、第二介電材料層、和多晶硅層的一個(gè)實(shí)施例 的截面圖。
圖10示出了在去除多晶硅層和第二介電材料層之后的預(yù)處理 晶片和第一介電材并十層的一個(gè)實(shí)施例的截面圖。
圖11示出了預(yù)處理晶片、第一介電材料層、和隔離材料層的 一個(gè)實(shí)施例的截面圖。
圖12示出了在蝕刻隔離材料層之后的預(yù)處理晶片、第一介電 材料層、和隔離材料層的一個(gè)實(shí)施例的截面圖。
圖13示出了預(yù)處理晶片、第一介電材料層、間隔層材料層、 和相變材料層的 一個(gè)實(shí)施例的截面圖。
具體實(shí)施例方式
在以下的詳細(xì)描述中，參考構(gòu)成本文一部分的附圖，其中，通 過(guò)說(shuō)明可以實(shí)現(xiàn)本發(fā)明的特定實(shí)施例示出了附圖。對(duì)此，參考所描 述的附圖的方向4吏用方向術(shù)語(yǔ)(例如，"頂部"、"底部"、"前面，'、 "后面"、"前端"、"尾端，，等)。由于本發(fā)明實(shí)施例中的元4?？梢?被放置于許多不同的方位，因此，方向術(shù)語(yǔ)是用來(lái)說(shuō)明而不是用來(lái) 限制的。應(yīng)當(dāng)理解，在不背離本發(fā)明范圍的情況下，可利用其他實(shí) 施例，并且可以進(jìn)4亍結(jié)構(gòu)或邏輯上的改變。因此，以下詳細(xì)的描述不應(yīng)當(dāng)被認(rèn)為是出于限制的目的，本發(fā)明的范圍由所附權(quán)利要求限 定。
圖1是示出了系統(tǒng)90的一個(gè)實(shí)施例的框圖。系統(tǒng)90包括主機(jī) 92以及存^f諸裝置100。主4幾92通過(guò)通信鏈3各94通4言地連4妄到存々者 裝置100。主機(jī)92包括計(jì)算機(jī)(例如，臺(tái)式機(jī)、筆記本電腦、手持 型電腦)、便攜式電子裝置(例如，蜂窩式電話、個(gè)人數(shù)字助理 (PDA)、 MP3播放器、視頻播放器)、或者使用存儲(chǔ)器的任何其他 適當(dāng)裝置。存儲(chǔ)裝置100為主機(jī)92提供存儲(chǔ)器。在一個(gè)實(shí)施例中， 存儲(chǔ)裝置100包括相變存儲(chǔ)裝置。
圖2是示出了存^f諸裝置100的一個(gè)實(shí)施例的框圖。存儲(chǔ)裝置100 包才舌寫(xiě)人電3各102、分酉己電3各104、存4諸單元106a、 106b、 106c、 和106d、控制器118、以及讀出電路108。存4諸單元106a-106d中 的每一個(gè)都是基于存儲(chǔ)單元中相變材料的非晶態(tài)和晶態(tài)來(lái)存儲(chǔ)數(shù) 據(jù)的相變存儲(chǔ)單元。此外，通過(guò)將相變材料編程為具有中間阻值， 可將存4諸單元106a-106d中的每一個(gè)編禾呈為兩種或多種狀態(tài)中的一 種。為了將存儲(chǔ)單元106a-106d之一編程為中間電阻值，使用適當(dāng) 的寫(xiě)入策略來(lái)控制與非晶態(tài)材料共存的晶態(tài)材料的數(shù)量，由此控制 單元的電阻。
存儲(chǔ)單元106a-106d中的每一個(gè)都是孔(pore )存儲(chǔ)單元裝置。 在介電材料中形成孔。用阻變材料或相變材料來(lái)填充孔，該材料與 第 一 電極以及第二電極相接觸?？椎臋M截面限定了通過(guò)每個(gè)存儲(chǔ)單 元的用于復(fù)位每個(gè)存儲(chǔ)單元的電流。通過(guò)以下步驟來(lái)形成該孔首 先利用4建孔(keyhole)工藝在介電材4+層中限定初始開(kāi)口 ，然后利 用間隔(spacer)工藝來(lái)減小初始開(kāi)口的4黃截面。
ii如這里所^f吏用的，術(shù)i吾"電連4妄，，(electrically coupled,電井禺合) 不意p未著元件必須直4妄地連接在一起，而是在"電連4妄"的元件之 間可以i殳置插入元4牛。
寫(xiě)入電路102通過(guò)信號(hào)通道110電連接到分配電^各104。分配 電3各104通過(guò)信號(hào)通道112a-112d電連4妄到存儲(chǔ)單元106a-106d中 的每一個(gè)。分配電路104通過(guò)信號(hào)通道112a電連4妄到存儲(chǔ)單元 106a。分配電路104通過(guò)信號(hào)通道112b電連接到存々者單元106b。 分配電路104通過(guò)信號(hào)通道112c電連接到存儲(chǔ)單元106c。分配電 3各104通過(guò)信號(hào)通道112d電連接到存儲(chǔ)單元106d。分配電3各104 通過(guò)信號(hào)通道114電連接到讀出電路108。讀出電路108通過(guò)信號(hào) 通道116電連接到控制器118。控制器118通過(guò)信號(hào)通道120電連 接到寫(xiě)入電路102并通過(guò)信號(hào)通道122電連接到分配電路104。
存儲(chǔ)單元106a-106d中的每一個(gè)均包括可以在溫度變化的影響 下從非晶態(tài)變?yōu)榫B(tài)或從晶態(tài)變?yōu)榉蔷B(tài)的相變材料。從而，在存 儲(chǔ)單元106a-106d的每一個(gè)中與非晶態(tài)相變材料共存的晶態(tài)相變材 料的量定義了用于將數(shù)據(jù)存儲(chǔ)在存儲(chǔ)裝置100中的兩種或多種狀 態(tài)。
在非晶態(tài)下，相變材料呈現(xiàn)出遠(yuǎn)大于在晶態(tài)下的電阻率。因此， 存儲(chǔ)單元106a-106d的兩種或多種狀態(tài)在其電阻率方面不同。在一 個(gè)實(shí)施例中，兩種或多種狀態(tài)包括兩種狀態(tài)，并使用二進(jìn)制系統(tǒng)， 其中，兩種狀態(tài)被分配給比特值"0"和"1"。在另一實(shí)施例中， 兩種或多種狀態(tài)包括三種狀態(tài)，并使用三進(jìn)制系統(tǒng)，其中，三種狀 態(tài)-f皮分配》會(huì)比特值"0"、 "1"、和"2"。在另一實(shí)施例中，兩種或 多種狀態(tài)包括四種狀態(tài)，其被分配給多比特值，例如，"00"、 "01"、 "10"、和"11"。在其4也實(shí)施例中，兩種或多種狀態(tài)可以是存^f諸單 元的相變材料中任何適當(dāng)數(shù)量的狀態(tài)?？刂破?18控制寫(xiě)入電路102、讀出電路108、以及分配電路 104的，喿作?？刂破?18包括:;微處理器、；敞控制器或用于控制寫(xiě)入 電3各102、讀出電^各108、以及分配電3各104的4喿作的其他適當(dāng)邏 輯電路。控制器118控制用于設(shè)置存儲(chǔ)單元106a-106d的電阻狀態(tài) 的寫(xiě)入電路102。控制器118控制用于讀取存4諸單元106a-106d的 電阻狀態(tài)的讀出電路108?？刂破?18控制用于為讀取或?qū)懭朐L問(wèn) 選才奪存^f諸單元106a-106d的分配電^各104。在一個(gè)實(shí)施例中，控制 器118被嵌入到與存儲(chǔ)單元106a-106d相同的芯片上。在另一實(shí)施 例中，控制器118位于獨(dú)立于存4渚單元106a-106d的芯片上。
在一個(gè)實(shí)施例中，寫(xiě)入電路102通過(guò)信號(hào)通道110將電壓脈沖 提供給分配電路104,并且分配電路104通過(guò)信號(hào)通道112a-112d 可控地將電壓脈沖送往存儲(chǔ)單元106a-106d。在另一實(shí)施例中，寫(xiě) 入電路102通過(guò)信號(hào)通道110將電流脈沖^是供給分配電路104，并 且分配電路104通過(guò)信號(hào)通道112a-112d將電流脈沖可控地引導(dǎo)到 存儲(chǔ)單元106a-106d。在一個(gè)實(shí)施例中，分配電路104包括用于將 電壓脈沖或電流脈沖可控地引導(dǎo)到存儲(chǔ)單元106a-106d中的每一個(gè) 的多個(gè)晶體管。
讀出電路108通過(guò)信號(hào)通道114讀取存4諸單元106a-106d的兩 種或多種狀態(tài)中的每一種。分配電路104通過(guò)信號(hào)通道112a-112d 可控地引導(dǎo)在讀出電路108和存儲(chǔ)單元106a-106d之間的讀取信號(hào)。 在一個(gè)實(shí)施例中，分配電路104包括可控地在讀出電路108和存儲(chǔ) 單元106a-106d之間指引讀取信號(hào)的多個(gè)晶體管。
在一個(gè)實(shí)施例中，為了讀取存儲(chǔ)單元106a-106d之一的電阻， 讀出電^各108提供流過(guò)存4諸單元106a-106d之一的電流，并且讀出 電路108讀取在存儲(chǔ)單元106a-106d之一兩端的電壓。在另一實(shí)施 例中，讀出電路108提供在存儲(chǔ)單元106a-106d之一個(gè)兩端的電壓， 并且讀取流過(guò)存^f諸單元106a-106d之一的電流。在另 一 實(shí)施例中，寫(xiě)入電^各102才是供在存j諸單元106a-106d之一兩端的電壓，并且讀 出電3各108讀取流過(guò)存4諸單元106a-106d之一的電流。在另 一實(shí)施 例中，寫(xiě)入電3各102才是供通過(guò)存々者單元106a-106d之一的電流，并 且讀出電^各108讀取在存4渚單元106a-106d之一兩端的電壓。
為對(duì)存4諸裝置100中的存^f諸單元106a-106d編程，寫(xiě)入電^各102 產(chǎn)生用于加熱目標(biāo)存儲(chǔ)單元中的相變材料的電流或電壓脈沖。在一 個(gè)實(shí)施例中，寫(xiě)入電路102產(chǎn)生適當(dāng)?shù)碾娏骰螂妷好}沖，并將其注 入到分配電^各104，并分配給適當(dāng)?shù)哪繕?biāo)存儲(chǔ)單元106a-106d。才艮據(jù)
存<諸單元是正#1置位還是正^皮復(fù)位，來(lái)控制電流或電壓脈沖的幅度 和持續(xù)時(shí)間。通常，存儲(chǔ)單元的"置位"^操作是將目標(biāo)存儲(chǔ)單元的 相變材料加熱至高于其結(jié)晶溫度(但一般低于其熔化溫度)足夠長(zhǎng) 時(shí)間直至實(shí)現(xiàn)晶態(tài)或者部分晶態(tài)和部分非晶態(tài)。通常，存^f諸單元的
"復(fù)位"操作將目標(biāo)存儲(chǔ)單元的相變材料加熱至高于其熔化溫度， 然后迅速淬火冷卻材料，從而實(shí)現(xiàn)非晶態(tài)或者部分非晶態(tài)和部分晶 態(tài)。
圖3A示出了相變存儲(chǔ)單元200a的一個(gè)實(shí)施例的截面圖。相變 存儲(chǔ)單元200a包括第 一電極202、介電材料層204、隔離材料層206、 相變材料層208、以及第二電極210。第一電極202與介電材料層 204、隔離材料層206、以及相變材料層208相接觸。相變材料層 208與隔離材料層206和第二電極210相接觸。介電材料層204和 隔離材津+層206形成了相變材^H冗積于其中的孔209。在一個(gè)實(shí)施 例中，孑L 209具有亞石印(sublithographic )才黃截面，從而在第 一電 極202與相變材料層208之間的界面具有亞石印橫截面。
讀取和寫(xiě)入信號(hào)經(jīng)由第 一 電極202和第二電極210被提供給相 變材料層208。在寫(xiě)入操作期間，穿過(guò)相變材料208的電流通道從 第一電極202和第二電極210中的一個(gè)通過(guò)孔209到達(dá)第一電才及202 禾口第二電才及210中的另一個(gè)。才目變^4者單力200a在孑L 209內(nèi)的沖目變材料中提供用于存儲(chǔ)一個(gè)或多個(gè)比特?cái)?shù)據(jù)的存儲(chǔ)位置。在一個(gè)實(shí)
施例中，相變存儲(chǔ)單元106a-106d中的每一個(gè)均與相變存儲(chǔ)單元 200a類(lèi)似。
第 一電4及202和第二電才及210可以包含4壬何適當(dāng)?shù)碾姴偶安挪陪?, 例^口， TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、或Cu。介電材料層204可以包括諸如SiN的任何適當(dāng)介電材泮+。 隔離材料層206可以包括諸如Si02或低k材料的任何適當(dāng)介電材 料。隔離材料層206提供了相變存儲(chǔ)單元200a的臨界尺寸(CD ) 的進(jìn)一步減小，并且改進(jìn)了相變材泮牛層208的有源區(qū)(即，孑L209 內(nèi))的熱絕緣。減小的CD以及改進(jìn)的熱絕緣降低了用于將存儲(chǔ)單 元200a /人晶態(tài)4爭(zhēng)4灸到非晶態(tài)的復(fù)4立電流。
才艮據(jù)本發(fā)明，相變材料208可以由多種材料制成。通常，包含 來(lái)自周期表第VI族的 一 種或多種元素的石克族化物合金 (chalcogenide alloy)可用作這種材料。在一個(gè)實(shí)施例中，相變存 儲(chǔ)單元200a的相變材料208是由硫族化物復(fù)合材料(例如，GeSbTe、 SbTe、 GeTe或AglnSbTe)制成。在另一實(shí)施例中，相變材泮牛208 是硫族化物自由基(chalcogenfree)，例如，GeSb、 GaSb、 InSb或 GeGalnSb。在其他實(shí)施例中，相變材料208由包括Ge、 Sb、 Te、 Ga、 As、 In、 Se和S中的一種或多種的任意適當(dāng)材料制成。
圖3B示出了相變存儲(chǔ)單元200b的另一實(shí)施例的截面圖。除了 在相變存々者單元200b中，隔離材并+層206未覆蓋介電材料層204 的頂部之外，相變存儲(chǔ)單元200b與之前描述的并參考圖3A所示的 相變存4諸單元200a相類(lèi)似。在此實(shí)施例中，隔離材津+層206覆蓋 介電材料層204的側(cè)壁。在一個(gè)實(shí)施例中，相變存儲(chǔ)單元106a-106d 中的每一個(gè)都與相變存^f諸單元200b類(lèi)似。接下來(lái)的圖4至圖13示出了用于制造之前描述的并參考圖3A 和圖3B示出的相變存儲(chǔ)單元200a和200b的工藝的一個(gè)實(shí)施例。
圖4示出了預(yù)處理晶片212的一個(gè)實(shí)施例的截面圖。預(yù)處理晶 片212包括介電材料214、第一電極202、以及下晶片層(未示 出)。介電材料214包括SiCb、 SiOx、 SiN、氟化石英玻璃(FSG)、 硼磷硅酸鹽玻璃(BPSG)、硼硅(酸)玻璃(BSG)、或者其他合 適的介電材料。第一電才及202包4舌TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、 Cu或其他合適的電極材料。介電材泮牛 214橫向圍繞第一電極202，以使第一電極202與相鄰裝置部件相 隔離。
圖5示出了預(yù)處理晶片212、第一介電材料層204a、第二介電 材料層216a、以及第三介電材料層218a的一個(gè)實(shí)施例的截面圖。 諸如SiN或其他適合介電材料的介電材料4皮沉積到預(yù)處理晶片212 上，以4是供第一介電材料層204a。 4吏用化學(xué)汽相沉積(CVD)、原 子層沉積(ALD)、有才幾金屬化學(xué)汽相沉積(MOCVD)、等離子汽 相沉積(PVD)、噴印汽相沉積(JVP)、或其他合適的沉積」技術(shù)來(lái) 沉積第 一介電材沖牛層204a。
第二介電材料不同于第一介電材料層204a的介電材料，將諸 如Si02或其他合適的材料沉積到第一介電材料層204a上，以提供 第二介電材并牛層216a。第二介電材一+層216a比第一介電材沖牛層 204a厚。在一個(gè)實(shí)施例中，第二介電材料層216a比第一介電材料 層204a厚至少四倍。使用CVD、 ALD、 MOCVD、 PVD、 JVD、 或其他合適的沉積技術(shù)來(lái)沉積介電材料層216a。
類(lèi)似于介電材料層204a的介電材料的第三介電材料(例如， SiN或其他合適的材料)被沉積到第二介電材料層216a上，以提供 第三介電材料層218a。第三介電材料層218a比第二介電材^+層216a薄。在一個(gè)實(shí)施例中，第三介電材料層218a基本上具有與第 一介電才才泮牛層204a才目同的厚度。4吏用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合適的沉積技術(shù)來(lái)沉積第三介電材料層218a。
圖6示出了在蝕刻第三介電材料層218a和第二介電材^f層 216a之后的預(yù)處理晶片212、第一介電材料層204a、第二介電才才泮牛 層216b、以及第三介電材料層218b的一個(gè)實(shí)施例的截面圖。蝕刻 第三介電材料層218a和第二介電材并+層216a,以^是供露出第一介 電材并+層204a的開(kāi)口 220，并提供第二介電材津牛層216b和第三介 電材料層218b。在一個(gè)實(shí)施例中，開(kāi)口 220基本上位于第一電^L 202上的中心處。
圖7示出了在蝕刻第二介電材料層216b之后的預(yù)處理晶片 212、第一介電材料層204a、第二介電材料層216c、以及第三介電 材料層218b的一個(gè)實(shí)施例的截面圖。利用選擇性濕蝕刻或其他合 適的蝕刻來(lái)選擇性地凹進(jìn)蝕刻第二介電材料層216b，以產(chǎn)生如222 處所示的第三介電材料層218b的突出部(overhang )。
圖8示出了預(yù)處理晶片212、第一介電材泮+層204a、第二介電 材料層216c、第三介電材料層218b、以及在多晶硅層224a中形成 的鍵孔226的一個(gè)實(shí)施例的截面圖。將多晶硅或其他合適的材料共 形沉積到第三介電材并牛層218b、第二介電材并牛層216c、以及第一 介電材料層204a的露出部分之上。由于突出部222，多晶硅的共形 沉積將其自身夾斷，以形成孔隙或鍵孔226。 一建孔226基本上位于 第一電極202之上的中心處。使用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合適的沉積」技術(shù)來(lái)沉積多晶硅層224a。
圖9示出了在蝕刻多晶硅層224a和第一介電材料層204a之后 的預(yù)處理晶片212、第一介電材沖牛層204、第二介電材料層216c、 以及多晶石圭層224b的一個(gè)實(shí)施例的截面圖。去移第三介電材詩(shī)牛層
17218b?！┫x(chóng)亥'J多曰曰曰石圭層224a， k乂露出4建孑L226。 4妄下來(lái)，正:i口開(kāi)口 228 所示，將鍵孔226轉(zhuǎn)移到第一介電材料層204a中，來(lái)提供多晶硅 層224b和第一介電材泮牛層204。在一個(gè)實(shí)施例中，開(kāi)口或孑L 228 具有亞石印片黃截面，從而第一電才及202的露出部分具有亞石印4黃截面。
圖10示出了在去除多晶硅層224b和第二介電材料層216c之 后的預(yù)處理晶片212和第一介電材津+層204的一個(gè)實(shí)施例的截面 圖。蝕刻第二介電材沖牛層216c和多晶石圭層224b，以露出第一介電 材料層204。
圖ll示出了預(yù)處理晶片212、第一介電材料層204、以及隔離 材料層206a的一個(gè)實(shí)施例的截面圖。諸如Si02、低k材料或其他 合適的隔離材^("的隔離材料:帔共形沉積到介電材料層204a和第一 電極202的露出部分上，以提供隔離材料層206a。使用CVD、ALD、 MOCVD、 PVD、 JVD、或其他合適的沉積4支術(shù)來(lái)沉積隔離材^l"層 206a。
圖12示出了在蝕刻隔離材術(shù)牛層206a之后的預(yù)處理晶片212、 第 一介電材料層204、以及隔離材料層206的 一個(gè)實(shí)施例的截面圖。 間隔蝕刻(spacer etch)隔離材料層206a，以露出第一電極202的 一部分，并^是供隔離材坤+層206。在一個(gè)實(shí)施例中，在蝕刻之后， 隔離材料保留在第一介電材料層204的頂部和側(cè)壁上。在另一實(shí)施 例中，在蝕刻之后，隔離材料保留在如前描述并參考圖3B所示的 第一介電材料層204的側(cè)壁上而不在該介電材沖+層204的頂部上。
圖13示出了預(yù)處理晶片212、第一介電材料層204、隔離材料 層206、以及相變材料層208的一個(gè)實(shí)施例的截面圖。將諸如石克族 化物復(fù)合材料或其他合適的相變材料的相變材料沉積到隔離材料 層206的第一電才及202的露出部分之上，以提供相變材泮+層208。使用CVD、 ALD、 MOCVD、 PVD、 JVD、或其他合適的沉積才支術(shù) 來(lái)沉積相變材料層208。
將電極材料(例如，TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、 Cu、或者其他合適的電極材料)沉積到相變材 料層208之上，以提供如前所述并參考圖3A示出的第二電才及210 以及相變存儲(chǔ)單元200a。使用CVD、 ALD、 MOCVD、 PVD、 JVD、 或其他合適的沉積技術(shù)來(lái)沉積電極材料。在另一實(shí)施例中，在隔離 材料層206保留在第一介電材料層204的側(cè)壁上，而不在介電材珅牛 層204的頂部上的情況下，制造如前所述并參考圖3B示出的相變 存儲(chǔ)單元200b。
本發(fā)明的實(shí)施例提供了相變存儲(chǔ)單元，其具有將相變材并+沉積 于其中的孔。利用鍵孔工藝來(lái)限定該孔，然后通過(guò)間隔工藝進(jìn)一步 減小該孔。隔離材料進(jìn)一步減小存儲(chǔ)單元的臨界尺寸，并且改進(jìn)存 儲(chǔ)單元有源區(qū)的熱絕緣。減小的臨界尺寸和改進(jìn)的熱絕緣減小了用
于將相變材料從晶態(tài)轉(zhuǎn)換到非晶態(tài)的電流。
盡管在此已經(jīng)示出且描述了具體的實(shí)施例，本領(lǐng)域普通4支術(shù)人 員將意識(shí)到，在不背離本發(fā)明范圍的情況下，大量的替換和/或等同 的實(shí)施方式可以替換所示出和描述的具體實(shí)施例。本申請(qǐng)旨在覆蓋 在此論述的具體實(shí)施例的任何修改或變化。因此，本發(fā)明僅由^f又利 要求和其等同所限制。
權(quán)利要求
1. 一種集成電路，包括第一電極；介電材料層，與所述第一電極的第一部分相接觸；隔離材料層，與所述介電材料層的頂部和側(cè)壁部以及所述第一電極的第二部分相接觸，所述第二部分在所述第一部分中；阻變材料，與所述隔離材料層以及所述第一電極的第三部分相接觸，所述第三部分在所述第二部分中；以及第二電極，與所述阻變材料相接觸。
2. 才艮據(jù)權(quán)利要求1所述的集成電路，其中，所述第一電4及的所述 第三部分具有亞石印4黃截面。
3. 根據(jù)權(quán)利要求1所述的集成電路，其中，所述介電材料層包含 SiN。
4. 根據(jù)權(quán)利要求1所述的集成電路，其中，所述隔離材料層包含 Si02以及低k材料中的一種。
5. 根據(jù)權(quán)利要求1所述的集成電路，其中，所述阻變材并+包括 Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一種。
6. —種系統(tǒng)，包括主機(jī)；以及存儲(chǔ)裝置，通信連接到所述主機(jī)，所述存儲(chǔ)裝置包括相變存4諸單元，包含沉積到《L中的相變材并牛，所述 相變材料與第一電極和第二電才及相4妄觸，所述孔由介電材料層中的開(kāi)口限定；以及減小所述開(kāi)口的橫截面的隔 離材料層，所述隔離材料層與所述介電材料層的頂部和 側(cè)壁部相接觸。
7. 根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，所述存儲(chǔ)裝置進(jìn)一步包括寫(xiě)入電路，用于將數(shù)據(jù)寫(xiě)入到所述存儲(chǔ)單元；以及 讀出電路，用于從所述存儲(chǔ)單元中讀取數(shù)據(jù)。
8. 根據(jù)權(quán)利要求7所述的系統(tǒng)，其中，所述存儲(chǔ)裝置進(jìn)一步包括控制器，被配置為控制所述寫(xiě)入電路和所述讀出電路。
9. 根據(jù)權(quán)利要求6所述的系統(tǒng)，其中，所述存儲(chǔ)裝置進(jìn)一步包括分配電路，被配置為訪問(wèn)所述相變存儲(chǔ)單元。
10. —種存4諸單元，包括第一電才及； 第二電才及；在所述第一電極和所述第二電才及之間的相變材料； 用于形成所述相變材;阡的有源區(qū)的裝置；以及 用于減小所述有源區(qū)的橫截面的裝置。
11. 根據(jù)權(quán)利要求IO所述的存儲(chǔ)單元，其中，所述相變材泮+包含 Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一種。
12. 才艮據(jù)權(quán)利要求10所述的存^f諸單元，其中，所述第一電才及包含 TiN、 TaN、 W、 Al、 Ti、 Ta、 TiSiN、 TaSiN、 TiAlN、 TaAlN、 C、以及Cu中的一種。
13. —種用于制造集成電^各的方法，所述方法包^^:提供包括第一電極的預(yù)處理晶片；將介電材料層沉積到所述預(yù)處理晶片之上；在所述介電材料層中々蟲(chóng)刻開(kāi)口 ，以露出所述第一電才及的 第一部分；將隔離材料層共形地沉積到所述介電材料層和所述第一 電極的露出部分之上；隔離蝕刻所述隔離材沖+層，以露出所述第一電才及的第二 部分，而保留所述介電材料層之上的隔離材料；將相變材料層沉積到所述隔離材并牛層和所述第 一 電才及的 所述第二部分之上；以及制造與所述相變材料層相接觸的第二電極。
14. 根據(jù)權(quán)利要求13所述的方法，其中，在所述介電材并牛層中蝕 刻所述開(kāi)口包4舌通過(guò)4吏用4建孔工藝形成用于蝕刻所述開(kāi)口的 掩模，以在所述介電材料層中蝕刻所述開(kāi)口。
15. 根據(jù)權(quán)利要求13所述的方法，其中，間隔蝕刻所述隔離材料 層包括間隔蝕刻所述隔離材料層，以露出具有亞石印橫截面的 所述第一電才及的第二部分。
16. 根據(jù)權(quán)利要求13所述的方法，其中，沉積所述介電材泮+層包 <括沉積SiN。
17. 根據(jù)權(quán)利要求13所述的方法，其中，沉積所述隔離材并牛層包 括沉積Si02以及低k材料中的一種。
18. 根據(jù)權(quán)利要求13所述的方法，其中，沉積所述相變材泮牛層包 括沉積Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一種。
19. 一種用于制造存4諸單元的方法，所述方法包括提供包括第一電極的預(yù)處理晶片；將第 一介電材料層沉積到所述預(yù)處理晶片之上；將第二介電材料層沉積到所述第 一介電材料層之上；將第三介電材料層沉積到所述第二介電材料層之上；蝕刻所述第二介電材料層和所述第三介電材料層，以提 供開(kāi)口并露出所述第一介電材料層的一部分；凹進(jìn)蝕刻經(jīng)蝕刻的第二介電材^牛層，以提供經(jīng)蝕刻的第 三介電材料層的突出部；將多晶石圭層共形地沉積到所述第一介電材料層、經(jīng)凹進(jìn) 蝕刻的第二介電材料層、以及經(jīng)蝕刻的第三介電材料層的露出 部分之上，以形成4建孑L;通過(guò)蝕刻所述第 一 介電材料層將所述鍵孔轉(zhuǎn)移至所述第 一介電材料層，以露出所述第一電才及的一部分；去除所述第二介電材料層、所述第三介電材料層、以及 所述多晶硅層；將隔離材料層共形地沉積到所述介電材料層和所述第一 電極的露出部分之上；間隔蝕刻所述隔離材津牛層，以露出所述第一電才及的第二 部分；將相變材并牛層沉積到所述隔離材并牛層和所述第 一 電才及的所述第二部分之上；以及制造與所述相變材料層相接觸的第二電極。
20. 根據(jù)權(quán)利要求19所述的方法，其中，間隔蝕刻所述隔離材料 層包括間隔蝕刻所述隔離材料層，以露出所述第一 電極的所述 第二部分，而保留在所述介電材料層之上的隔離材料。
21. 根據(jù)權(quán)利要求19所述的方法，其中，間隔蝕刻所述隔離材料 層包括間隔蝕刻所述間隔材并牛層，以露出具有亞石印4黃截面的 所述第一電4及的第二部分。
22. 根據(jù)權(quán)利要求19所述的方法，其中，沉積所述介電材并+層包 括沉積SiN。
23. 根據(jù)權(quán)利要求19所述的方法，其中，沉積所述隔離材沖牛層包 括沉積Si02以及低k材料中的一種。
24. 根據(jù)權(quán)利要求19所述的方法，其中，沉積所述相變材料層包 括沉積Ge、 Sb、 Te、 Ga、 As、 In、 Se、以及S中的至少一種。
全文摘要
一種集成電路包括第一電極以及與第一電極的第一部分相接觸的介電材料層。該集成電路包括與介電材料層的側(cè)壁部以及第一電極的第二部分相接觸的隔離材料層。第二部分在第一部分中。該集成電路包括與隔離材料層以及第一電極的第三部分相接觸的阻變材料。第三部分在第二部分中。該集成電路包括與阻變材料相接觸的第二電極。
文檔編號(hào)G11C16/02GK101295729SQ200810094078
公開(kāi)日2008年10月29日 申請(qǐng)日期2008年4月25日 優(yōu)先權(quán)日2007年4月26日
發(fā)明者托馬斯·哈普, 揚(yáng)·鮑里斯·菲利普 申請(qǐng)人:奇夢(mèng)達(dá)股份公司