專利名稱：：存儲器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明是有關(guān)于一種具有單一位元線的存儲器單元，特別是有關(guān)于一種存儲器單元接收可變電壓源以避免數(shù)據(jù)寫入錯誤。
背景技術(shù)：
：圖1是顯示傳統(tǒng)具有五晶體管的靜態(tài)隨機(jī)存取存儲器(StaticRandomAccessMemory,SRAM)100。開關(guān)101為NMOS晶體管，NMOS晶體管101根據(jù)字元線信號WL導(dǎo)通或不導(dǎo)通以傳送位元線信號BL至存儲單元110，存儲單元110是一閂鎖電路有兩反相器交叉耦接所組成的，第一反相器包括NMOS晶體管102和PMOS晶體管104，第二反相器包括NMOS晶體管103和PMOS晶體管105，節(jié)點B和C互為反相以儲存數(shù)字?jǐn)?shù)據(jù)。當(dāng)存儲器100寫入數(shù)據(jù)1時，位元線信號BL的電位會拉到電位Vdd，字元線信號WL導(dǎo)通NMOS晶體管101，因此節(jié)點B為高電位而節(jié)點C為低電位。當(dāng)存儲器100寫入數(shù)據(jù)0時，位元線BL的電位會拉低到電位GND，字元線信號WL導(dǎo)通NMOS晶體管101，因此節(jié)點B為低電位而節(jié)點C為高電位。當(dāng)存儲單元IIO儲存數(shù)據(jù)為1被讀取時，會預(yù)先充電位元線至電位Vdd，再藉由字元線信號WL導(dǎo)通NMOS晶體管101,接下來，系統(tǒng)會偵測位元線的電位，由于節(jié)點B為高電位，位元線的電位不會被拉低，所以系統(tǒng)得知儲存在存儲單元IIO的數(shù)據(jù)為1。當(dāng)存儲單元110儲存數(shù)據(jù)為0被讀取時會預(yù)先充電位元線至電位Vdd，再藉由字元線信號WL導(dǎo)通NMOS晶體管101，接下來，系統(tǒng)會偵測位元線的電位，由于節(jié)點C為高電位，位元線BL的電位會被拉低，所以系統(tǒng)得知儲存在存儲單元110的數(shù)據(jù)為0。由于存儲器100受限只有一條位元線，當(dāng)存儲單元110已經(jīng)儲存數(shù)據(jù)1(也就是節(jié)點B為高電位)時，存儲單元110再寫入高電位時便無法將正確的電位寫入存儲單元110，傳統(tǒng)方法是將調(diào)整晶體管102、103、104或105的betaratio，然而，上述方法會造成存儲單元110穩(wěn)定度不足，本發(fā)明即是要解決上述存儲單元110再寫入高電位的問題。
發(fā)明內(nèi)容有鑒于此，本發(fā)明提供一種靜態(tài)隨機(jī)存取存儲器系統(tǒng)。靜態(tài)隨機(jī)存取存儲器系統(tǒng)包括至少一存儲單元和一源極電源驅(qū)動電路。存儲單元耦接于一源極電壓和一接地電壓之間并藉由一字元線信號和一位元線信號存取一數(shù)字?jǐn)?shù)據(jù)。源極電源驅(qū)動電路提供源極電壓給存儲單元，當(dāng)存儲單元為一讀取狀態(tài)時，源極電壓為第一電源電壓，當(dāng)存儲單元為一寫入狀態(tài)時，源極電壓為一第二電源電壓，其中第二電源電壓為第一電源電壓減少一特定電壓以避免存儲單元再次寫入數(shù)字?jǐn)?shù)據(jù)時發(fā)生寫入錯誤。圖1是顯示具有五晶體管的靜態(tài)隨機(jī)存取存儲器；圖2是顯示根據(jù)本發(fā)明一實施例的源極電源驅(qū)動電路；圖3是顯示根據(jù)本發(fā)明一實施例的存儲器系統(tǒng)的布局圖4是顯示根據(jù)本發(fā)明另一實施例的源極電源驅(qū)動電路；以及圖5是顯示根據(jù)本發(fā)明另一實施例的存儲器系統(tǒng)的布局圖。附圖標(biāo)號1005Tcells的靜態(tài)隨機(jī)存取存儲器101、102、103、201、202、401、402NMOS晶體管104、105、203、403PMOS晶體管110存儲單元200、200-1、200-2、400源極電源驅(qū)動電路210、410控制電路220、420CMOS反相器300、500存儲器系統(tǒng)的布局圖310、320、510、520字元線驅(qū)動電路331、332反相器A、B、C節(jié)點BL位元線信號COLB、C0LB1、COLB2位元線列控制信號GND、Vdd電壓WL、WLB1、WLB2字元線信號WEB寫入使能信號SL源極電壓具體實施例方式為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細(xì)說明如下由于存儲器100受限只有一條位元線，當(dāng)存儲單元110已經(jīng)儲存數(shù)據(jù)1(也就是節(jié)點B為高電位)時，存儲單元110再寫入高電位時會發(fā)生寫入錯誤。而NMOS晶體管源極和漏極的電位差為V,當(dāng)存儲單元110再寫入高電位時，位元線的電位為Vdd，節(jié)點B的電位即為Vdd-VTO，因此NMOS晶體管103無法完全導(dǎo)通，而NMOS晶體管102關(guān)閉不足，因此存儲器100無法將正確的電位儲存在節(jié)點B和C，造成存儲單元110再寫入高電位時，容易發(fā)生再寫入錯誤。圖2是顯示根據(jù)本發(fā)明一實施例的源極電源驅(qū)動電路200。源極電源驅(qū)動電路200可以提供不同源極電壓SL給存儲單元110，請同時參考圖l，當(dāng)存儲單元110在寫入狀態(tài)時，源極電源驅(qū)動電路200可以提供電壓Vdd-Vw,因此存儲單元110的晶體管103不會導(dǎo)通不足造成寫入錯誤，當(dāng)存儲單元110在讀取狀態(tài)時，源極電源驅(qū)動電路200可以提供電壓Vdd，使存儲單元110藉由NMOS晶體管101和位元線正常被讀取。源極電源驅(qū)動電路200根據(jù)寫入使能信號WEB、字元線信號WLB1和WLB2的電位決定節(jié)點A和源極電壓SL的電位，當(dāng)存儲單元在寫入狀態(tài)時，節(jié)點A電位為高電位，而源極電壓SL為Vdd-VxN，當(dāng)存儲單元在讀取狀態(tài)時，節(jié)點A電位為低電位，而源極電壓SL為Vdd。如以下表l所示<table>tableseeoriginaldocumentpage9</column></row><table>源極電源驅(qū)動電路200包括控制電路210、CMOS反相器220和NMOS晶體管201，控制電路210會根據(jù)寫入使能信號WEB、字元線信號WLB1和WLB2的電位決定節(jié)點A的電位和源極電壓SL的電位，使存儲單元110在寫入時接收到較低電源電壓以避免寫入錯誤。其中寫入使能信號WEB、字元線信號WLB1或WLB2的電位為0時，對應(yīng)存儲單元為寫入狀態(tài)，當(dāng)寫入使能信號WEB、字元線信號WLB1或WLB2的電位為1時，對應(yīng)存儲單元為讀取狀態(tài)，字元線信號WLB1和WLB2分別對應(yīng)不同存儲單元列或行。圖3是顯示根據(jù)本發(fā)明一實施例的存儲器系統(tǒng)300的布局圖，存儲器系統(tǒng)300只顯示六個存儲單元，然而，存儲器系統(tǒng)300并不局限只具有六個存儲單元，字元線驅(qū)動電路310和320分別傳送字元線信號WL1和WL2至對應(yīng)存儲單元列，如圖3所示，字元線信號WL1和WL2分別經(jīng)由反相器331和332產(chǎn)生字元線信號WLB1和WLB2傳送到源極電源驅(qū)動電路200，所以源極電源驅(qū)動電路200可以提供兩不同存儲單元列的源極電壓SL。圖4是顯示根據(jù)本發(fā)明另一實施例的源極電源驅(qū)動電路400。源極電源驅(qū)動電路400可以提供不同源極電壓SL給存儲單元110，當(dāng)存儲單元110在寫入狀態(tài)時，源極電源驅(qū)動電路400可以提供電壓Vdd-VTO，因此存儲單元IIO的晶體管103不會導(dǎo)通不足造成寫入錯誤，當(dāng)存儲單元110在讀取狀態(tài)時，源極電源驅(qū)動電路400可以提供電壓Vdd，使存儲單元110藉由NMOS晶體管101和位元線BL正常被讀取。源極電源驅(qū)動電路400根據(jù)寫入使能信號WEB和位元線列控制信號COLB的電位決定節(jié)點A和源極電壓SL的電位，當(dāng)存儲單元在寫入狀態(tài)時，節(jié)點A電位為高電位，而源極電壓SL為Vdd-VTO，當(dāng)存儲單元在讀取狀態(tài)時，節(jié)點A電位為低電位，而源極電壓SL為Vdd。如以下表2所示表2<table>tableseeoriginaldocumentpage10</column></row><table>源極電源驅(qū)動電路400包括控制電路(反相或邏輯門，NORGate)410、CMOS反相器420和NMOS晶體管401，控制電路410會根據(jù)寫入使能信號WEB和位元線列控制信號COLB的電位決定節(jié)點A的電位和源極電壓SL的電位，使存儲單元110在寫入時接收到較低電源電壓以避免寫入錯誤。其中寫入使能信號WEB和位元線列控制信號COLB的電位為0時，對應(yīng)存儲單元為寫入狀態(tài)，當(dāng)寫入使能信號WEB的電位為1時，對應(yīng)存儲單元為讀取狀態(tài)。圖5是顯示根據(jù)本發(fā)明另一實施例的存儲器系統(tǒng)500的布局圖，存儲器系統(tǒng)500只顯示六個存儲單元，然而，存儲器系統(tǒng)500并不局限只具有六個存儲單元，字元線驅(qū)動電路510和520分別傳送字元線信號WLl和WL2至對應(yīng)存儲單元行，如圖5所示，位元線列控制信號COLB1和COLB2分別傳送到源極電源驅(qū)動電路200-1和200-2，源極電源驅(qū)動電路200-1和200-2分別提供不同存儲單元列的源極電壓SL。關(guān)于圖3和圖5的存儲器系統(tǒng)，由于存儲器系統(tǒng)300在Y方向(垂直方向)的長度較短，存儲器系統(tǒng)300可以應(yīng)用在一些特定布局需求上，而存儲器系統(tǒng)500布局面積較小，存儲器系統(tǒng)500可以減少晶片使用面積以降低成本。本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何熟悉此領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視前附的權(quán)利要求所界定者為準(zhǔn)。權(quán)利要求1.一種存儲器系統(tǒng)，其特征在于，該存儲器系統(tǒng)包括至少一存儲單元，耦接于一源極電壓和一接地電壓之間，并藉由一字元線信號和一位元線信號存取一數(shù)字?jǐn)?shù)據(jù)；以及一源極電源驅(qū)動電路，提供上述源極電壓給上述存儲單元，當(dāng)上述存儲單元為一讀取狀態(tài)時，上述源極電壓為一第一電源電壓，當(dāng)上述存儲單元為一寫入狀態(tài)時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述存儲單元再次寫入上述數(shù)字?jǐn)?shù)據(jù)時發(fā)生寫入錯誤。2.如權(quán)利要求1所述的存儲器系統(tǒng)，其特征在于，上述源極電源驅(qū)動電路于一驅(qū)動電路輸出端輸出上述源極電壓，上述源極電源驅(qū)動電路包括一控制電路，當(dāng)上述存儲單元為上述讀取狀態(tài)時，上述控制電路于一輸出端口輸出一低電位信號，當(dāng)上述存儲單元為上述寫入狀態(tài)時，上述控制電路于上述輸出端口輸出一高電位信號；一反相器，耦接上述控制電路的上述輸出端口以及耦接于上述第一電源電壓和上述接地電壓之間，當(dāng)上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅(qū)動電路輸出端；以及一第一NMOS晶體管，具有一第一源極耦接上述第一電源電壓、一第一柵極耦接上述第一電源電壓和上述第一源極以及一第一漏極耦接上述驅(qū)動電路輸出端；其中當(dāng)上述控制電路輸出上述高電位信號時，上述第一NMOS晶體管輸出上述第二電源電壓至上述驅(qū)動電路輸出端。3.如權(quán)利要求2所述的存儲器系統(tǒng)，其特征在于，上控制電路根據(jù)一寫入使能信號和至少一字元線信號決定輸出上述高電位信號或上述接地電位信號至上述驅(qū)動電路輸出端。4.如權(quán)利要求2所述的存儲器系統(tǒng)，其特征在于，上控制電路根據(jù)一寫入使能信號和至少一位元線列控制信號決定輸出上述高電位信號或上述接地電位信號至上述驅(qū)動電路輸出端，上述位元線列控制信號對應(yīng)上述位元線信號。5.如權(quán)利要求4所述的存儲器系統(tǒng)，其特征在于，上控制電路為一反相或邏輯門，上述反相或邏輯門根據(jù)上述寫入使能信號和上述位元線列控制信號的電位以輸出上述高電位信號或上述低電位信號。6.如權(quán)利要求2所述的存儲器系統(tǒng)，其特征在于，上述特定電壓為上述第一NMOS晶體管的一臨界電壓。7.如權(quán)利要求2所述的存儲器系統(tǒng)，其特征在于，上述反相器包括一第二NMOS晶體管，具有一第二源極耦接上述驅(qū)動電路輸出端、一第二漏極耦接上述接地電源和一第二柵極耦接上述控制電路的上述輸出端口；以及一PMOS晶體管，具有一第三源極耦接上述驅(qū)動電路輸出端、一第三漏極耦接上述第一電源電壓和一第三柵極耦接上述控制電路的上述輸出端口。8.如權(quán)利要求1所述的存儲器系統(tǒng)，其特征在于，上述存儲單元為一具有五晶體管的靜態(tài)隨機(jī)存取存儲單元。9.如權(quán)利要求1所述的存儲器系統(tǒng)，其特征在于，上述存儲單元包括一閂鎖電路，包括一第一反相器和一第二反相器交叉耦接以儲存上述數(shù)字?jǐn)?shù)據(jù)，并藉由一輸入端存取上述數(shù)字?jǐn)?shù)據(jù)；以及一開關(guān)，根據(jù)上述字元線信號的電位導(dǎo)通上述位元線信號至上述閂鎖電路以存取上述數(shù)字?jǐn)?shù)據(jù)。10.如權(quán)利要求1所述的存儲器系統(tǒng)，其特征在于，該存儲器系統(tǒng)更包括一字元線驅(qū)動電路，其中上述字元線驅(qū)動電路、上述存儲單元和上述源極電源驅(qū)動電路沿著X方向設(shè)置以減少上述存儲器系統(tǒng)Y方向的長度。11.一種存儲器系統(tǒng)，其特征在于，該存儲器包括至少一存儲單元，耦接于一源極電壓和一接地電壓之間，并藉由一字元線信號和一位元線信號存取一數(shù)字?jǐn)?shù)據(jù)；以及一源極電源驅(qū)動電路，提供上述源極電壓給上述存儲單元，當(dāng)上述存儲單元為一讀取狀態(tài)時，上述源極電壓為一第一電源電壓，當(dāng)上述存儲單元為一寫入狀態(tài)時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述存儲單元再次寫入上述數(shù)字?jǐn)?shù)據(jù)時發(fā)生寫入錯誤，其中上述源極電源驅(qū)動電路于一驅(qū)動電路輸出端輸出上述源極電壓，上述源極電源驅(qū)動電路包括一控制電路，當(dāng)上述存儲單元為上述讀取狀態(tài)時，上述控制電路于一輸出端口輸出一低電位信號，當(dāng)上述存儲單元為上述寫入狀態(tài)時，上述控制電路于上述輸出端口輸出一高電位信號；一反相器，耦接上述控制電路的上述輸出端口以及耦接于上述第一電源電壓和上述接地電壓之間，當(dāng)上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅(qū)動電路輸出端；以及一第一NMOS晶體管，具有一第一源極耦接上述第一電源電壓、一第一柵極耦接上述第一電源電壓和上述第一源極以及一第一漏極耦接上述驅(qū)動電路輸出端，當(dāng)上述控制電路輸出上述高電位信號時，上述第一NMOS晶體管輸出上述第二電源電壓至上述驅(qū)動電路輸出端，其中上控制電路是根據(jù)一寫入使能信號和至少一字元線信號決定輸出上述高電位信號或上述接地電位信號至上述驅(qū)動電路輸出端。12.—種存儲器系統(tǒng)，其特征在于，該存儲器系統(tǒng)包括至少一存儲單元，耦接于一源極電壓和一接地電壓之間，并藉由一字元線信號和一位元線信號存取一數(shù)字?jǐn)?shù)據(jù)；以及一源極電源驅(qū)動電路，提供上述源極電壓給上述存儲單元，當(dāng)上述存儲單元為一讀取狀態(tài)時，上述源極電壓為一第一電源電壓，當(dāng)上述存儲單元為一寫入狀態(tài)時，上述源極電壓為一第二電源電壓，其中上述第二電源電壓為上述第一電源電壓減少一特定電壓以避免上述存儲單元再次寫入上述數(shù)字?jǐn)?shù)據(jù)時發(fā)生寫入錯誤，其中上述源極電源驅(qū)動電路于一驅(qū)動電路輸出端輸出上述源極電壓，上述源極電源驅(qū)動電路包括一控制電路，當(dāng)上述存儲單元為上述讀取狀態(tài)時，上述控制電路于一輸出端口輸出一低電位信號，當(dāng)上述存儲單元為上述寫入狀態(tài)時，上述控制電路于上述輸出端口輸出一高電位信號；一反相器，耦接上述控制電路的上述輸出端口以及耦接于上述第一電源電壓和上述接地電壓之間，當(dāng)上述控制電路輸出上述低電位信號時，上述反相器輸出上述第一電源電壓至上述驅(qū)動電路輸出端；以及一第一NMOS晶體管，具有一第一源極耦接上述第一電源電壓、一第一柵極耦接上述第一電源電壓和上述第一源極以及一第一漏極耦接上述驅(qū)動電路輸出端，當(dāng)上述控制電路輸出上述高電位信號時，上述第一NMOS晶體管輸出上述第二電源電壓至上述驅(qū)動電路輸出端，其中上控制電路是根據(jù)一寫入使能信號和至少一位元線列控制信號決定輸出上述高電位信號或上述接地電位信號至上述驅(qū)動電路輸出端，上述位元線列控制信號對應(yīng)上述位元線信號。全文摘要一種存儲器系統(tǒng)，該系統(tǒng)包括至少一存儲單元和一源極電源驅(qū)動電路。各存儲單元耦接于源極電壓和接地電壓之間并根據(jù)一字元線信號和一位元線信號存取一數(shù)字?jǐn)?shù)據(jù)。源極電源驅(qū)動電路提供源極電壓給存儲單元，當(dāng)存儲單元為讀取狀態(tài)時，源極電壓為第一電源電壓，當(dāng)存儲單元為寫入狀態(tài)時，源極電壓為第二電源電壓，其中第二電源電壓為第一電源電壓減少一特定電壓以避免存儲單元再次寫入數(shù)字?jǐn)?shù)據(jù)時發(fā)生寫入錯誤。文檔編號G11C11/413GK101552035SQ200810090809公開日2009年10月7日申請日期2008年4月2日優(yōu)先權(quán)日2008年4月2日發(fā)明者張家銓,鐘毅勛,陳偉松,陳瑞隆申請人:世界先進(jìn)積體電路股份有限公司