專利名稱：具有較小sstl版圖面積的輸出接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及到存儲器接口的設計領(lǐng)域，特指一種具有較小SSTL版圖面積的輸出接口電路。
背景技術(shù)：
在市場需求的推動下，存儲器正向更高的性能方向發(fā)展。更高性能的存儲器需要更快的與外界進行信息交互，高速接口技術(shù)的使用可以極大的提高存儲器性能的發(fā)揮，而有時用戶希望接口的速度越快越好，目前DDR2已廣泛應用于計算機的內(nèi)存中，在DDR2的物理層廣泛使用SSTL(Stub-Series Terminated Logic)接口技術(shù)。
傳統(tǒng)SSTL接口的特點JEDEC于1996年8月制定SSTL信號傳輸技術(shù)的標準——EIA/JESD8-8，隨著集成電路制造工藝的改進，MOS管的工作電壓隨著特征尺寸的減小也在逐漸降低。JEDEC(電子工程設計發(fā)展聯(lián)合會)又相繼制定了EIA/JESD8-9B和EIA/JESD8-15兩個SSTL數(shù)據(jù)傳輸和接口技術(shù)標準來滿足集成電路對高性能的追求。在符合標準EIA/JESD8-15的SSTL信號傳輸技術(shù)被廣泛應用于存儲器之中，SSTL信號具有更快的信號邊沿，更低的信號擺幅。因此SSTL信號具有高速、低功耗和更好的信號完整性等優(yōu)點。
傳統(tǒng)SSTL輸出接口電路如圖1所示，由一個PMOS晶體管M1和一個NMOS晶體管M2組成，將PMOS晶體管M1和NMOS晶體管M2的漏極相連。在0.18μm工藝下進行電路級SPICE模擬，其模擬結(jié)果顯示，在頻率達到400MHz時，輸出級所使用的PMOS管的尺寸達到了800um，這給版圖設計帶來了嚴峻的挑戰(zhàn)。接口部分的版圖包括電壓轉(zhuǎn)換和ESD等電路，并且由于接口信號在芯片中所處的特殊位置，一般要求在給定的面積內(nèi)完成整個接口電路的版圖，根據(jù)設計要求，由于SSTL接口輸出級PMOS管太大，根本不能在給定的面積內(nèi)繪制出SSTL接口電路的版圖，若用此方式實現(xiàn)，就必須增加芯片的面積，提高了芯片設計的成本。

發(fā)明內(nèi)容
本發(fā)明要解決的問題就在于針對現(xiàn)有技術(shù)存在的技術(shù)問題，本發(fā)明提供一種能夠縮小整個SSTL接口電路版圖面積，從而實現(xiàn)較高的芯片面積利用率的具有較小SSTL版圖面積的輸出接口電路。
為解決上述技術(shù)問題，本發(fā)明提出的解決方案為一種具有較小SSTL版圖面積的輸出接口電路，其特征在于它包括第一NMOS管晶體管M1和第二NMOS晶體管M2，第一NMOS管晶體管M1和第二NMOS晶體管M2的漏極相連并與傳輸線連接。
我們知道NMOS晶體管與PMOS晶體管的作用其實完全相同，只不過NMOS晶體管事高電平條件下導通，而PMOS晶體管是低電平條件下導通，并且NMOS晶體管的速度還要優(yōu)于PMOS晶體管，所以在這里我們采用NMOS晶體管來代替原來的PMOS晶體管完全可行。
與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點就在于本發(fā)明的SSTL輸出接口電路達到與傳統(tǒng)輸出接口相同性能所需要的NMOS管的尺寸僅有200um，這樣相對于上述使用PMOS晶體管的情況完全可以在給定面積內(nèi)繪制整個SSTL接口電路版圖。由此可見，應用本發(fā)明中給出的SSTL輸出接口電路可以實現(xiàn)較高的芯片面積利用率，并且可以達到與使用PMOS管實現(xiàn)SSTL輸出接口電路相同的性能。


圖1是傳統(tǒng)SSTL輸出接口電路結(jié)構(gòu)示意圖；圖2是本發(fā)明中SSTL輸出接口電路的結(jié)構(gòu)示意圖。
具體實施例方式
以下將結(jié)合附圖和具體實施例對本發(fā)明做進一步詳細說明。
如圖2所示，本發(fā)明具有較小SSTL版圖面積的輸出接口電路，它包括第一NMOS管晶體管M1和第二NMOS晶體管M2，第一NMOS管晶體管M1和第二NMOS晶體管M2的漏極相連并與傳輸線連接。在本發(fā)明的電路中，用NMOS管代替了傳統(tǒng)SSTL輸出接口電路的輸出級PMOS管，這是因為使用NMOS管同樣可以實現(xiàn)輸出驅(qū)動的目的，并且在達到相同的性能時，使用NMOS晶體管相比于使用PMOS晶體管尺寸上要小得多。本發(fā)明的SSTL輸出接口電路在前面相同的模擬環(huán)境中達到相同性能所需要的NMOS管的尺寸僅有200um，這樣，相對于上述使用PMOS晶體管的情況完全可以在給定面積內(nèi)繪制整個SSTL接口電路版圖?？梢?，應用本發(fā)明中給出的SSTL輸出接口電路可以實現(xiàn)較高的芯片面積利用率，并且可以達到與使用PMOS管實現(xiàn)SSTL輸出接口電路相同的性能。
權(quán)利要求
1.一種具有較小SSTL版圖面積的輸出接口電路，其特征在于它包括第一NMOS管晶體管M1和第二NMOS晶體管M2，第一NMOS管晶體管M1和第二NMOS晶體管M2的漏極相連并與傳輸線連接。
全文摘要
本發(fā)明公開了一種具有較小SSTL版圖面積的輸出接口電路，它包括第一NMOS管晶體管M1和第二NMOS晶體管M2，第一NMOS管晶體管M1和第二NMOS晶體管M2的漏極相連并與傳輸線連接。本發(fā)明是一種能夠縮小整個SSTL接口電路版圖面積，從而實現(xiàn)較高的芯片面積利用率的具有較小SSTL版圖面積的輸出接口電路。
文檔編號G11C7/10GK101087140SQ20071003533
公開日2007年12月12日 申請日期2007年7月10日 優(yōu)先權(quán)日2007年7月10日
發(fā)明者趙振宇, 王東林, 張民選, 李少青, 陳吉華, 陳怒興, 馬劍武, 吳宏, 高紹全, 陳亮, 雷建武, 歐陽干, 王建軍, 王洪海, 高長平 申請人:中國人民解放軍國防科學技術(shù)大學