專利名稱：用于修補(bǔ)缺陷輸入/輸出線的可重配置存儲(chǔ)器塊冗余的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及存儲(chǔ)器裝置的領(lǐng)域，確切地來說涉及存儲(chǔ)器 裝置中的冗余。
背景技術(shù)：
塊冗余通常用于修補(bǔ)例如閃速存儲(chǔ)器的非易失性存儲(chǔ)器中的行 或列冗余無法修正的缺陷。例如字線與位線短接、字線與基板短接(例如粘著于1 ( stuck-at-one )或粘著于0 ( stuck-at-zero ))等的缺陷才莫式 均落在塊修補(bǔ)的類別中。例如位線與位線短接的列缺陷常常發(fā)生在非易失性存儲(chǔ)器的制 造中。雖然可以使用塊冗余來修補(bǔ)此類缺陷，但是由于在管芯尺寸的 增加，它們是成本昂貴的。通常，根據(jù)具體的塊尺寸和存儲(chǔ)器裝置的 密度，每個(gè)冗余塊可能導(dǎo)致0.5%至1%的管芯尺寸的增加。


可以通過參考用于說明本發(fā)明實(shí)施例的下文描述和附圖來理解 本發(fā)明的實(shí)施例。在這些附圖中圖1A是說明其中可以實(shí)施本發(fā)明的 一個(gè)實(shí)施例的音樂播放器的 示意圖。圖1B是說明其中可以實(shí)施本發(fā)明的一個(gè)實(shí)施例的計(jì)算機(jī)系統(tǒng)的 示意圖。圖2是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的可重配置存儲(chǔ)器電路的示 意圖。圖3是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有冗余塊的可重配置存儲(chǔ)器的示意圖。圖4是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器塊的示意圖。 圖5是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的表結(jié)構(gòu)的示意圖。圖6是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的冗余塊解碼電路的示意圖。圖7是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例、用于重新配置冗余塊的過 程的流程圖。
具體實(shí)施方式
本發(fā)明的實(shí)施例是一種在存儲(chǔ)器裝置中提供可重配置修補(bǔ)電路 的技術(shù)。表結(jié)構(gòu)包含多個(gè)項(xiàng)，每個(gè)項(xiàng)具有缺陷地址字和冗余地址字。 冗余地址字對(duì)應(yīng)于冗余塊，并且是響應(yīng)對(duì)存儲(chǔ)器裝置的存儲(chǔ)器塊中的 缺陷輸入/輸出(I/O)線的存儲(chǔ)器訪問而生成的。解碼電路將冗余地 址字解碼以選擇冗余塊中要替代缺陷I/O線的冗余I/0線。在下文描述中，提出許多特定的細(xì)節(jié)。但是，要理解本發(fā)明的實(shí) 施例可以在不采用這些特定細(xì)節(jié)的情況下實(shí)施。在其他情況中，未示 出公知的電路、結(jié)構(gòu)和技術(shù)，以免妨礙對(duì)本文描述的理解。本發(fā)明的一個(gè)實(shí)施例可以作為常常以流程圖、流程示意圖、結(jié)構(gòu) 圖或框圖形式說明的過程來描述。雖然流程圖可以作為順序的過程來 描述操作，但是許多操作可以并行或同時(shí)執(zhí)行。此外，可以將這些操 作的次序重新排列。當(dāng)其操作完成時(shí)過程則終止。過程可以對(duì)應(yīng)于方 法、程序、過程、制造或加工方法等。本發(fā)明的一個(gè)實(shí)施例用于使用冗余塊修補(bǔ)或替代缺陷I/O線。塊冗余通常在例如閃速存儲(chǔ)器的非易失性存儲(chǔ)器裝置中使用。閃速存儲(chǔ) 器可以用于需要非易失性、快速擦除和高密度的多種應(yīng)用中。這些應(yīng) 用的示例包括々某體播放器、成像單元、微處理器系統(tǒng)、汽車、無線裝 置、蜂窩電話、便攜式攝像機(jī)、照相機(jī)、打印機(jī)、傳真機(jī)、復(fù)印機(jī)、掃描儀、信號(hào)處理系統(tǒng)、通信裝置、網(wǎng)絡(luò)裝置、電視(TV)機(jī)頂盒、采樣鍵盤、售貨機(jī)、個(gè)人數(shù)字助理(PDA)等。這種閃速存儲(chǔ)器裝置 的典型特征可以包括塊4^除和程序自動(dòng)化、同步突發(fā)才莫式讀、異步頁模式讀、低功率(例如3V至3.6V)、塊鎖定、功率躍變期間的塊擦除 /程序鎖定、快速訪問時(shí)間(例如最高50 MHz零等待狀態(tài))、分開的 代碼和數(shù)據(jù)存儲(chǔ)等。圖1A是說明其中可以實(shí)施本發(fā)明的一個(gè)實(shí)施例的音樂播放器10 的示意圖。音樂播;改器10包括嵌入式控制器20、存儲(chǔ)器控制器30、 閃速存儲(chǔ)器40、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM) 50、液晶顯示(LCD) 面板60、光學(xué)接口 65、串行接口 70、無線接口 75、用戶接口 80、音 頻解碼器85、音頻數(shù)模轉(zhuǎn)換器(DAC) 90和揚(yáng)聲器單元95。嵌入式控制器20可以是執(zhí)行程序或指令的任何處理單元。它可 以是微處理器、微控制器、數(shù)字信號(hào)處理器(DSP)或?qū)ｉT為音頻處 理設(shè)計(jì)的處理器。存儲(chǔ)器控制器30對(duì)閃速存儲(chǔ)器40和DRAM 50執(zhí) 行存儲(chǔ)器控制功能以使處理器23能夠訪問這些存儲(chǔ)器裝置。存儲(chǔ)器 控制器30還可以被集成在處理器20中。閃速存儲(chǔ)器40存儲(chǔ)例如程 序或數(shù)據(jù)的非易失性信息。它可以包括？ 1導(dǎo)代碼、基本輸入/輸出系統(tǒng) (BIOS)、裝置驅(qū)動(dòng)程序、操作系統(tǒng)等。它包括可重配置存儲(chǔ)器電路 45?？芍嘏渲么鎯?chǔ)器電路45包括常規(guī)存儲(chǔ)器塊和冗余存儲(chǔ)器塊?？?以重新配置冗余存儲(chǔ)器塊來修補(bǔ)常規(guī)存儲(chǔ)器塊中的缺陷I/O線。 DRAM 50存儲(chǔ)程序和/或包括由處理器20運(yùn)行以執(zhí)行下文描述的操作 的程序的數(shù)據(jù)。DRAM還可以存儲(chǔ)音樂播放器的操作系統(tǒng)。LCD面 板60提供例如圖形用戶界面(GU1)、圖形、文本、菜單、狀態(tài)等的 狀態(tài)或交互信息的低功率顯示。光學(xué)接口 65提供至例如遠(yuǎn)程控制器的無線裝置的接口。光學(xué)接 口 65可以遵循紅外數(shù)據(jù)協(xié)會(huì)(IrDA)標(biāo)準(zhǔn)。它可以包括用于紅外(Ir) 接口的任何適合的層，例如IrDA物理層、IrDA鏈路訪問協(xié)議(MAP )、 IrDA鏈路管理協(xié)議(IrLMP)、 Ir傳輸協(xié)議(IrTP)等。Ir沖妄口的數(shù)據(jù) 速率可以是每秒9.6千位(kbps)、 19.2 kbps或高達(dá)每秒1.152兆位(Mbps)。光學(xué)接口 65提供與遠(yuǎn)程裝置的定向點(diǎn)到點(diǎn)連接。串行接口 70提供至支持串行通信的裝置的接口。串行通信的示 例包括通用串行總線(USB )接口 。連接到串行接口 70的裝置可以包 括海量存儲(chǔ)單元、其他音頻播放器等。無線接口 75提供使用例如射 頻(RF)信號(hào)的非紅外信號(hào)的無線連接。典型的無線標(biāo)準(zhǔn)是具有安全 特征的藍(lán)牙。它提供對(duì)傳輸距離范圍從10米最高到100米的個(gè)人區(qū) 域網(wǎng)絡(luò)(PAN)的訪問。用戶接口 80提供至用戶的接口，例如^:盤、 鼠標(biāo)、輸入裝置等。它還可以包括至例如麥克風(fēng)、立體聲耳機(jī)等的其 他音頻裝置的接口。音頻解碼器85將例如聲音或音樂錄音的音頻文件或數(shù)據(jù)解碼。 它可以使用運(yùn)動(dòng)圖片專家組(MPEG) -1音頻層3 (MP3)解碼器。 它還可以執(zhí)行一種音頻格式到另一種音頻格式的格式轉(zhuǎn)換。音頻格式 可以是MP3、波形(WAV)、 Windows媒體音頻(WMA)、矢量量化 格式(VQF)、 OGG或任何其它適合的格式。音頻DAC90將音頻解 碼器生成的數(shù)字音頻數(shù)據(jù)流轉(zhuǎn)換成才莫擬音頻信號(hào)?？梢园ɡ缧盘?hào) 調(diào)節(jié)器、濾波器、放大器的其他才莫擬組件(未示出)來提供高質(zhì)量音 頻信號(hào)。揚(yáng)聲器單元95可以包括一對(duì)立體聲揚(yáng)聲器。圖1B是說明其中可以實(shí)施本發(fā)明的一個(gè)實(shí)施例的計(jì)算機(jī)系統(tǒng) 100的示意圖。系統(tǒng)100包括處理器單元110、存儲(chǔ)器控制器集線器 (MCH) 120、主存儲(chǔ)器130、輸入/輸出控制器集線器(IOH) 140、 閃速存儲(chǔ)器150、海量存儲(chǔ)裝置160、互連170和輸入/輸出(1/0)裝 置180!至180K。處理器單元IIO表示任何類型體系結(jié)構(gòu)的中央處理單元，例如使 用超線程、安全、網(wǎng)絡(luò)、數(shù)字媒體技術(shù)的的處理器、單核處理器、多 核處理器、嵌入式處理器、移動(dòng)處理器、微控制器、數(shù)字信號(hào)處理器、 超級(jí)計(jì)算機(jī)、矢量處理器、單指令多數(shù)據(jù)(SIMD)計(jì)算機(jī)、復(fù)雜指 令集計(jì)算機(jī)(CISC)、精筒指令集計(jì)算機(jī)(RISC)、非常長指令字 (VLIW)或混合體系結(jié)構(gòu)。MCH 120提供例如主存儲(chǔ)器130和ICH 140的存儲(chǔ)器和輸入/輸 出裝置的控制和配置。MCH120可以集成到芯片組中，該芯片組集成 了例如圖形、々某體、隔離的執(zhí)行模式、主機(jī)至外設(shè)總線接口、存儲(chǔ)器 控制、電源管理等的多種功能。MCH 120或MCH 120中的存儲(chǔ)器控 制器功能可以集成在處理器單元110中。在一些實(shí)施例中，在處理器 單元110內(nèi)部或外部的存儲(chǔ)器控制器可以為處理器單元110中的所有 核或處理器工作。在其他實(shí)施例中，它可以包括可分別為處理器單元 110中的不同核或處理器工作的不同部分。主存儲(chǔ)器130存儲(chǔ)系統(tǒng)代碼和數(shù)據(jù)。主存儲(chǔ)器130通常利用動(dòng)態(tài) 隨機(jī)存取存儲(chǔ)器(DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、或包括 不需要被刷新的那些存儲(chǔ)器的任何其他類型的存儲(chǔ)器來實(shí)現(xiàn)。ICH 140具有設(shè)計(jì)用于支持I/O功能的多種功能性。ICH 140還可 以與MCH 120 —起集成到芯片組中或與MCH 120分開來執(zhí)行I/0功 能。ICH140可以包括多個(gè)接口和I/O功能，例如外圍組件互連(PCI) 總線接口、處理器接口、中斷控制器、直接存儲(chǔ)器訪問(DMA)控制 器、電源管理邏輯、定時(shí)器、系統(tǒng)管理總線(SMBus)、通用串行總 線(USB)接口、海量存儲(chǔ)接口、低引腳計(jì)數(shù)(LPC)接口等。閃速存儲(chǔ)器150包括非易失性存儲(chǔ)器，例如引導(dǎo)代碼、基本輸入 /輸出系統(tǒng)(BIOS)或需要是非易失性的任何其他程序或數(shù)據(jù)。閃速 存儲(chǔ)器150可以由MCH 120或ICH 140來控制。它可以包括可重配 置存儲(chǔ)器電路155?？芍嘏渲么鎯?chǔ)器電路155可以包括常規(guī)存儲(chǔ)器塊 和冗余塊。這提供根據(jù)閃速存儲(chǔ)器150的故障才莫式來重新配置冗余塊 的高效方式。冗余塊用于替代制造過程中識(shí)別出的缺陷I/O線。海量存儲(chǔ)裝置160存儲(chǔ)例如代碼、程序、文件、數(shù)據(jù)和應(yīng)用程序 的歸檔信息。海量存儲(chǔ)裝置160可以包括壓縮光盤(CD)只讀存儲(chǔ)器 (ROM) 162、數(shù)字視頻/多功能光盤(DVD) 164、軟盤驅(qū)動(dòng)器166 和硬盤驅(qū)動(dòng)器168或任何其他磁或光存儲(chǔ)裝置。海量存儲(chǔ)裝置160提 供讀取機(jī)器可訪問々某體的機(jī)制?；ミB170提供至外圍裝置的接口 ?；ミB170可以是點(diǎn)到點(diǎn)或連接 到多個(gè)裝置。為了簡明，并非所有互連均-波示出?？稍O(shè)想，互連170 可包括例如外圍組件互連(PCI)、 PCIExpress、通用串行總線(USB) 和直接i某體接口 (DMI)等的任何互連或總線。I/O裝置18(h至180K可以包括用于執(zhí)行I/O功能的任何I/O裝置。 1/0裝置180!至180k的示例包括用于愉入裝置(例如鍵盤、鼠標(biāo)、跟 蹤球、定向裝置)、i某體卡(例如音頻、視頻、圖形)、網(wǎng)絡(luò)卡的控制 器和任何其他外圍控制器。圖2是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖1A和1B所示的可重 配置存儲(chǔ)器電路45/155的示意圖?？芍嘏渲么鎯?chǔ)器電路65包括可重 配置修補(bǔ)電路210和可重配置存儲(chǔ)器240?？芍嘏渲眯扪a(bǔ)電路210接收對(duì)存儲(chǔ)器裝置40/150 (圖1A和1B )的存 儲(chǔ)器訪問的地址信息ADMEM[L:l]。存儲(chǔ)器訪問由處理器20/110或存 儲(chǔ)器控制器30或MCH 120/ICH 140來執(zhí)行。它可以包括表結(jié)構(gòu)220 和冗余塊解碼電路230。表結(jié)構(gòu)220具有多個(gè)項(xiàng)，這些項(xiàng)包含可重配 置存儲(chǔ)器240中的缺陷I/O線的地址和替代對(duì)應(yīng)的缺陷I/O線的冗余 I/O線的地址?？梢栽谥圃祀A段的存儲(chǔ)器裝置測試期間對(duì)這些項(xiàng)進(jìn)行 編程或配置。測試顯示因例如位線與位線短接的故障而出現(xiàn)缺陷的特 定I/O線?？梢允褂每芍嘏渲么鎯?chǔ)器240中的冗余塊來有效率地修補(bǔ) 這些故障。表結(jié)構(gòu)220生成匹配信號(hào)MATCH以指示存儲(chǔ)器訪問地址 ADMEM[L:1]是否與缺陷I/O地址匹配。它還提供可重配置存儲(chǔ)器240 中的冗余塊中可用于替代缺陷I/O線的I/O線的地址信息。冗余解碼 電路230將I/O線的地址信息解碼以生成冗余塊啟用信號(hào) RBKEN[LS:1]來選擇或啟用包含替代I/O線的冗余塊并生成冗余塊 I/O地址RBKI0[LR:1]來選擇特定的替代I/O線?？芍嘏渲么鎯?chǔ)器240包括常規(guī)存儲(chǔ)器塊和冗余存儲(chǔ)器塊。冗余存 儲(chǔ)器塊用于修補(bǔ)任何缺陷塊或任何缺陷I/O線。當(dāng)存在生成地址 ADMEM[L:1]的存儲(chǔ)器訪問時(shí)，可重配置修補(bǔ)電路210檢查該訪問是否對(duì)缺陷I/0線進(jìn)行。如果不是，則它撤銷MATCH信號(hào)以禁用冗余 存儲(chǔ)器塊并啟用與該存儲(chǔ)器地址對(duì)應(yīng)的常規(guī)存儲(chǔ)器塊，由此會(huì)發(fā)生常 規(guī)訪問。如果該訪問對(duì)缺陷1/0線進(jìn)行，則可重配置修補(bǔ)電路210聲 明MATCH信號(hào)以啟用包含替代缺陷I/O線的冗余I/O線的冗余存儲(chǔ) 器塊，并禁用包含缺陷I/O線的常規(guī)存儲(chǔ)器塊。圖3是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2所示的具有冗余塊的 可重配置存儲(chǔ)器240的示意圖?？芍嘏渲么鎯?chǔ)器240包括板解碼器 310、 M個(gè)存儲(chǔ)器板(memoryplane) 320!至320m、 1/0切換電路330 和S個(gè)冗余存儲(chǔ)器塊340!至340s。地址信息ADMEM[L: 1 ]可以包含根據(jù)存儲(chǔ)器裝置的組織的五個(gè) 字段具有LM位的板地址字段PL[LM:l]、具有LN位的塊地址字段 BL[LN:l]、具有LP位的全局位線地址字段GY[LP:l]、具有LQ位的 局部位線地址字段LY[LQ:l]、以及具有LR位的I/O地址字段 IO[LR:l]。地址ADMEM[L:1]中位的數(shù)目是L,且等于LM、 LN、 LP、 LQ與LR之和。存儲(chǔ)器裝置組織為具有M個(gè)存儲(chǔ)器板。每個(gè)板具有N個(gè)存儲(chǔ)器 塊。每個(gè)塊組織成P個(gè)全局線和Q個(gè)局部線。有R個(gè)I/O線MIO[R:l]。 值LM、 LN、 LP、 LQ和LR分別是值M、 N、 P、 Q和R的對(duì)數(shù)(以 2為底)。例如，假定存儲(chǔ)器裝置具有128 Mb的密度。有16個(gè)板且每 個(gè)板具有8個(gè)塊。每個(gè)塊組織為1 K x 1 K而具有1 Mb。對(duì)于列尋址， 在每個(gè)塊中，有8個(gè)全局位線、16個(gè)局部位線和8個(gè)1/0線。這些值 為M=16、 N = 8、 P = 8、 0=16和11=8。這些字段的大小為LM =4、 LN = 3、 LP = 3、 LQ-4和LR-3。因此，L=17。板解碼器310將板地址PL[LM:1]解碼以選擇或啟用M個(gè)存儲(chǔ)器 板32(^至320m。存儲(chǔ)器板具有完全相同的組織。例如，板320!包括 塊解碼器322!和N個(gè)塊325u至325w。相似地，板320M具有塊解碼 器322M和N個(gè)塊325M1至325纖。塊解碼器322j將塊地址線BL[LN: 1 ] 解碼以選擇或啟用N個(gè)塊325p至325jM,其中」=1.....M。這些存儲(chǔ)器塊的I/O線構(gòu)成MIO[R:l]線。I/O切換電路330將I/O線在冗余塊RBK1 34(^至RBKS 340s的 MIO[R:l]與MRIO[R:l]之間切換。這樣能夠以MRIO[R:l]的I/O線k 替代MIO[R:l]的I/O線j。 I/O切換電路330可以包括雙向收發(fā)器和實(shí) 現(xiàn)切換或映射功能的邏輯電路。S個(gè)冗余塊RBKl 340!至RBKS 340s是為修補(bǔ)或替代目的而設(shè)計(jì) 的塊。這些塊用于修補(bǔ)缺陷I/0線?？稍O(shè)想有用于修補(bǔ)存儲(chǔ)器板320! 至320M中的整個(gè)塊的冗余塊。冗余塊RBK1 340!至RBKS 340s從地 址信息ADMEM[L:1]接收全局位線地址GY[LP:1]和局部位線地址 LY[LQ:l]，以將這些全局和局部位線解碼。它們從冗余塊解碼電路230 接收冗余塊啟用信號(hào)RBKEN[LS:1]和冗余塊I/0線地址RBKIO[LR:l] 以將個(gè)別I/O線解碼。圖4是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)器塊325jk/340i的示意圖。存儲(chǔ)器塊325jk/34(^表示圖3所示的存儲(chǔ)器塊325化(j = 1.....M， k=l.....N),以及340i(i二l..... S)。它包括全局線解碼器410、局部線解碼器420、 1/O線解碼器430和存儲(chǔ)器陣列440。全局線解碼器410將全局線地址GY[LP:1]解碼。局部線解碼器 420將局部線地址LY[LQ:1]解碼。1/0線解碼器將I/O線地址IO[LR:l](對(duì)應(yīng)于存儲(chǔ)器塊325jk， j = 1.....M， k = 1.....N)解碼或?qū)BKIO[LR:l](對(duì)應(yīng)于冗余塊340h i=l.....S)解碼。存儲(chǔ)器陣列440接收解碼的全局、局部和I/O地址以啟用或選擇1/0線MIO[R:l](對(duì)應(yīng)于存儲(chǔ)器塊325jk， j = l.....M， k=l.....N)或MRIO[R:l](對(duì)應(yīng)于冗余塊340i， i = 1.....S )。存儲(chǔ)器陣列440被來自塊解碼器322j， j = l、 ...、 M (圖3)的塊啟用信號(hào)BKEN或來 自冗余塊解碼電路230 (圖2 )的RBKEN[LS:1]啟用。圖5是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2所示的表結(jié)構(gòu)220的 示意圖。表結(jié)構(gòu)220包括表510、匹配電路520和選通電^各530。表510和匹配電路520可以是內(nèi)容可尋址存儲(chǔ)器(CAM )或關(guān)聯(lián)存儲(chǔ)器的一部分。表510包含多個(gè)項(xiàng)515r515T。每個(gè)項(xiàng)對(duì)應(yīng)于缺陷I/0 線。這些表項(xiàng);故組織成兩個(gè)部分缺陷地址字(DAW)和冗余地址字 (RAW )。 DAW是缺陷I/O線的地址，而RAW是冗余塊中替代I/O 線的地址。DAW可以是CAM的自變量或輸入。RAW是與該自變量關(guān)聯(lián)的 數(shù)據(jù)。當(dāng)將輸入(此情況中為地址信息ADMEM[L:1])傳遞給自變量 時(shí)，CAM邏輯或匹配電路520執(zhí)行匹配或搜索以確定是否有4壬何項(xiàng) 具有與輸入ADMEM[L:1]匹配的自變量。如果沒有，則匹配電路520 撤銷MATCH信號(hào)。否則，它聲明MATCH信號(hào)，并使關(guān)聯(lián)的RAW 能夠輸出到解碼電路230。DAW具有L位，且組織成與存儲(chǔ)器I/O線的地址字段對(duì)應(yīng)的五 個(gè)字段。這些字段包括具有LM位的板地址字段PL[LM:l]、具有LN 位的塊地址字段BL[LN:1、具有LP位的全局位線地址字段GY[LP:l]、 具有LQ位的局部位線地址字段LY[LQ:l]、以及具有LR位的I/O地 址字段IO[LR:l]。在存儲(chǔ)器裝置的制造階段的測試期間，在確定了缺 陷I/O線時(shí)就確定了這些字段的具體地址值。在制造階段，在識(shí)別出 缺陷I/O線之后對(duì)這些位編程或重新配置。RAW具有W位且組織成三個(gè)字段。這些字段包括具有LS位的 冗余塊地址字段RB[LS:l]、冗余I/0地址字段RIO[LR:1]、以及具有 一位的USE(使用)字段。RAW的字長W等于LS、 LR與1之和。冗 余塊地址RB[LS:1]指定用于替代的冗余塊。冗余I/O地址字段 RIO[LR:l]指定指定的冗余塊中用于替代對(duì)應(yīng)的DAW中指定的缺陷 I/O線的I/O線。USE位用于指示CAM項(xiàng)已被使用或冗余塊被使用。 如果該項(xiàng)^皮使用，則聲明它，而如果該項(xiàng)未被使用，則撤銷它。在另 一個(gè)實(shí)施例中，可以有與冗余塊數(shù)量一樣多的RAW。每個(gè)RAW對(duì)應(yīng) 于一個(gè)冗余塊。在其他一些實(shí)施例中，對(duì)于相同的冗余塊可以有多于 一個(gè)RAW。選通電路530用于利用MATCH信號(hào)選通USE位，以啟用冗余塊解碼電路230。圖6是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的圖2所示的冗余塊解碼電 路230的示意圖。解碼電路230包括塊解碼器610和選通電路620。塊解碼器610將從表510 (圖5 )生成的冗余地址字RAW中的冗 余塊地址RB[LS:1]解碼以選擇冗余塊。塊解碼器610包括LS至S解 碼器615。解碼器615從冗余塊地址RB[LS:1]接收LS位，并生成S 個(gè)信號(hào)RBKEN—1至RBKEN一S以啟用冗余塊。由表結(jié)構(gòu)220生成的 啟用信號(hào)REN啟用塊解碼器610 (圖5)。選通電路620利用解碼的冗余塊地址來選通冗余地址字RAW中括OR門622和AND門625。對(duì)于LR個(gè)位，則有LR個(gè)這樣的AND 門625。 OR門622在解碼的輸出的其中之一為真時(shí)聲明真信號(hào)，以指 示冗余塊被選擇。AND門625使冗余I/0地址RIO[LR:l]傳遞到冗余 塊以選擇所選冗余塊中的I/O線。圖7是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例用于重新配置冗余塊的過程 700的流程圖。開始時(shí)，過程700在表中存儲(chǔ)的多個(gè)項(xiàng)的每個(gè)項(xiàng)中將缺陷地址字 (DAW)與冗余地址字(RAW)關(guān)聯(lián)(框710X這可以包括關(guān)聯(lián)^寸 應(yīng)于包含缺陷I/O線的板的板地址、關(guān)聯(lián)對(duì)應(yīng)于存儲(chǔ)器塊的塊地址、 關(guān)聯(lián)對(duì)應(yīng)于缺陷I/O線的全局位線的全局位線地址、關(guān)聯(lián)對(duì)應(yīng)于缺陷 I/O線的局部位線的局部位線地址以及關(guān)聯(lián)對(duì)應(yīng)于缺陷I/O線的I/O地 址。接下來，過程700匹配來自處理器的存儲(chǔ)器訪問的地址信息(框 圖720)。存儲(chǔ)器訪問可以是讀訪問或?qū)懺L問。然后，過程700確定 DAW是否匹配(框730)。如果不匹配，則存儲(chǔ)器訪問不訪問缺陷I/O 線，并且過程700進(jìn)行到利用具有非缺陷I/O線的所尋址的塊來進(jìn)行 常規(guī)訪問，然后終止。否則，存儲(chǔ)器訪問訪問缺陷I/O線，過程700 生成與DAW關(guān)聯(lián)的RAW (框750 )。該RAW對(duì)應(yīng)于冗余塊。接下來，過程700將RAW解碼以選擇要替代缺陷I/O線的冗余I/O線(框760 )。然后，過程700將冗余I/O線切換到缺陷I/O線(框 770)，然后終止。雖然本發(fā)明是依據(jù)多個(gè)實(shí)施例來描述的，但是本領(lǐng)域技術(shù)人員將 認(rèn)識(shí)到本發(fā)明并不局限于所描述的實(shí)施例，而是可以在所附權(quán)利要求 的精神和范圍內(nèi)通過修改和替換來實(shí)施。因此，本文描述應(yīng)視為說明 性的而非限制。
權(quán)利要求
1.一種設(shè)備，包括包含多個(gè)項(xiàng)的表結(jié)構(gòu)，每個(gè)項(xiàng)具有缺陷地址字和冗余地址字，所述冗余地址字對(duì)應(yīng)于冗余塊，并且是響應(yīng)對(duì)存儲(chǔ)器裝置的存儲(chǔ)器塊中的缺陷輸入/輸出(I/O)線的存儲(chǔ)器訪問而生成的；以及耦合到所述表的解碼電路，所述解碼電路將所述冗余地址字解碼以選擇所述冗余塊中用于替代所述缺陷I/O線的冗余I/O線。
2. 如權(quán)利要求l所述的設(shè)備，其特征在于，所述表結(jié)構(gòu)包括 用于存儲(chǔ)所述多個(gè)項(xiàng)的表；以及耦合到所述表的匹配邏輯，所述匹配邏輯將所述存儲(chǔ)器訪問的地 址信息與每個(gè)項(xiàng)的所述缺陷地址字匹配，當(dāng)所述地址信息與所述缺陷 地址字匹配時(shí)，所述匹配邏輯向所述解碼電路提供啟用信號(hào)。
3. 如權(quán)利要求1所述的設(shè)備，其特征在于，所述缺陷地址字包括 對(duì)應(yīng)于包含所述缺陷I/O線的板的板地址； 對(duì)應(yīng)于所述存儲(chǔ)器塊的塊地址；對(duì)應(yīng)于所述缺陷I/O線的全局位線的全局位線地址； 對(duì)應(yīng)于所述缺陷I/O線的局部位線的局部位線地址；以及 對(duì)應(yīng)于所述缺陷I/O線的I/O地址。
4. 如權(quán)利要求1所述的設(shè)備，其特征在于，所述冗余地址字包括 對(duì)應(yīng)于包含所述冗余I/0線的冗余塊的冗余塊地址；以及 對(duì)應(yīng)于所述冗余1/0線的冗余I/0地址。
5. 如權(quán)利要求l所述的設(shè)備，其特征在于，所述冗余地址字還包括指示項(xiàng)已#皮用于修補(bǔ)的使用位。
6. 如權(quán)利要求4所述的設(shè)備，其特征在于，所述解碼電路包括 塊解碼器，所述塊解碼器將所述冗余地址字中的所述冗余塊地址解碼以選擇所述冗余塊，由所述啟用信號(hào)啟用所述塊解碼器；以及 耦合到所述塊解碼器的選通電路，所述選通電路利用所解碼的冗冗余塊中的所述冗余I/O線。
7. 如權(quán)利要求l所述的設(shè)備，其特征在于，所述表結(jié)構(gòu)是內(nèi)容可 訪問存儲(chǔ)器(CAM)。
8. —種方法，包括在表結(jié)構(gòu)中存儲(chǔ)的多個(gè)項(xiàng)的每個(gè)項(xiàng)中將缺陷地址字與冗余地址 字關(guān)聯(lián)；響應(yīng)對(duì)存儲(chǔ)器裝置的存儲(chǔ)器塊中的缺陷輸7W輸出(I/O)線的存 儲(chǔ)器訪問而生成對(duì)應(yīng)于冗余塊的冗余地址字；以及使用解碼電路將所述冗余地址字解碼以選擇所述冗余塊中用于 替代所述缺陷I/O線的冗余I/O線。
9. 如權(quán)利要求8所述的方法，其特征在于，生成所述冗余地址字 包括將所述存儲(chǔ)器訪問的地址信息與每個(gè)項(xiàng)的所述缺陷地址字匹配， 以便在所述地址信息與所述缺陷地址字匹配時(shí)向所述解碼電路提供 啟用信號(hào)。
10. 如權(quán)利要求8所述的方法，其特征在于，關(guān)聯(lián)所述缺陷地址 字包括關(guān)聯(lián)對(duì)應(yīng)于包含所述缺陷I/O線的板的板地址； 關(guān)聯(lián)對(duì)應(yīng)于所述存儲(chǔ)器塊的塊地址； 關(guān)3f&十應(yīng)于所述缺陷I/O線的全局位線的全局位線地址； 關(guān)聯(lián)對(duì)應(yīng)于所述缺陷I/O線的局部位線的局部位線地址；以及 關(guān)聯(lián):對(duì)應(yīng)于所述缺陷I/O線的I/O地址。
11. 如權(quán)利要求8所述的方法，其特征在于，關(guān)聯(lián)所述缺陷地址 字包括將所述缺陷地址字與對(duì)應(yīng)于包含所述冗余i/o線的所述冗余塊的冗余塊地址關(guān)聯(lián)；以及將所述缺陷地址字與對(duì)應(yīng)于所述冗余I/O線的冗余I/O地址關(guān)聯(lián)。
12. 如權(quán)利要求8所述的方法，其特征在于，關(guān)聯(lián)所述缺陷地址 字還包括將所述缺陷地址字與用于指示項(xiàng)已被用于修補(bǔ)的使用位關(guān)聯(lián)。
13. 如權(quán)利要求11所述的方法，其特征在于，解碼包括述啟用信號(hào)啟用所述塊解碼器；以及I/O地址以選擇所選的冗余塊中的所述冗余I/O線。
14. 如權(quán)利要求8所述的方法，其特征在于，將缺陷地址字與冗 余地址字關(guān)聯(lián)包括使用內(nèi)容可訪問存儲(chǔ)器(CAM)構(gòu)造所述表結(jié)構(gòu)。
15. —種系統(tǒng)，包括 處理器；耦合到所述處理器的音頻解碼器，所述音頻解碼器將以音頻編碼 格式編碼的音頻數(shù)據(jù)解碼；耦合到所述處理器的存儲(chǔ)器控制器，所述存儲(chǔ)器控制器控制存儲(chǔ) 器裝置，所述存儲(chǔ)器裝置具有可重配置存儲(chǔ)器和可重配置修補(bǔ)電路， 所述可重配置存儲(chǔ)器具有多個(gè)存儲(chǔ)器塊和多個(gè)冗余塊，所述可重配置 修補(bǔ)電路包括包含多個(gè)項(xiàng)的表結(jié)構(gòu)，每個(gè)項(xiàng)具有缺陷地址字和冗余地址字，所 述冗余地址字對(duì)應(yīng)于所述多個(gè)冗余塊中的冗余塊，并且是響應(yīng)所述處 理器對(duì)所述多個(gè)存儲(chǔ)器塊中的存儲(chǔ)器塊中的缺陷輸入/輸出(I/O)線 進(jìn)行存儲(chǔ)器訪問而生成的；以及耦合到所述表的解碼電路，所述解碼電路將第二地址字解碼以選 擇所述冗余塊中用于替代所述缺陷I/O線的冗余I/0線。
16. 如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述表結(jié)構(gòu)包括存儲(chǔ)所述多個(gè)項(xiàng)的表；以及匹配邏輯，所述匹配邏輯將所述存儲(chǔ)器訪問的地址信息與每個(gè)項(xiàng) 的所述缺陷地址字匹配，當(dāng)所述地址信息與所述缺陷地址字匹配時(shí)， 所述匹配邏輯向所述解碼電路提供啟用信號(hào)。
17.如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述缺陷地址字包括:對(duì)應(yīng)于包含所述缺陷I/O線的板的板地址；對(duì)應(yīng)于所述存儲(chǔ)器塊的塊地址；對(duì)應(yīng)于所述缺陷I/O線的全局位線的全局位線地址；對(duì)應(yīng)于所述缺陷I/O線的局部位線的局部位線地址；以及對(duì)應(yīng)于所述缺陷I/O線的I/O地址。
18.如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述冗余地址字包括:對(duì)應(yīng)于包含所述冗余1/0線的所述冗余塊的冗余塊地址；以及 對(duì)應(yīng)于所述冗余I/O線的冗余I/O地址。
19. 如權(quán)利要求15所述的系統(tǒng)，其特征在于，所述冗余地址字還包括指示項(xiàng)已被用于修補(bǔ)的使用位。
20. 如權(quán)利要求18所述的系統(tǒng)，其特征在于，所述解碼電路包括 塊解碼器，所述塊解碼器將所述冗余地址字中的所述冗余塊地址解碼以選擇所述冗余塊，由所述啟用信號(hào)啟用所述塊解碼器；以及 耦合到所述塊解碼器的選通電路，所述選通電路利用所解碼的冗冗余塊中的所述冗余I/O線t
全文摘要
本發(fā)明的實(shí)施例是一種在存儲(chǔ)器裝置中提供可重配置修補(bǔ)電路的技術(shù)。表結(jié)構(gòu)包含多個(gè)項(xiàng)，每個(gè)項(xiàng)具有缺陷地址字和冗余地址字。冗余地址字對(duì)應(yīng)于冗余塊，并且是響應(yīng)對(duì)存儲(chǔ)器裝置的存儲(chǔ)器塊中的缺陷輸入/輸出(I/O)線的存儲(chǔ)器訪問而生成的。解碼電路將冗余地址字解碼以選擇冗余塊中用于替代缺陷I/O線的冗余I/O線。
文檔編號(hào)G11C29/00GK101273414SQ200680035282
公開日2008年9月24日 申請(qǐng)日期2006年9月26日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者P·蘇, R·多奇 申請(qǐng)人:英特爾公司