專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，尤其涉及有效應(yīng)用于使用相變材料形成的高密度集成存儲(chǔ)器電路、存儲(chǔ)器電路和邏輯電路被設(shè)置在同一半導(dǎo)體襯底的邏輯混裝式存儲(chǔ)器、或者具有模擬電路的半導(dǎo)體器件的技術(shù)。
背景技術(shù)：
近年來(lái)，以高速、高集成化的非易失性存儲(chǔ)器為目標(biāo)，正不斷進(jìn)行著使用由相變材料構(gòu)成的電阻元件的存儲(chǔ)器(相變存儲(chǔ)器)的開(kāi)發(fā)，例如，在非專(zhuān)利文獻(xiàn)1中有如下記載。如圖58所示，相變存儲(chǔ)器是將相變材料的非晶體狀態(tài)(復(fù)位)和結(jié)晶狀態(tài)(置位)的電阻值的差異作為信息進(jìn)行存儲(chǔ)的非易失性存儲(chǔ)器。并且，在存儲(chǔ)該非晶體狀態(tài)(復(fù)位)或結(jié)晶狀態(tài)(置位)時(shí)，如圖57所示，使用電脈沖引起相對(duì)于時(shí)間的溫度變化，使得在非晶體狀態(tài)(復(fù)位)和結(jié)晶狀態(tài)(置位)之間相互轉(zhuǎn)變。
相變材料的非晶體狀態(tài)的高阻值和結(jié)晶狀態(tài)的低阻值，不需要分別是完全的非晶體狀態(tài)和完全的結(jié)晶狀態(tài)，作為存儲(chǔ)元件，重要的是高阻狀態(tài)和低阻狀態(tài)有足夠的電阻差。因此，可以取為作為完全的非晶體狀態(tài)的高阻狀態(tài)和作為完全的結(jié)晶狀態(tài)的低阻狀態(tài)之間的任意值。
如上所述，相變?cè)秒娒}沖來(lái)改變其相狀態(tài)。如圖57所示，為了進(jìn)行復(fù)位，需要在短期間內(nèi)流過(guò)大電流并快速冷卻。相反地，為了進(jìn)行置位，需要較長(zhǎng)時(shí)間地流過(guò)比復(fù)位時(shí)小的電流并進(jìn)行冷卻。
另外，在進(jìn)行讀出時(shí)，通過(guò)使用讀出電壓讀出(sense)位線電壓下降的速度，讀出分別對(duì)應(yīng)于置位和復(fù)位的相變存儲(chǔ)器的“0”狀態(tài)和“1”狀態(tài)。
“2002年美國(guó)電氣電子工程師學(xué)會(huì)國(guó)際固體元件電路會(huì)議技術(shù)資料摘要(2002 IEEE International Solid-StateCircuits Conference Digest of Technical Papers)”、p.202-20
發(fā)明內(nèi)容但是，對(duì)于上述相變存儲(chǔ)器的技術(shù)，經(jīng)過(guò)本發(fā)明人的研究，以下內(nèi)容得以明確。
為了使相變?cè)慕Y(jié)晶狀態(tài)相變成非晶體狀態(tài)，需要產(chǎn)生預(yù)定的熱量。為了電氣地引起該相變，如圖57所示，利用預(yù)定的時(shí)間使預(yù)定的電流流過(guò)而產(chǎn)生的焦耳熱。在考慮穩(wěn)定的存儲(chǔ)器動(dòng)作時(shí)，需要對(duì)相變?cè)?lián)配置選擇開(kāi)關(guān)。另外，為了實(shí)現(xiàn)大容量化，重要的是減小存儲(chǔ)單元大小。
但是，隨著減小存儲(chǔ)單元大小，有可能選擇開(kāi)關(guān)的驅(qū)動(dòng)力降低，不能得到用于得到足夠熱量的電流。因此，當(dāng)增大存儲(chǔ)單元大小時(shí)，在圖59所示的現(xiàn)有技術(shù)的存儲(chǔ)單元結(jié)構(gòu)中產(chǎn)生如下問(wèn)題。
圖59是表示在作為本發(fā)明的前提進(jìn)行研究的現(xiàn)有技術(shù)的半導(dǎo)體器件中，相變存儲(chǔ)器的存儲(chǔ)單元結(jié)構(gòu)的一例的剖視圖。在圖59中，在p型阱(well)PWEL上，兩個(gè)存儲(chǔ)單元晶體管(選擇開(kāi)關(guān))形成在元件分離區(qū)域STI所夾著的部分。并且，該兩個(gè)存儲(chǔ)單元晶體管中一者的擴(kuò)散層L是共用的，經(jīng)由位線接觸件(contact)BC連接在位線BL。另外，兩個(gè)存儲(chǔ)單元晶體管中另一者的擴(kuò)散層L，分別經(jīng)由源極節(jié)點(diǎn)接觸件SC連接在單個(gè)的相變?cè)CR的一端，該相變?cè)CR的另一端連接在源極節(jié)點(diǎn)布線層SL。并且，在這種布局(layout)中，一個(gè)存儲(chǔ)單元由一個(gè)存儲(chǔ)單元晶體管和一個(gè)相變?cè)CR構(gòu)成。
但是，在這種現(xiàn)有技術(shù)的存儲(chǔ)單元結(jié)構(gòu)中，當(dāng)為得到足夠的熱量而擴(kuò)大存儲(chǔ)單元晶體管的柵極G的幅度(圖59的紙面向里的方向)時(shí)，與柵極G(字線)平行配置的元件分離區(qū)域STI也因在該柵極G的幅度方向增大而導(dǎo)致存儲(chǔ)單元的面積急劇增大。
另外，通常都會(huì)擔(dān)心在相變存儲(chǔ)器中進(jìn)行讀出/寫(xiě)入動(dòng)作時(shí)的穩(wěn)定性。即，用電脈沖從高阻的復(fù)位狀態(tài)(非晶體狀態(tài))重寫(xiě)成低阻的置位狀態(tài)(結(jié)晶狀態(tài))時(shí)，重寫(xiě)初期由于高電阻而形成小電流，但在相變后變?yōu)榈妥锠顟B(tài)，電流急劇增加。由此，有可能因?yàn)橛稍黾拥碾娏鞫a(chǎn)生的發(fā)熱，相變?cè)俅胃咦杌?。另外，還要考慮當(dāng)在相變存儲(chǔ)器中進(jìn)行高集成化時(shí)，由于存儲(chǔ)單元間的距離縮短，進(jìn)行復(fù)位/置位動(dòng)作的存儲(chǔ)單元發(fā)熱，因此，相鄰的存儲(chǔ)單元引起數(shù)據(jù)損壞的可能性等。
本發(fā)明的上述以及其他的目的和新的特征，將根據(jù)本說(shuō)明書(shū)的說(shuō)明和附圖得以明確。
如下所述，簡(jiǎn)單說(shuō)明在本申請(qǐng)所公開(kāi)的發(fā)明中有代表性的結(jié)構(gòu)的概要。
本發(fā)明所涉及的半導(dǎo)體器件，包括位線；配置在位線延長(zhǎng)方向的第1晶體管和第2晶體管；以及利用電阻保持信息的存儲(chǔ)元件，第1晶體管的第1節(jié)點(diǎn)、第2晶體管的第1節(jié)點(diǎn)和存儲(chǔ)元件的一端公共連接，第1晶體管的第2節(jié)點(diǎn)和第2晶體管的第2節(jié)點(diǎn)分別獨(dú)立地連接在同一位線。即，該結(jié)構(gòu)是在存儲(chǔ)元件和位線之間并聯(lián)連接兩個(gè)存儲(chǔ)單元晶體管。作為存儲(chǔ)元件，例如可以列舉含有硫族化物(chalcogenide)材料等的元件。
另外，本發(fā)明所涉及的半導(dǎo)體器件，包括位線；配置在位線延長(zhǎng)方向的第1晶體管和第2晶體管；利用電阻保持信息的存儲(chǔ)元件；以及源極電極，所述半導(dǎo)體器件的特征在于，第1晶體管的第2節(jié)點(diǎn)、第2晶體管的第2節(jié)點(diǎn)和存儲(chǔ)元件的一端公共連接，該存儲(chǔ)元件的另一端連接在位線，第1晶體管的第1節(jié)點(diǎn)和第2晶體管的第1節(jié)點(diǎn)分別獨(dú)立地連接在源極電極。即，該結(jié)構(gòu)是在連接于位線的存儲(chǔ)元件和源極電極之間并聯(lián)連接兩個(gè)存儲(chǔ)單元晶體管。
像這些結(jié)構(gòu)那樣，通過(guò)使用兩個(gè)存儲(chǔ)單元晶體管，可以增大存儲(chǔ)單元晶體管的驅(qū)動(dòng)能力。
另外，通過(guò)使用這樣的兩個(gè)存儲(chǔ)單元晶體管，可以根據(jù)需要變更對(duì)存儲(chǔ)元件進(jìn)行寫(xiě)入動(dòng)作和讀出動(dòng)作時(shí)的驅(qū)動(dòng)電流。即，例如通過(guò)使用兩個(gè)存儲(chǔ)單元晶體管進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作，或使用任意一個(gè)存儲(chǔ)單元晶體管進(jìn)行讀出動(dòng)作或?qū)懭雱?dòng)作等，就能夠調(diào)整驅(qū)動(dòng)電流。
作為這種動(dòng)作的一個(gè)例子，例如可以在相變存儲(chǔ)器中，在讀出動(dòng)作和置位寫(xiě)入動(dòng)作時(shí)驅(qū)動(dòng)一個(gè)存儲(chǔ)單元晶體管、在復(fù)位寫(xiě)入動(dòng)作時(shí)驅(qū)動(dòng)兩個(gè)存儲(chǔ)單元晶體管的情況下，實(shí)現(xiàn)置位寫(xiě)入動(dòng)作的穩(wěn)定和讀出動(dòng)作時(shí)防止數(shù)據(jù)破壞等。
另外，本發(fā)明所涉及的半導(dǎo)體器件，包括位線；多個(gè)存儲(chǔ)元件，根據(jù)電阻值保持信息；多個(gè)晶體管，在與位線平行的方向配置，分別具有第1擴(kuò)散層和第2擴(kuò)散層；第1接觸件，連接第1擴(kuò)散層和多個(gè)存儲(chǔ)元件的每一個(gè)；第2接觸件，連接第2擴(kuò)散層和位線；多條字線，連接在多個(gè)晶體管的各個(gè)柵極；以及多個(gè)存儲(chǔ)單元，配置在位線和上述多條字線的預(yù)定交點(diǎn)，所述半導(dǎo)體器件的特征在于，第1接觸件和第2接觸件，交替地配置在與位線平行的方向，多個(gè)存儲(chǔ)單元的每一個(gè)，具有一個(gè)存儲(chǔ)元件和兩個(gè)晶體管。
即，一個(gè)存儲(chǔ)單元，包括連接在兩個(gè)晶體管的兩條字線；位于該兩條字線之間、連接存儲(chǔ)元件的第1擴(kuò)散層和第1接觸件；位于該兩條字線的兩側(cè)、連接位線的第2擴(kuò)散層和第2接觸件。并且，該第2擴(kuò)散層和第2接觸件，在位線方向上相鄰的存儲(chǔ)單元之間共有。
根據(jù)這種結(jié)構(gòu)，在位線方向相鄰的晶體管之間和存儲(chǔ)單元之間不使用元件分離區(qū)域，因此，可以提高如上述那樣的存儲(chǔ)單元晶體管的驅(qū)動(dòng)能力，還可以減小電路面積。
但是，上述第l接觸件，能夠分為與第1擴(kuò)散層接觸的第3接觸件和連接在第3接觸件的、與存儲(chǔ)元件接觸的第4接觸件。此時(shí)，使第4接觸件與存儲(chǔ)元件的接觸面積比第3接觸件與第1擴(kuò)散層的接觸面積小即可。由此，可以減小寫(xiě)入電流等。
另外，本發(fā)明所涉及的半導(dǎo)體器件，包括含有第1位線的第1存儲(chǔ)單元陣列；含有第2位線和第3位線的第2存儲(chǔ)單元陣列；配置在第1存儲(chǔ)單元陣列和第2存儲(chǔ)單元陣列之間的讀出放大器塊；以及讀出放大器塊所包含的讀出位線和參考位線，所述半導(dǎo)體器件的特征在于，在進(jìn)行讀出動(dòng)作時(shí)，連接第1位線和讀出位線，第2位線和第3位線公共被連接到上述參考位線。由此，能夠簡(jiǎn)化設(shè)定讀出時(shí)的電位電平的電路，能夠減小電路面積。
如果要簡(jiǎn)單地說(shuō)明由在本申請(qǐng)所公開(kāi)的發(fā)明中有代表性的結(jié)構(gòu)得到的效果，就是能夠?qū)崿F(xiàn)半導(dǎo)體器件的高速動(dòng)作或高集成化。


圖1是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列的結(jié)構(gòu)的一例的布局圖。
圖2是表示圖1的變形例的布局圖。
圖3是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列結(jié)構(gòu)的一例的電路圖。
圖4是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器的與圖3不同的存儲(chǔ)單元陣列結(jié)構(gòu)的一例的電路圖。
圖5是表示圖1的另一個(gè)變形例的布局圖。
圖6是表示圖1的另一個(gè)變形例的布局圖。
圖7是表示圖1的另一個(gè)變形例的布局圖。
圖8是表示圖1的另一個(gè)變形例的布局圖。
圖9是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列的結(jié)構(gòu)的一例的布局圖。
圖10是表示圖9的變形例的布局圖。
圖11是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列結(jié)構(gòu)的一例的電路圖。
圖12是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的與圖11不同的存儲(chǔ)單元陣列結(jié)構(gòu)的一例的電路圖。
圖13是表示圖9的另一個(gè)變形例的布局圖。
圖14是表示圖9的另一個(gè)變形例的布局圖。
圖15是表示圖9的另一個(gè)變形例的布局圖。
圖16是表示在本發(fā)明的實(shí)施方式3的半導(dǎo)體器件中，具有實(shí)施方式1、2的存儲(chǔ)單元陣列的相變存儲(chǔ)器的整體塊結(jié)構(gòu)中的部分塊的結(jié)構(gòu)例的圖。
圖17是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)單元陣列和子字驅(qū)動(dòng)塊(sub word driver block)的連接方法的一例的概略圖，(a)～(c)分別表示不同的連接方法。
圖18是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)單元陣列和讀出放大器塊的連接方法的一例的概略圖，(a)～(c)分別表示不同的連接方法。
圖19是表示在圖16的相變存儲(chǔ)器中讀出放大器塊的結(jié)構(gòu)的一例的電路塊圖。
圖20是表示在圖19的讀出放大器塊中其各電路塊的詳細(xì)結(jié)構(gòu)的一例的電路圖，(a)表示位線選擇電路的結(jié)構(gòu)例，(b)表示預(yù)充電電路的結(jié)構(gòu)例，(c)表示輸入輸出電路的結(jié)構(gòu)例，(d)表示交叉耦合(Cross-coupled)式放大器的結(jié)構(gòu)例。
圖21是表示在圖19的讀出放大器塊中寫(xiě)驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的一例的電路圖，(a)～(d)分別表示不同的結(jié)構(gòu)例。
圖22是表示使用圖19～圖21的讀出放大器塊從待機(jī)狀態(tài)進(jìn)行讀出時(shí)的動(dòng)作的一例的波形圖。
圖23是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的一例的波形圖。
圖24是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。
圖25是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。
圖26是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。
圖27是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。
圖28是用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
圖29是接著圖28的、用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
圖30是接著圖29的、用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
圖31是接著圖30的、用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
圖32是接著圖31的、用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
圖33是表示圖2的A-A′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。
圖34是表示圖2的B-B′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。
圖35是表示圖2的C-C′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。
圖36是表示圖10的D-D′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。
圖37是表示圖2的A-A′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖38是表示圖2的B-B′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖39是表示圖2的C-C′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖40是表示圖10的D-D′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖41表示圖2的A-A′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖42是表示圖2的B-B′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖43是表示圖2的C-C′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖44是表示圖10的D-D′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖45表示圖2的A-A′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖46是表示圖2的B-B′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖47是表示圖2的C-C′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖48是表示圖10的D-D′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖49是表示圖2的A-A′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖50是表示圖2的B-B′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖51是表示圖2的C-C′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖52是表示圖10的D-D′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖53是表示圖2的A-A′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖54是表示圖2的B-B′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖55是表示圖2的C-C′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖56是表示圖10的D-D′間的剖面結(jié)構(gòu)的其他例子的主要部分剖視圖。
圖57是相變?cè)闹貙?xiě)動(dòng)作脈沖的說(shuō)明圖。
圖58是表示相變?cè)碾娏麟妷禾匦缘膱D。
圖59是表示在作為本發(fā)明的前提進(jìn)行研究的現(xiàn)有技術(shù)的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元結(jié)構(gòu)的一例的剖視圖。
圖60是表示在與圖1相同的布局中改變了存儲(chǔ)單元的觀察方法的一例的布局圖。
具體實(shí)施例方式
以下，根據(jù)附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。在用于說(shuō)明實(shí)施方式的全部附圖中，原則上對(duì)同一部件標(biāo)注同一符號(hào)，省略其重復(fù)的說(shuō)明。
另外，構(gòu)成實(shí)施方式的各塊的電路元件，利用公知的CMOS晶體管(互補(bǔ)式MOS晶體管)等的集成電路技術(shù)，形成在單晶硅那樣的一個(gè)半導(dǎo)體襯底上。另外，MOSFET(Metal Oxide SemiconductorField Effect Transistor)的電路符號(hào)區(qū)別為不帶箭頭的和帶箭頭的，其中，不帶箭頭的表示n型MOSFET(NMOS晶體管)，帶箭頭的表示P型MOSFET(PMOS晶體管)。以下，在本申請(qǐng)說(shuō)明書(shū)中使用MOSFET進(jìn)行說(shuō)明，但MOSFET的柵極氧化膜只要是絕緣膜即可，尤其可以采用使用了高介電常數(shù)絕緣膜的FET。將這些統(tǒng)稱(chēng)為MISFET(MetalInsulator Semiconductor Field Effect Transistor)。以下，將MOSFET稱(chēng)作MOS晶體管。
<實(shí)施方式1>
圖1是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列的結(jié)構(gòu)的一例的布局圖。圖1所示的存儲(chǔ)單元陣列MCA的布局的特征在于，由兩個(gè)存儲(chǔ)單元晶體管Q1、Q2以及一個(gè)相變?cè)CP(未圖示)構(gòu)成一個(gè)存儲(chǔ)單元MC。
圖1的存儲(chǔ)單元MC中的存儲(chǔ)單元晶體管Q1、Q2具有連接在字線WL的柵極G，相互共有具有源極節(jié)點(diǎn)接觸件SC的一個(gè)擴(kuò)散層L(第1節(jié)點(diǎn))，另一個(gè)擴(kuò)散層L(第2節(jié)點(diǎn))分別經(jīng)由不同的位線接觸件BC連接在位線BL。源極節(jié)點(diǎn)接觸件SC連接在相變?cè)CR(未圖示)的一端，該相變?cè)CR的另一端連接在未圖示的源極節(jié)點(diǎn)布線層(源極電極)SL。另外，連接在位線BL的擴(kuò)散層L，在與同一位線BL上相鄰的存儲(chǔ)單元MC之間共有。
將含有這種擴(kuò)散層L、對(duì)應(yīng)于各個(gè)位線BL設(shè)置的、在與位線BL平行的方向延伸的存儲(chǔ)單元晶體管的區(qū)域稱(chēng)作元件活性區(qū)域AA。并且，在字線WL延伸的方向相鄰的元件活性區(qū)域AA之間，成為絕緣膜即元件分離區(qū)域STI。
另外，圖60是表示在與圖1相同的布局中改變了存儲(chǔ)單元MC的觀察方法的一例的布局圖。圖60所示的存儲(chǔ)單元MC與圖1不同，表示在位線接觸件BC例連接相變?cè)CR時(shí)的觀察方法。
圖60的存儲(chǔ)單元MC中的存儲(chǔ)單元晶體管Q1、Q2具有連接在字線WL的柵極G，相互共有具有位線接觸件BC的一個(gè)擴(kuò)散層L(第2節(jié)點(diǎn))，另一個(gè)擴(kuò)散層L(第1節(jié)點(diǎn))分別經(jīng)由不同的源極節(jié)點(diǎn)接觸件SC連接在源極節(jié)點(diǎn)布線層(源極電極)SL(未圖示)。相變?cè)CR(未圖示)的一端連接在位線接觸件BC上，并且，在該相變?cè)CR的另一端上連接位線BL。另外，連接在該源極電極SL的擴(kuò)散層L，在與同一位線BL上相鄰的存儲(chǔ)單元MC之間共有。
這樣，根據(jù)相同的布局有兩種觀察方法，圖1所示的存儲(chǔ)單元MC的觀察方法對(duì)應(yīng)于后述的圖3的電路圖，圖60所示的存儲(chǔ)單元MC的觀察方法對(duì)應(yīng)于后述的圖4的電路圖。但是，由于布局圖相同，因此，以下將圖1所示的布局圖作為對(duì)應(yīng)于這兩種觀察方法的布局圖進(jìn)行說(shuō)明。
在圖1中，使元件活性區(qū)域AA(擴(kuò)散層L)的寬度(＝柵極寬度)為2.5F，元件分離區(qū)域STI的寬度為F，柵極G的布線間距(pitch)為2F，元件活性區(qū)域AA與位線BL的布線間距為3.5F。在此，最小加工尺寸F，為柵極G的布線間距和位線BL的布線間距中較小一者的1/2。在本結(jié)構(gòu)中，相當(dāng)于柵極G的布線間距的1/2。
因此，一個(gè)相變?cè)CR所對(duì)應(yīng)的存儲(chǔ)單元晶體管的柵極寬度，因具有兩個(gè)存儲(chǔ)單元晶體管Q1、Q2而成為5F(2.5F+2.5F)，存儲(chǔ)單元MC的面積變?yōu)?4F2。這樣，通過(guò)使用兩個(gè)存儲(chǔ)單元晶體管來(lái)增大柵極寬度，能夠提高一個(gè)相變?cè)CR所對(duì)應(yīng)的存儲(chǔ)單元晶體管的驅(qū)動(dòng)能力。
存儲(chǔ)單元晶體管的柵極G，分別連接在與位線交叉設(shè)置的字線WL。在此，以NMOS晶體管為前提來(lái)說(shuō)明存儲(chǔ)單元晶體管，但也可以是PMOS晶體管。但是，使用NMOS晶體管，具有在電流驅(qū)動(dòng)力這一點(diǎn)上更具優(yōu)勢(shì)，能夠減小實(shí)現(xiàn)相同電流驅(qū)動(dòng)力所需要的存儲(chǔ)單元面積的優(yōu)點(diǎn)。在元件活性區(qū)域AA上，即串聯(lián)配置的多個(gè)存儲(chǔ)單元晶體管的源極和漏極區(qū)域，按照每個(gè)擴(kuò)散層交替地配置位線接觸件BC(第2接觸件)和源極節(jié)點(diǎn)接觸件SC(第1接觸件)。另外，在柵極G延伸的方向相鄰的元件活性區(qū)域AA也為同樣的接觸件配置。
此時(shí)，在存儲(chǔ)單元陣列MCA內(nèi)相鄰的兩個(gè)柵極G之間配置的接觸件，全部是位線接觸件BC或全部是源極節(jié)點(diǎn)接觸件SC。另外，當(dāng)看作是一條字線WL(柵極G)時(shí)，其一側(cè)(第1側(cè))排列著位線接觸件BC，在相反側(cè)(第2側(cè))排列著源極節(jié)點(diǎn)接觸件(存儲(chǔ)單元接觸件)SC。同一位線BL上的位線接觸件BC的中心線和源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向上中心錯(cuò)開(kāi)1.5F地進(jìn)行配置。在位線接觸件BC上，與元件活性區(qū)域AA平行地配置位線BL。
在本布局中，還能夠應(yīng)用于配置在源極節(jié)點(diǎn)接觸件SC上的源極節(jié)點(diǎn)布線層SL配置在位線BL更上層、更下層的任意一個(gè)上的情況。在本布局中，當(dāng)在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)，能夠在源極節(jié)點(diǎn)接觸件SC和位線BL之間產(chǎn)生余裕，因此，能夠抑制位線BL和源極節(jié)點(diǎn)接觸件SC之間的短路。
圖2是表示圖1的變形例的布局圖。在本布局中，一個(gè)相變?cè)CR所對(duì)應(yīng)的存儲(chǔ)單元晶體管的柵極寬度為4F，存儲(chǔ)單元面積為12F2。對(duì)應(yīng)于圖2的電路圖與圖1相同，用在后示出的圖3和圖4來(lái)表示。
本結(jié)構(gòu)與圖1的結(jié)構(gòu)相比，位線BL與元件活性區(qū)域AA的配置間距為3F，元件活性區(qū)域AA的寬度為2F，元件分離區(qū)域STI的寬度為F。由此，同一位線BL上的位線接觸件BC的中心線和源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向上中心錯(cuò)開(kāi)F地進(jìn)行配置。在本布局中，通過(guò)將位線BL的長(zhǎng)度方向的兩邊的形狀中、源極節(jié)點(diǎn)接觸件SC所在一側(cè)的邊的形狀做成矩形，確保在源極節(jié)點(diǎn)接觸件SC和位線BL之間總有0.5F以上的間隔。
本布局適合于源極節(jié)點(diǎn)布線層SL配置在位線BL更上層的情況。此時(shí)，能夠減小位線BL和源極節(jié)點(diǎn)接觸件SC間的電容，因此，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化。另外，由于源極節(jié)點(diǎn)接觸件SC和位線BL之間存在0.5F以上的間隔，因此具有能夠抑制短路的優(yōu)點(diǎn)。另外，還可以應(yīng)用于在位線BL更下層配置源極節(jié)點(diǎn)布線層SL的結(jié)構(gòu)。其他的結(jié)構(gòu)與圖1相同。
圖33、圖34以及圖35分別表示圖2的A-A′間、B-B′間以及C-C′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。在圖33中，表示A-A′間的剖視圖，還表示與存儲(chǔ)單元陣列MCA相鄰的外圍電路區(qū)域的讀出放大器塊SAB的一部分(PMOS晶體管和NMOS晶體管)的剖視圖。另外，在圖33中，為了說(shuō)明的方便，表示在用矩形連接圖2的A-A′間的線上的剖面，使得能夠看到擴(kuò)散層L上的接觸件的剖面。為了簡(jiǎn)便，在所有附圖中均未示出層間絕緣膜。
在圖33中，存儲(chǔ)單元陣列MCA被配置在外圍電路的NMOS晶體管公共的p型阱PWEL中。另外，外圍電路的PMOS晶體管被配置在n型阱PWEL中。本結(jié)構(gòu)是在源極節(jié)點(diǎn)接觸件SC和源極節(jié)點(diǎn)布線層SL之間配置相變?cè)CR，相變?cè)CR按照存儲(chǔ)元件進(jìn)行分離的結(jié)構(gòu)例。
并且，本結(jié)構(gòu)是作為至存儲(chǔ)單元晶體管的擴(kuò)散層L的接觸件的位線接觸件BC和源極節(jié)點(diǎn)接觸件SC相對(duì)于柵極G形成為自我整合型的例子。這些接觸件也可以由通常的CMOS工序(process)形成。在由CMOS工序形成接觸件時(shí)，具有不需要追加特殊工序就能減少工序成本的優(yōu)點(diǎn)。另一方面，具有如果利用自我整合工序形成，則即使縮小柵極G與接觸件BC、SC之間的距離，也能夠防止接觸件BC、SC與柵極G之間的短路，能夠?qū)崿F(xiàn)小型存儲(chǔ)單元的優(yōu)點(diǎn)。
另外，如圖33、圖34所示，在位線接觸件BC上配置第2位線接觸件BC2，在其上層配置位線BL。位線接觸件BC和第2位線接觸件BC2也可以同時(shí)形成。此時(shí)，具有能夠減少工序成本的優(yōu)點(diǎn)。位線接觸件BC和擴(kuò)散層L的接觸部分的形狀，與柵極G垂直的方向(圖33中的寬度方向)細(xì)，與柵極G平行的方向(圖34中的寬度方向)長(zhǎng)。由此，能夠增大接觸件面積，能夠?qū)崿F(xiàn)低阻化。并且，如圖34所示，位線接觸件BC在擴(kuò)散層L上被配置在圖2的B′側(cè)。
另一方面，如圖33、35所示，源極節(jié)點(diǎn)接觸件SC也與位線接觸件BC一樣，與擴(kuò)散層L的接觸部分的形狀，與柵極G垂直的方向細(xì)，與柵極G平行的方向長(zhǎng)。并且，如圖35所示，源極節(jié)點(diǎn)接觸件SC在擴(kuò)散層L上被配置在圖2的C側(cè)。
另外，在源極節(jié)點(diǎn)接觸件SC上，配置至由鎢(W)或W/氮化鈦(TiN)的層疊結(jié)構(gòu)、或由多晶硅等構(gòu)成的相變?cè)CR的下部電極PLUG。該下部電極PLUG(第4接觸件)，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比源極節(jié)點(diǎn)接觸件SC(第3接觸件)小。
在下部電極PLUG上配置相變?cè)CR和上部電極PL。相變?cè)CR和上部電極PL，通過(guò)相鄰的存儲(chǔ)單元MC和層間絕緣膜被分離。并且，在上部電極PL上配置第2源極節(jié)點(diǎn)接觸件SC2，在其上連接源極節(jié)點(diǎn)布線層SL。源極節(jié)點(diǎn)布線層SL在存儲(chǔ)單元陣列MCA上被公共連接。除了本結(jié)構(gòu)以外，還可以是在位線BL方向或柵極G(字線WL)方向排列的存儲(chǔ)單元MC上公共連接源極節(jié)點(diǎn)布線層SL的結(jié)構(gòu)。
并且，在圖33所示的存儲(chǔ)單元陣列MCA上，具有位線接觸件BC和連接它的擴(kuò)散層L在任意相鄰的存儲(chǔ)單元晶體管之間和相鄰的存儲(chǔ)單元MC之間共有的結(jié)構(gòu)。因此，與作為現(xiàn)有技術(shù)在圖59中說(shuō)明的結(jié)構(gòu)相比，不需要在存儲(chǔ)單元陣列MCA內(nèi)的各處均使用元件分離區(qū)域STI，就能減小電路面積。
以上，根據(jù)圖33～圖35所示的結(jié)構(gòu)，除了如此前說(shuō)明的那樣可以通過(guò)兩個(gè)存儲(chǔ)單元晶體管來(lái)確保驅(qū)動(dòng)能力，還可以減小電路面積。另外，利用層間絕緣膜對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元的干擾的優(yōu)點(diǎn)。另外，還具有通過(guò)在位線BL一側(cè)連接存儲(chǔ)單元晶體管，在源極電極SL一側(cè)連接相變?cè)CR，能夠在驅(qū)動(dòng)位線BL時(shí)抑制對(duì)非選擇存儲(chǔ)單元施加干擾電壓的優(yōu)點(diǎn)。
圖37、圖38以及圖39，分別表示圖2的A-A′間、B-B′間、C-C′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。本結(jié)構(gòu)的特征在于，在位線BL更上層配置相變?cè)CR和上部電極PL，并且，與上述圖33～圖35的結(jié)構(gòu)相比，在存儲(chǔ)單元陣列MCA上公共連接，將上部電極PL作為源極節(jié)點(diǎn)布線層(源極電極)SL來(lái)使用。
即使在存儲(chǔ)單元陣列MCA上公共連接相變?cè)CR的情況下，在實(shí)際使用時(shí)，也僅在相變?cè)CR的區(qū)域內(nèi)分別對(duì)應(yīng)于各存儲(chǔ)單元MC的局部部分進(jìn)行寫(xiě)入。因此，其他部分總是為非晶體狀態(tài)的高電阻，實(shí)際上，可以看作相變?cè)CR按照存儲(chǔ)單元MC進(jìn)行分離。
這樣，具有通過(guò)在存儲(chǔ)單元陣列MCA上公共連接相變?cè)CR，不需要在存儲(chǔ)單元陣列MCA上進(jìn)行相變?cè)CR和上部電極PL的存儲(chǔ)單元MC單位的精細(xì)加工，工序簡(jiǎn)單的優(yōu)點(diǎn)。本結(jié)構(gòu)為與上部電極PL共用源極電極SL，因此，上部電極PL適于在存儲(chǔ)單元陣列MCA上共用的結(jié)構(gòu)。其他結(jié)構(gòu)與上述圖33～圖35相同。
圖41、圖42以及圖43，分別表示圖2的A-A′間、B-B′間以及C-C′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。本結(jié)構(gòu)與上述圖33～圖35的結(jié)構(gòu)相比，示出了相變?cè)CR和上部電極PL、源極節(jié)點(diǎn)布線層SL配置在位線BL更下層的情況。
在本結(jié)構(gòu)中，與圖33～圖35的結(jié)構(gòu)相同，利用層間絕緣膜對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)布線層SL更上層對(duì)位線BL進(jìn)行布線，如圖35的位線BL那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。
在圖41～圖43中，示出了在存儲(chǔ)單元陣列MCA上，在柵極G(字線WL)方向排列的存儲(chǔ)單元公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在位線BL方向排列的存儲(chǔ)單元公共連接源極節(jié)點(diǎn)布線層SL的方式、在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式中的任意一種。另外，也可以同時(shí)形成位線接觸件BC和第2位線接觸件BC2。此時(shí)，可以實(shí)現(xiàn)工序步驟的簡(jiǎn)化。其他結(jié)構(gòu)與上述圖33～圖35相同。
圖45、圖46以及圖47，分別表示圖2的A-A′間、B-B′間以及C-C′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，并且，在位線BL更下層配置源極節(jié)點(diǎn)布線層SL。
如這些附圖所示，在位線接觸件BC上，配置至相變?cè)CR的下部電極PLUG。下部電極PLUG(第4接觸件)，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC(第3接觸件)小。并且，在下部電極PLUG上，配置按照存儲(chǔ)單元MC分離的相變?cè)CR和上部電極PL。并且，在上部電極PL上配置第2位線接觸件BC2，在該第2位線接觸件BC2上連接位線BL。另一方面，在源極節(jié)點(diǎn)接觸件SC上配置第2源極節(jié)點(diǎn)接觸件SC2，在該第2源極節(jié)點(diǎn)接觸件SC2上連接源極節(jié)點(diǎn)布線層SL。
在本結(jié)構(gòu)中，利用層間絕緣膜對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)布線層SL更上層對(duì)位線BL進(jìn)行布線，如圖35的位線那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。
在圖45～圖47中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元公共連接源極節(jié)點(diǎn)布線層SL的方式。其他結(jié)構(gòu)與上述圖33～圖35相同。
圖49、圖50以及圖51，分別表示圖2的A-A′間、B-B′間以及C-C′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，該相變?cè)CR在位線BL的下層連續(xù)地配置，在位線BL更下層配置源極節(jié)點(diǎn)布線層SL。
如這些附圖所示，在位線接觸件BC上，配置至相變?cè)CR的下部電極PLUG。該下部電極PLUG，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC小。并且，在下部電極PLUG上層疊相變?cè)CR、上部電極PL以及位線BL，將這些層疊膜加工成與位線BL相同的形狀。另一方面，在源極節(jié)點(diǎn)接觸件SC上配置第2源極節(jié)點(diǎn)接觸件SC2，在第2源極節(jié)點(diǎn)接觸件SC2上配置源極節(jié)點(diǎn)布線層SL。
在本結(jié)構(gòu)中，相變?cè)CR的配置圖案(pattern)與位線BL相同，因此，工序步驟能夠得以簡(jiǎn)化。另外，在相鄰的位線BL之間，利用層間絕緣膜對(duì)相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)同一字線WL上的相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)SL更上層對(duì)位線BL進(jìn)行布線，如圖35的位線BL那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。
在圖49～圖51中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的方式。另外，在這些附圖中，在擴(kuò)散層L和源極節(jié)點(diǎn)布線層SL之間構(gòu)成源極節(jié)點(diǎn)接觸件SC和第2源極節(jié)點(diǎn)接觸件SC2，但也可以在一個(gè)步驟中形成從源極節(jié)點(diǎn)布線層SL到擴(kuò)散層L。此時(shí)，具有能夠使工序步驟簡(jiǎn)化的優(yōu)點(diǎn)。其他結(jié)構(gòu)與上述圖33～圖35相同。
圖53、圖54以及圖55，分別表示圖2的A-A′間、B-B′間以及C-C′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，在位線BL更上層配置源極節(jié)點(diǎn)布線層SL。
如這些附圖所示，在位線接觸件BC上配置至相變?cè)CR的下部電極PLUG。該下部電極PLUG，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC小。并且，在下部電極PLUG上配置相變?cè)CR和上部電極PL。該上部電極PL經(jīng)由第2位線接觸件BC2連接在位線BL。另一方面，在源極節(jié)點(diǎn)接觸件SC上連接第2源極節(jié)點(diǎn)接觸件SC2的一端。并且，該第2源極節(jié)點(diǎn)接觸件SC2的另一端位于位線BL更上層，在該另一端連接在存儲(chǔ)單元陣列MCA上公共布線的源極節(jié)點(diǎn)布線層SL。
在本結(jié)構(gòu)中，利用層間絕緣膜和第2源極節(jié)點(diǎn)接觸件SC2等，對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。
在這些附圖中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元公共連接的方式。尤其在同一字線WL或同一位線BL上的存儲(chǔ)單元公共連接源極節(jié)點(diǎn)布線層SL的情況下，能夠減小源極節(jié)點(diǎn)布線層SL的電容，因此，易于應(yīng)用到驅(qū)動(dòng)源極節(jié)點(diǎn)布線層SL的動(dòng)作方式。其他結(jié)構(gòu)與上述圖33～圖35相同。
接著，說(shuō)明此前說(shuō)明的存儲(chǔ)單元陣列MCA的制造方法的一例。在此，在圖2的布局結(jié)構(gòu)中，以其剖面結(jié)構(gòu)是上述圖33～圖35的情況為例，使用圖28～圖32進(jìn)行說(shuō)明。圖28～圖32分別是用于階段性地說(shuō)明在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中其制造方法的一例的俯視圖。
首先，使半導(dǎo)體襯底形成圖28所示的淺槽元件分離區(qū)域STI。并且，被元件分離區(qū)域STI夾住的區(qū)域?yàn)樵钚詤^(qū)域AA。接著，為了形成阱，在元件活性區(qū)域AA內(nèi)注入雜質(zhì)離子。接著，在形成柵極氧化膜以后，采用公知的CVD(Chemical Vapor Deposition化學(xué)蒸汽沉淀)法堆積多晶硅(poly-Si)，作為柵極電極。為了在柵極電極的多晶硅中注入所希望的極性的雜質(zhì)、減小字線電阻，噴鍍(spatter)TiN和W。TiN用于抑制多晶硅和W之間的硅化(silicide)反應(yīng)，也可以使用氮化鎢(WN)來(lái)代替。
接著，作為自我整合接觸件，采用CVD法在柵極電極上堆積氮化硅(SiN)。接著，通過(guò)采用公知的干刻蝕(dry etching)法對(duì)SiN/W/TiN/poly-Si的層疊膜進(jìn)行加工，形成柵極G。由此，俯視圖如圖29所示。在此，使柵極G的布線間距為2F。
接著，為了形成存儲(chǔ)單元晶體管的擴(kuò)散層L，使用抗蝕劑掩模(resist mask)在元件活性區(qū)域AA上注入n型雜質(zhì)。接著，采用CVD法堆積絕緣膜進(jìn)行平坦化。并且，以抗蝕劑為掩模，開(kāi)出用于位線接觸件BC和源極節(jié)點(diǎn)接觸件SC的直徑為最小加工尺寸左右的銷(xiāo)孔，使形成于半導(dǎo)體襯底的擴(kuò)散層L的表面露出。接著，形成位線接觸件BC和源極節(jié)點(diǎn)接觸件SC的銷(xiāo)。銷(xiāo)可以是poly-Si，也可以是W、TiN等。在堆積銷(xiāo)材料利用CMP平坦化后，俯視圖如圖30所示。
接著，在利用CVD法堆積硅氧化膜后，在位線接觸件BC上形成第2位線接觸件BC2的開(kāi)口部。接著，用電極材料嵌入第2位線接觸件BC2，形成銷(xiāo)。作為銷(xiāo)材料，除了TiN銷(xiāo)之外，還可以使用W/TiN層疊膜。然后，噴鍍用于位線BL的W，利用光刻技術(shù)(lithography)、干蝕刻形成位線BL。此時(shí)，為了在之后使源極節(jié)點(diǎn)接觸件SC上形成的下部電極PLUG的接觸件開(kāi)口時(shí)防止與位線BL的短路，也可以使位線BL細(xì)線化到最小加工尺寸以下。由此，俯視圖如圖31所示。在圖31中，為了便于說(shuō)明用虛線表示成為位線BL的下層的位線接觸件BC。
然后，形成相變?cè)CR的下部電極PLUG。首先，堆積氧化膜作為層間絕緣膜，利用CMP步驟進(jìn)行平坦化，利用通常的光刻技術(shù)形成下部電極PLUG用的銷(xiāo)孔。然后，在開(kāi)口部堆積W或W/TiN層疊膜等來(lái)形成下部電極PLUG。圖32中示出了在源極節(jié)點(diǎn)接觸件SC上構(gòu)成下部電極PLUG的例子。該下部電極PLUG(第4接觸件)的目的在于減小重寫(xiě)電流，為了減少對(duì)在后形成的相變?cè)CR的接觸件面積，使接觸件的直徑比源極節(jié)點(diǎn)接觸件SC(第3接觸件)小。
然后，作為相變?cè)CR的材料，堆積硫族化物材料。在此，作為硫族化物，使用鍺/銻/碲(GeSbTe)等含有Te的材料。進(jìn)而，形成上部電極PL，按照存儲(chǔ)單元MC進(jìn)行元件分離。進(jìn)而，對(duì)上部電極PL使第2源極節(jié)點(diǎn)接觸件SC2開(kāi)口，形成銷(xiāo)。進(jìn)而，在存儲(chǔ)單元陣列MCA上部的極板上配置源極節(jié)點(diǎn)布線層SL，從而在其上層得到所希望的結(jié)構(gòu)。
如上所述，也可以不對(duì)位線接觸件BC和源極節(jié)點(diǎn)接觸件SC使用自我整合接觸件，而利用通常的CMOS工序形成接觸件。進(jìn)而，也可以對(duì)柵極G進(jìn)行對(duì)低阻化有效的硅化，而且，也可以為了擴(kuò)散層L的低阻化和接觸件的低阻化而對(duì)擴(kuò)散層L進(jìn)行硅化。
接著，圖3、圖4表示對(duì)應(yīng)于上述圖1和圖2的布局的電路圖的一例。圖3是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器中存儲(chǔ)單元陣列的電路的一例的電路圖。圖4是表示在本發(fā)明的實(shí)施方式1的半導(dǎo)體器件中相變存儲(chǔ)器中與圖3不同的存儲(chǔ)單元陣列的電路的一例的電路圖。
如圖3所示，存儲(chǔ)單元MC具有串聯(lián)連接的存儲(chǔ)單元晶體管Q1、Q2，在該存儲(chǔ)單元晶體管Q1、Q2的中間節(jié)點(diǎn)連接一端的相變?cè)CR。存儲(chǔ)單元晶體管Q1、Q2可以是NMOS晶體管、PMOS晶體管中的任意一種。本結(jié)構(gòu)是如上所述在圖1和圖2中在源極節(jié)點(diǎn)接觸件SC上配置相變?cè)CR的結(jié)構(gòu)。剖面結(jié)構(gòu)如上所述地用圖33～圖35或圖37～圖39或圖41～圖43等來(lái)表示。
存儲(chǔ)單元晶體管Q1、Q2的柵極，分別連接在相鄰的字線WL3、WL4。未連接存儲(chǔ)單元晶體管Q1的相變?cè)CR的源極或漏極，經(jīng)由位線接觸件BC連接在位線BL1。如根據(jù)圖1、圖2和圖3判斷的那樣，該位線接觸件BC在相鄰的存儲(chǔ)單元晶體管之間共有。
同樣地，未連接存儲(chǔ)單元晶體管Q2的相變?cè)CR的源極或漏極，用與存儲(chǔ)單元晶體管Q1不同的位線接觸件BC連接在位線BL1，該位線接觸件BC在相鄰的存儲(chǔ)單元晶體管之間共有。未連接相變?cè)CR中的存儲(chǔ)單元晶體管Q1、Q2的一例連接在源極電極SL。
如上述剖面圖33～圖35和圖37～圖39等所示，該源極電極SL的布線結(jié)構(gòu)，既可以由配置在存儲(chǔ)單元陣列MCA上的極板構(gòu)成，也可以作為連接在位線BL方向或如圖41～圖43那樣在字線WL方向排列的存儲(chǔ)單元MC的共有線而構(gòu)成。當(dāng)在存儲(chǔ)單元陣列MCA上用公共的極板構(gòu)成源極電極SL時(shí)，由于不需要在存儲(chǔ)單元陣列MCA上進(jìn)行精細(xì)加工，因而工序變得簡(jiǎn)單。另外，由于寄生電容大，因此，具有能夠抑制源極電極的電源變動(dòng)，能夠減少動(dòng)作時(shí)成為問(wèn)題的電源噪音的優(yōu)點(diǎn)。
另一方面，當(dāng)由在位線BL方向或字線WL方向排列的存儲(chǔ)單元MC公共連接的布線構(gòu)成源極電極SL時(shí)，與極板結(jié)構(gòu)相比，每一個(gè)源極電極SL的布線電容變小，因此，當(dāng)驅(qū)動(dòng)源極電極SL時(shí)，易于進(jìn)行高速驅(qū)動(dòng)，能夠?qū)崿F(xiàn)高速驅(qū)動(dòng)和低功耗化。另外，尤其在按照位線BL公共連接源極電極SL時(shí)，具有能夠用讀出、寫(xiě)入動(dòng)作僅選擇特定的存儲(chǔ)單元MC，能夠減少多余的存儲(chǔ)單元MC的動(dòng)作電流的優(yōu)點(diǎn)。另外，當(dāng)與字線WL平行地公共連接源極電極SL時(shí)，適合同時(shí)重寫(xiě)多個(gè)存儲(chǔ)單元MC的動(dòng)作。
在圖4中，如上所述，示出了在圖1和圖2的位線接觸件BC上配置相變?cè)CR，在源極節(jié)點(diǎn)接觸件SC上配置源極電極SL的結(jié)構(gòu)。如上所述，剖面結(jié)構(gòu)用圖45～圖47、圖49～圖51、圖53～圖55等來(lái)表示。
在本結(jié)構(gòu)中，存儲(chǔ)單元MC也由兩個(gè)存儲(chǔ)單元晶體管Q1、Q2和相變?cè)CR構(gòu)成。與圖3的情況相同，晶體管Q1、Q2可以是NMOS晶體管、PMOS晶體管中的任意一種。在圖4中，在串聯(lián)連接的存儲(chǔ)單元晶體管Q1、Q2之間連接相變?cè)CR的一端，該相變?cè)CR的另一端連接在位線BL1。存儲(chǔ)單元晶體管Q1、Q2的未連接相變?cè)CR一側(cè)的源極或漏極，分別通過(guò)另一個(gè)接觸件連接在源極電極SL。源極電極SL的結(jié)構(gòu)與上述圖3相同。
接著，說(shuō)明對(duì)上述圖1和圖2所示的布局進(jìn)一步變形后的一個(gè)例子。圖5、圖6、圖7以及圖8分別是表示圖1的另一個(gè)變形例的布局圖。
在圖5所示的布局中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為4F，存儲(chǔ)單元面積為12F2。電路圖與圖1相同，用圖3或圖4表示。本結(jié)構(gòu)與圖4相同，元件活性區(qū)域AA的配置間距為3F，元件活性區(qū)域AA的寬度為2F，元件分離區(qū)域STI的寬度為F。因此，同一位線BL上的位線接觸件BC的中心線與源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向中心錯(cuò)開(kāi)F地進(jìn)行配置。
在本布局中，與圖2相比具有用直線對(duì)位線BL進(jìn)行布線，易于利用光刻技術(shù)進(jìn)行析像、圖案化(patterning)的優(yōu)點(diǎn)。另外，在本布局中，通過(guò)在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)對(duì)位線BL使用自我整合式接觸件形成方式，優(yōu)選為形成從源極節(jié)點(diǎn)接觸件SC連接到源極節(jié)點(diǎn)布線層SL的接觸件。另外，還可以適用于在位線BL更下層配置源極節(jié)點(diǎn)布線層SL的結(jié)構(gòu)。其他結(jié)構(gòu)與圖1相同。
在圖6所示的布局中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為3F，存儲(chǔ)單元面積為10F2。電路圖與圖1相同，用圖3或圖4表示。在本結(jié)構(gòu)中，位線BL和元件活性區(qū)域AA的配置間距為2.5F，元件活性區(qū)域AA的寬度為1.5F，元件分離區(qū)域STI的寬度為F。因此，同一位線BL上的位線接觸件BC的中心線與源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向中心錯(cuò)開(kāi)0.5F地進(jìn)行配置。另外，通過(guò)使位線BL一側(cè)的形狀為矩形，可以與位線接觸件BC連接同時(shí)避開(kāi)源極節(jié)點(diǎn)接觸件SC。
在本布局中，與圖5相同，通過(guò)在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)對(duì)位線BL使用自我整合式接觸件形成方式，優(yōu)選為形成從源極節(jié)點(diǎn)接觸件SC連接到源極節(jié)點(diǎn)布線層SL的接觸件。另外，還可以適用于在位線BL更下層配置源極節(jié)點(diǎn)布線層SL的結(jié)構(gòu)。其他結(jié)構(gòu)與圖1相同。
在圖7所示的布局中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為2F，存儲(chǔ)單元面積為8F2。電路圖與圖1相同，用圖3或圖4表示。在本結(jié)構(gòu)中，位線BL和元件活性區(qū)域AA的配置間距為2F，元件活性區(qū)域AA的寬度為F，元件分離區(qū)域STI的寬度為F。元件活性區(qū)域AA，在與字線WL的交叉區(qū)域上下錯(cuò)開(kāi)0.5F，形成周期為4F的波形。由此，同一位線BL上的位線接觸件BC的中心線與源極節(jié)點(diǎn)接觸件SC的中心線，在字線方向中心錯(cuò)開(kāi)0.5F地進(jìn)行配置。
并且，位線BL也與元件活性區(qū)域AA相同，在與字線WL的交叉區(qū)域上下錯(cuò)開(kāi)0.5F進(jìn)行布線，形成周期為4F的波形。在此，通過(guò)與元件活性區(qū)域AA反相位地配置位線BL，可以與位線接觸件BC連接同時(shí)避開(kāi)源極節(jié)點(diǎn)接觸件SC。
在本布局中，與圖5和圖6相同，通過(guò)在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)對(duì)位線BL使用自我整合式接觸件形成方式，優(yōu)選為形成從源極節(jié)點(diǎn)接觸件SC連接到源極節(jié)點(diǎn)布線層SL的接觸件。另外，還可以適用于在位線BL更下層配置源極節(jié)點(diǎn)布線層SL的結(jié)構(gòu)。其他結(jié)構(gòu)與圖1相同。
在圖8所示的布局中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為2F，存儲(chǔ)單元面積為8F2。電路圖與圖1相同，用圖3或圖4表示。本結(jié)構(gòu)與圖7相同，元件活性區(qū)域AA的配置間距為2F，元件活性區(qū)域AA的寬度為F，元件分離區(qū)域STI的寬度為F。與圖7相比，元件活性區(qū)域AA和位線BL都用直線配置，并且，在元件活性區(qū)域AA上對(duì)位線BL進(jìn)行布線。同一位線BL上的位線接觸件BC的中心線與源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向中心一致地進(jìn)行配置。本布局適合于在位線BL更下層配置源極節(jié)點(diǎn)布線層SL的情況。其他結(jié)構(gòu)與圖1相同。
<實(shí)施方式2>
圖9是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列的結(jié)構(gòu)的一例的布局圖。圖9所示的存儲(chǔ)單元陣列MCA的布局也與圖1等相同，一個(gè)存儲(chǔ)單元MC由兩個(gè)存儲(chǔ)單元晶體管和一個(gè)相變?cè)CR(未圖示)構(gòu)成。另外，與圖1相同，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為5F，存儲(chǔ)單元面積為14F2。
但是，在本結(jié)構(gòu)中，與圖1不同在字線WL方向相鄰的元件活性區(qū)域AA之間，位線接觸件BC和源極節(jié)點(diǎn)接觸件SC的排列方式，在位線BL方向移動(dòng)(shift)一個(gè)擴(kuò)散層L的量。因此，在本布局中，與圖1相比，與在字線WL方向最靠近的存儲(chǔ)單元MC的距離變長(zhǎng)，因此，具有能夠減小通過(guò)選擇出的存儲(chǔ)單元MC產(chǎn)生的熱而干擾相鄰的存儲(chǔ)單元MC的情況。對(duì)應(yīng)于本布局的電路圖與圖1等相同，分別用后述的圖11和圖12表示相變?cè)CR位于源極節(jié)點(diǎn)接觸件SC一側(cè)的情況和位于位線接觸件BC一側(cè)的情況。
在圖9中，使元件活性區(qū)域AA(擴(kuò)散層L)的寬度(＝柵極寬度)為2.5F，使元件分離區(qū)域STI的寬度為F，使柵極G的布線間距為2F，使位線BL的布線間距為3.5F。存儲(chǔ)單元MC包括相鄰的兩個(gè)柵極G、位于該兩個(gè)柵極G之間的擴(kuò)散層L、以及由位于該兩個(gè)柵極G兩側(cè)的兩個(gè)擴(kuò)散層L構(gòu)成的兩個(gè)存儲(chǔ)單元晶體管。
并且，在位于該兩個(gè)柵極G之間的擴(kuò)散層L上，設(shè)置源極節(jié)點(diǎn)接觸件SC或位線接觸件BC，經(jīng)由其中任意一個(gè)接觸件連接相變?cè)CR。另一方面，在位于該兩個(gè)柵極G兩側(cè)的兩個(gè)擴(kuò)散層L上，在位于上述柵極G之間的擴(kuò)散層L為源極節(jié)點(diǎn)接觸件的情況下，設(shè)置位線接觸件BC；在為位線接觸件BC的情況下，設(shè)置源極節(jié)點(diǎn)接觸件SC。另外，該兩個(gè)柵極G分別連接在字線。
圖9所示的存儲(chǔ)單元MC的配置，表示將相變?cè)CR連接在源極節(jié)點(diǎn)接觸件SC上的情況，但當(dāng)連接在位線接觸件BC上時(shí)，成為與上述圖60相同的存儲(chǔ)單元MC的配置。另外，兩個(gè)存儲(chǔ)單元晶體管以NMOS晶體管為前提來(lái)說(shuō)明，但也可以使用PMOS晶體管。使用NOMS晶體管時(shí)在電流驅(qū)動(dòng)力這一點(diǎn)上具有優(yōu)勢(shì)，具有能夠?qū)崿F(xiàn)更小的存儲(chǔ)單元面積的優(yōu)點(diǎn)。
在元件活性區(qū)域AA中，在用柵極G分開(kāi)的擴(kuò)散層上，相對(duì)于位線BL方向交替地配置位線接觸件BC和源極節(jié)點(diǎn)接觸件(存儲(chǔ)單元接觸件)SC。另外，對(duì)于相對(duì)于字線WL方向配置在兩個(gè)柵極G之間的接觸件，也交替地配置位線接觸件BC和源極節(jié)點(diǎn)接觸件(存儲(chǔ)單元接觸件)SC。同一位線BL上的位線接觸件BC的中心線與源極節(jié)點(diǎn)接觸件SC的中心線，在字線WL方向中心錯(cuò)開(kāi)1.5F地進(jìn)行配置。另外，在位線接觸件BC上與元件活性區(qū)域AA平行地配置位線BL。
在本布局中，還能夠適用于源極節(jié)點(diǎn)布線層SL配置在位線BL更上層、更下層的任意一種情況。當(dāng)在本布局中在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)，能夠在源極節(jié)點(diǎn)接觸件SC和位線BL之間產(chǎn)生余裕，因此，能夠抑制位線BL和源極節(jié)點(diǎn)之間的短路。在本布局中，相變?cè)CR被配置在位線接觸件BC上與位線BL之間的層，或者在源極節(jié)點(diǎn)接觸件SC上與源極節(jié)點(diǎn)布線層SL之間的層。
圖10是表示圖9的變形例的布局圖。在本結(jié)構(gòu)中，與圖2相同位線BL和元件活性區(qū)域AA的配置間距為3F，元件活性區(qū)域AA的寬度為F，元件分離區(qū)域STI的寬度為F。另外，與圖2相同，其特征是位線BL一側(cè)的形狀為矩形，使得能夠相對(duì)于源極節(jié)點(diǎn)接觸件SC確保0.5F的間隔。
本布局還能夠適用于源極節(jié)點(diǎn)布線層SL配置在位線BL更上層、更下層的情況。當(dāng)在位線BL更上層配置源極節(jié)點(diǎn)布線層SL時(shí)，能夠在源極節(jié)點(diǎn)接觸件SC和位線BL之間產(chǎn)生余裕，因此，能夠抑制位線BL和源極節(jié)點(diǎn)之間的短路。在本布局中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為4F，存儲(chǔ)單元面積為12F2。其他結(jié)構(gòu)與圖9相同，電路圖用后述的圖11或圖12來(lái)表示。
接著，以圖10的布局為例，說(shuō)明其剖面結(jié)構(gòu)的一個(gè)例子。
圖36是表示圖10的D-D′間的剖面結(jié)構(gòu)的一例的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)，如在實(shí)施方式1中說(shuō)明的圖33那樣。在圖36中，在與A-A′間交叉的方向的剖面D-D′間，位線接觸件BC和源極節(jié)點(diǎn)接觸件SC交替地排成一列。另外，本結(jié)構(gòu)是在源極節(jié)點(diǎn)接觸件BC和源極節(jié)點(diǎn)布線層SL之間配置相變?cè)CR，相變?cè)CR按照存儲(chǔ)元件分離的結(jié)構(gòu)例。
并且，本結(jié)構(gòu)是作為至存儲(chǔ)單元晶體管的源極/漏極區(qū)域(擴(kuò)散層L)的接觸件的位線接觸件BC、源極節(jié)點(diǎn)接觸件SC，對(duì)柵極G形成自我整合式的例子。這些接觸件，既可以通過(guò)通常的CMOS工序形成接觸件，也可以利用對(duì)柵極G的自我整合工序形成接觸件。特別地，如果通過(guò)自我整合工序來(lái)形成，則即使縮小柵極G之間的距離，也能夠防止接觸件和柵極G之間的短路。為了簡(jiǎn)化，在所有附圖中均未示出層間絕緣膜。
如圖36所示，在位線接觸件BC上配置第2位線接觸件BC2，在其上層配置位線BL。位線接觸件BC和擴(kuò)散層L的接觸部分的形狀，與柵極G垂直的方向細(xì)，與柵極G平行的方向長(zhǎng)。由此，能夠增大接觸件面積，能夠?qū)崿F(xiàn)低阻化。另外，如圖36所示，位線接觸件BC在擴(kuò)散層L上被配置在D′一側(cè)。
另一方面，在源極節(jié)點(diǎn)接觸件SC上，配置至由鎢(W)或W/氮化鈦(TiN)的層疊結(jié)構(gòu)、或多晶硅等構(gòu)成的相變?cè)CR的下部電極PLUG。在下部電極PLUG上配置相變?cè)CR和上部電極PL。利用相鄰的存儲(chǔ)單元MC和層間絕緣膜，對(duì)相變?cè)CR和上部電極PL進(jìn)行分離，上部電極PL分別經(jīng)由第2源極節(jié)點(diǎn)接觸件SC2連接在源極節(jié)點(diǎn)布線層SL。
由此，對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。另外，具有通過(guò)在位線BL一側(cè)連接存儲(chǔ)單元晶體管，在源極電極SL一側(cè)連接相變?cè)CR，能夠抑制在驅(qū)動(dòng)位線BL時(shí)對(duì)非選擇存儲(chǔ)單元MC施加干擾電壓的優(yōu)點(diǎn)。
圖40是表示圖10的D-D′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)如在實(shí)施方式1中說(shuō)明的圖37那樣。本結(jié)構(gòu)的特征在于，在位線BL更上層配置相變?cè)CR和上部電極PL，并且，在存儲(chǔ)單元陣列MCA上公共連接，進(jìn)而，將上部電極PL用作源極電極SL。
由此，具有不需要在存儲(chǔ)單元陣列MCA上相變?cè)CR和上部電極PL的存儲(chǔ)單元單位的精細(xì)加工，工序變得容易的優(yōu)點(diǎn)。另外，本結(jié)構(gòu)適合為了與上部電極PL共用源極電極SL而在存儲(chǔ)單元陣列MCA上共用的結(jié)構(gòu)。其他結(jié)構(gòu)與上述圖36和圖37等相同。
圖44是表示圖10的D-D′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)如在實(shí)施方式1中說(shuō)明的圖41那樣。本結(jié)構(gòu)與上述圖36和圖40的結(jié)構(gòu)相比，示出了相變?cè)CR和上部電極PL、第2源極節(jié)點(diǎn)接觸件SC2和源極節(jié)點(diǎn)布線層SL配置在位線BL更下層的情況。
本結(jié)構(gòu)與圖36的結(jié)構(gòu)相同，利用層間絕緣膜對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)布線層SL更上層對(duì)位線BL進(jìn)行布線，如圖36的位線BL那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。
在圖36中，示出了在存儲(chǔ)單元陣列MCA上，在柵極G(字線WL)方向排列的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在位線BL方向排列的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的方式、在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式中的任意一種。另外，也可以同時(shí)形成位線接觸件BC和第2位線接觸件BC2。此時(shí)，可以實(shí)現(xiàn)工序步驟的簡(jiǎn)化。其他結(jié)構(gòu)與上述圖36和圖41等相同。
圖48是表示圖10的D-D′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)如實(shí)施方式1中說(shuō)明的圖45那樣。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，進(jìn)而，在位線BL更下層配置源極節(jié)點(diǎn)布線層SL。
在位線接觸件BC上，配置至相變?cè)CR的下部電極PLUG。下部電極PLUG，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC小。進(jìn)而，在下部電極PLUG上配置相變?cè)CR和上部電極PL。在上部電極PL上配置第2位線接觸件BC2，在第2位線接觸件BC2上連接位線BL。另一方面，在源極節(jié)點(diǎn)接觸件SC上配置第2源極節(jié)點(diǎn)接觸件SC2，在該第2源極節(jié)點(diǎn)接觸件SC2上連接源極節(jié)點(diǎn)布線層SL。
在本結(jié)構(gòu)中，利用層間絕緣膜對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)布線層SL更上層對(duì)位線BL進(jìn)行布線，如圖36的位線BL那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。在圖48中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的方式。其他結(jié)構(gòu)與上述圖36相同。
圖52是表示圖10的D-D′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)如實(shí)施方式1中說(shuō)明的圖49那樣。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，該相變?cè)CR在位線BL方向連續(xù)地配置。并且，在位線BL的布線層更下層配置源極節(jié)點(diǎn)布線層SL。
在位線接觸件BC上配置至相變?cè)CR的下部電極PLUG。該下部電極PLUG，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC小。進(jìn)而，在下部電極PLUG上配置相變?cè)CR、上部電極PL以及位線BL。另一方面，在源極節(jié)點(diǎn)接觸件SC上配置第2源極節(jié)點(diǎn)接觸件SC2，在第2源極節(jié)點(diǎn)接觸件SC2上配置源極節(jié)點(diǎn)布線層SL。
在本結(jié)構(gòu)中，相變?cè)CR和上部電極PL的配置圖案與位線BL相同，因此，能夠使工序步驟簡(jiǎn)化。另外，在相鄰的位線BL之間，利用層間絕緣膜對(duì)相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)同一字線上的相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。另外，通過(guò)在源極節(jié)點(diǎn)布線層SL更上層對(duì)位線BL進(jìn)行布線，如圖36的位線那樣沒(méi)有相鄰的接觸件，因此，具有能夠減小位線BL電容，能夠?qū)崿F(xiàn)高速動(dòng)作和低功耗化的優(yōu)點(diǎn)。
在圖52中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的方式。另外，在圖52中，對(duì)擴(kuò)散層L和源極節(jié)點(diǎn)布線層SL之間的連接使用源極節(jié)點(diǎn)接觸件SC和第2源極節(jié)點(diǎn)接觸件SC2，但也可以在一個(gè)步驟中形成從源極節(jié)點(diǎn)布線層SL到擴(kuò)散層L。此時(shí)，具有能夠使工序步驟簡(jiǎn)化的優(yōu)點(diǎn)。其他結(jié)構(gòu)與上述圖36和圖49等相同。
圖56是表示圖10的D-D′間的剖面結(jié)構(gòu)的另一個(gè)例子的主要部分剖視圖。此時(shí)，圖10的A-A′間的剖面結(jié)構(gòu)如在實(shí)施方式1中說(shuō)明的圖53那樣。本結(jié)構(gòu)的特征在于，在位線接觸件BC和位線BL之間連接相變?cè)CR，在位線BL更上層配置源極節(jié)點(diǎn)布線層SL。
在位線接觸件BC上配置至相變?cè)CR的下部電極PLUG。該下部電極PLUG，從減小對(duì)相變?cè)CR的接觸面積的必要性考慮，優(yōu)選為將其剖面面積加工得比位線接觸件BC小。進(jìn)而，在下部電極PLUG上配置相變?cè)CR和上部電極PL。通過(guò)第2位線接觸件BC2連接位線BL和上部電極PL。在本結(jié)構(gòu)中，利用層間絕緣膜和第2源極節(jié)點(diǎn)接觸件SC2等對(duì)存儲(chǔ)單元MC的相變?cè)CR進(jìn)行電/熱分離，因此，具有能夠減小對(duì)相鄰存儲(chǔ)單元MC的干擾的優(yōu)點(diǎn)。
在圖56中，示出了在存儲(chǔ)單元陣列MCA上公共連接源極節(jié)點(diǎn)布線層SL的方式，但也能夠應(yīng)用于在字線WL方向或位線BL方向排列的存儲(chǔ)單元MC公共連接的方式。尤其在同一字線WL或同一位線BL上的存儲(chǔ)單元MC公共連接源極節(jié)點(diǎn)布線層SL的情況下，能夠減小源極節(jié)點(diǎn)布線層SL的電容，因此，易于應(yīng)用到驅(qū)動(dòng)源極節(jié)點(diǎn)布線層SL的動(dòng)作方式。其他結(jié)構(gòu)與上述圖36相同。
接著，圖11、圖12表示對(duì)應(yīng)于上述圖9和圖10的布局的電路圖的一例。圖11是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的存儲(chǔ)單元陣列的電路的一例的電路圖。圖12是表示在本發(fā)明的實(shí)施方式2的半導(dǎo)體器件中相變存儲(chǔ)器的與圖11不同的存儲(chǔ)單元陣列的電路的一例的電路圖。
首先，在圖11中，一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)是與上述圖3相同的結(jié)構(gòu)。即，存儲(chǔ)單元陣列MCA內(nèi)的每一個(gè)存儲(chǔ)單元MC，具有將相鄰的兩條字線作為各自的柵極、源極/漏極的一端公共連接、源極/漏極的另一端分別單獨(dú)連接在同一位線BL的兩個(gè)存儲(chǔ)單元晶體管Q1、Q2，以及設(shè)置在該公共連接的一端和源極電極SL之間的相變?cè)CR。另外，變成連接在位線BL的另一端，與在同一位線上相鄰的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管的另一端共有的結(jié)構(gòu)。
但是，圖11所示的電路與圖3的電路相比，相鄰的位線BL之間的存儲(chǔ)單元MC的配置，變成將字線WL移動(dòng)一條的狀態(tài)。即，在位線BL1中，字線WL2和WL3連接在一個(gè)存儲(chǔ)單元MC，但在位線BL2中，字線WL3和字線WL4連接在相同的存儲(chǔ)單元MC。
本結(jié)構(gòu)是在圖9、圖10中在源極節(jié)點(diǎn)接觸件SC上配置相變?cè)CR的結(jié)構(gòu)。另外，與圖3相同未示出源極電極SL的布線結(jié)構(gòu)，但既可以由配置在存儲(chǔ)單元陣列MAC上的極板構(gòu)成，也可以構(gòu)成為連接在位線BL方向或字線WL方向排列的存儲(chǔ)單元MC的公共線。各自的優(yōu)點(diǎn)與上述圖3的情況相同。
接著，在圖12中，一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)是與上述圖4相同的結(jié)構(gòu)。即，存儲(chǔ)單元陣列MCA內(nèi)的每一個(gè)存儲(chǔ)單元MC，具有將相鄰的兩條字線作為各自的柵極、源極/漏極的一端公共連接、源極/漏極的另一端分別單獨(dú)連接在源極電極SL的兩個(gè)存儲(chǔ)單元晶體管Q1、Q2，以及設(shè)置在該公共連接的一端與位線BL之間的相變?cè)CR。另外，變成連接在源極電極SL的另一端，與在同一位線上相鄰的存儲(chǔ)單元MC的存儲(chǔ)單元晶體管的另一端共有的結(jié)構(gòu)。
本結(jié)構(gòu)也與圖11相同，相鄰的位線BL之間的存儲(chǔ)單元MC的配置變成將字線WL移動(dòng)一條的狀態(tài)。另外，源極電極SL的結(jié)構(gòu)也與上述圖11相同。
本結(jié)構(gòu)是在圖9、圖10中在位線接觸件BC上配置相變?cè)CR的結(jié)構(gòu)。另外，在圖11、圖12中，存儲(chǔ)單元晶體管Q1、Q2由NMOS晶體管構(gòu)成，但也可以由PMOS晶體管構(gòu)成。
接著，說(shuō)明進(jìn)一步對(duì)上述圖9和圖10所示的布局進(jìn)行變形后的一個(gè)例子。圖13、圖14和圖15分別是表示圖9的另一個(gè)變形例的布局圖。
與上述圖10相同，圖13所示的布局，位線BL和元件活性區(qū)域AA的配置間距為3F，元件活性區(qū)域AA的寬度為2F，元件分離區(qū)域STI的寬度為F。但是，與圖10不同，其特征在于位線BL的邊的形狀是直線。
本布局還能夠應(yīng)用于源極節(jié)點(diǎn)布線層SL配置在位線BL更上層、更下層的任意情況。當(dāng)配置在上層時(shí)，優(yōu)選為通過(guò)對(duì)位線BL使用自我整合式接觸件形成方式，形成從源極節(jié)點(diǎn)接觸件SC連接到源極節(jié)點(diǎn)布線層SL的接觸件。當(dāng)在位線BL更下層配置源極節(jié)點(diǎn)布線層SL時(shí)不限于此。本結(jié)構(gòu)也與上述圖10相同，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為4F，存儲(chǔ)單元面積為12F2。其他結(jié)構(gòu)與圖9相同，電路圖用圖11或圖12來(lái)表示。
圖14所示的布局，位線BL和元件活性區(qū)域AA的配置間距為2.5F，元件活性區(qū)域AA的寬度為1.5F，元件分離區(qū)域STI的寬度為F。其特征在于，位線BL一側(cè)的邊的形狀為矩形，使得避開(kāi)源極節(jié)點(diǎn)接觸件SC。
本布局還能夠應(yīng)用于源極節(jié)點(diǎn)布線層SL配置在位線BL更上層、更下層的任意情況。當(dāng)配置在上層時(shí)，優(yōu)選為通過(guò)對(duì)位線BL使用自我整合式接觸件形成方式，形成從源極節(jié)點(diǎn)接觸件SC連接到源極節(jié)點(diǎn)布線層SL的接觸件。當(dāng)在位線BL更下層配置源極節(jié)點(diǎn)布線層SL時(shí)不限于此。在本結(jié)構(gòu)中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為3F，存儲(chǔ)單元面積為10F2。其他結(jié)構(gòu)與圖9相同，電路圖用圖11或圖12來(lái)表示。
圖15所示的布局，位線BL和元件活性區(qū)域AA的配置間距為2F，元件活性區(qū)域AA的寬度為F，元件分離區(qū)域STI的寬度為F。在本布局中，元件活性區(qū)域AA和位線BL都以直線進(jìn)行配置，因此，具有易于進(jìn)行光刻技術(shù)等工序的優(yōu)點(diǎn)。另外，在用柵極G和元件分離區(qū)域STI所包圍的面積為F2的全部擴(kuò)散層L，配置源極節(jié)點(diǎn)接觸件SC和位線接觸件BC的任意一個(gè)，因此，在存儲(chǔ)單元MC部分，能夠共有形成接觸件時(shí)的掩模圖案和形成擴(kuò)散層L時(shí)的掩模圖案。
本結(jié)構(gòu)能夠應(yīng)用于在位線BL更下層構(gòu)成源極節(jié)點(diǎn)布線層SL的情況。另外，在本結(jié)構(gòu)中，相對(duì)于一個(gè)相變?cè)CR的存儲(chǔ)單元晶體管的柵極寬度為2F，存儲(chǔ)單元面積為8F2。其他結(jié)構(gòu)與圖9相同，電路圖用圖11或圖12來(lái)表示。
<實(shí)施方式3>
在本實(shí)施方式3中，對(duì)具有實(shí)施方式1、2所示的存儲(chǔ)單元陣列的半導(dǎo)體器件的整個(gè)結(jié)構(gòu)和動(dòng)作等進(jìn)行說(shuō)明。在此，以相變存儲(chǔ)器為例進(jìn)行說(shuō)明。
圖16是表示在本發(fā)明的實(shí)施方式3的半導(dǎo)體器件中，具有實(shí)施方式1、2的存儲(chǔ)單元陣列的相變存儲(chǔ)器的整個(gè)塊結(jié)構(gòu)中的部分塊的結(jié)構(gòu)例的圖。圖16所示的半導(dǎo)體器件例如由存儲(chǔ)部MA、主字線驅(qū)動(dòng)塊MWDB、行譯碼器X-DEC、以及列譯碼器X-DEC等構(gòu)成。
存儲(chǔ)部MA，主要被讀出放大器塊SAB和子字線驅(qū)動(dòng)塊SWDB分割成多個(gè)存儲(chǔ)單元陣列MAC。并且，該存儲(chǔ)單元陣列MCA具有實(shí)施方式1、2中說(shuō)明的結(jié)構(gòu)。
讀出放大器塊SAB是包括多個(gè)讀出放大器電路的電路塊，該讀出放大器電路，從存儲(chǔ)單元陣列MCA內(nèi)的存儲(chǔ)單元MC中檢測(cè)并放大讀出到位線BL的數(shù)據(jù)，再輸出到外部，根據(jù)從外部輸入的數(shù)據(jù)對(duì)存儲(chǔ)單元MC進(jìn)行所希望的寫(xiě)入動(dòng)作。子字線驅(qū)動(dòng)塊SWDB，是選擇并驅(qū)動(dòng)存儲(chǔ)單元MC包含的存儲(chǔ)單元晶體管的每個(gè)柵極G所連接的字線WL的電路塊。子字線驅(qū)動(dòng)塊SWDB和讀出放大器塊SAB的交叉區(qū)域XA，配置子字線驅(qū)動(dòng)塊SWDB和讀出放大器塊SAB的控制電路、數(shù)據(jù)輸入輸出電路等。
在與這種存儲(chǔ)部MA相鄰的邊，配置主字線驅(qū)動(dòng)塊MWDB和行譯碼器X-DEC，在另一邊配置列譯碼器Y-DEC。主字線驅(qū)動(dòng)塊MWDB，根據(jù)所輸入的地址，配置用于驅(qū)動(dòng)所謂的分層字線結(jié)構(gòu)的主字線的主字線驅(qū)動(dòng)器MWD。另外，在非分層式字線結(jié)構(gòu)中，也可以將主字線驅(qū)動(dòng)塊MWDB作為字線驅(qū)動(dòng)器，將子字線驅(qū)動(dòng)塊SWDB看作與字線WL內(nèi)側(cè)布線接觸的接觸件區(qū)域。
列譯碼器Y-DEC，根據(jù)所輸入的地址，配置有用于向讀出放大器塊SAB輸入輸出的選擇信號(hào)YS、以及寫(xiě)入時(shí)輸出寫(xiě)入使能信號(hào)WR/WS的驅(qū)動(dòng)器等。
在這種結(jié)構(gòu)中，圖17(a)～(c)表示存儲(chǔ)單元陣列MCA和子字線驅(qū)動(dòng)塊SWDB的連接方法的一例。圖17是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)單元陣列和子字線驅(qū)動(dòng)塊的連接方法的一例的概略圖，(a)～(c)分別表示不同的連接方法。
圖17(a)是字線WL0、WL1、WL2...每隔一個(gè)被連接在上下側(cè)的子字線驅(qū)動(dòng)塊SWDB-U、SWDB-D的結(jié)構(gòu)。在該圖17(a)中，偶數(shù)號(hào)的字線WL0、WL2、WL4...連接在下側(cè)的子字線驅(qū)動(dòng)塊SWDB-D，奇數(shù)號(hào)的字線WL1、WL3、WL5...連接在上側(cè)的子字線驅(qū)動(dòng)塊SWDB-U。
此時(shí)，即便使用實(shí)施方式1、2的任意一個(gè)存儲(chǔ)單元陣列MCA，連接在一個(gè)存儲(chǔ)單元MC包含的兩個(gè)存儲(chǔ)單元晶體管的柵極G的兩條字線WL，分別從上下側(cè)的子字線驅(qū)動(dòng)塊SWDB-U、SWDB-D驅(qū)動(dòng)。因此，具有能夠在讀出動(dòng)作中減小來(lái)自子字線驅(qū)動(dòng)塊的遠(yuǎn)近端之差的優(yōu)點(diǎn)。
另外，以下在動(dòng)作方式的說(shuō)明中進(jìn)行說(shuō)明，但在讀出和寫(xiě)入動(dòng)作中分別使用字線的動(dòng)作方式的情況下，可以分為讀出/寫(xiě)入上側(cè)的子字線驅(qū)動(dòng)塊SWDB-U時(shí)的字線驅(qū)動(dòng)器、和讀出/寫(xiě)入下側(cè)的子字線驅(qū)動(dòng)塊SWDB-D時(shí)的字線驅(qū)動(dòng)器，具有易于對(duì)控制線進(jìn)行布線的優(yōu)點(diǎn)。
圖17(b)是字線WL0、WL1、WL2...每隔兩個(gè)連接在上下側(cè)的子字線驅(qū)動(dòng)塊SWDB-U、SWDB-D的結(jié)構(gòu)。在該圖17(b)中，字線WL0、WL1、WL4、WL5...被連接在下側(cè)的子字線驅(qū)動(dòng)塊SWDB-D，字線WL2、WL3、WL6、WL7...被連接在上側(cè)的子字線驅(qū)動(dòng)塊SWDB-U。
如本結(jié)構(gòu)那樣，當(dāng)每?jī)蓚€(gè)地從存儲(chǔ)單元陣列MCA引出到字線驅(qū)動(dòng)器時(shí)，易于在形成布線圖案時(shí)使用相位移動(dòng)法。此時(shí)，對(duì)被引出的字線WL進(jìn)行圖案化的掩模上的光學(xué)相位為反相，因此，具有即使在細(xì)小的布線間距中也能夠防止在引出部分的斷線、短路的優(yōu)點(diǎn)。
另外，當(dāng)使用實(shí)施方式1所示的存儲(chǔ)單元陣列MCA時(shí)，可由同側(cè)的子字線驅(qū)動(dòng)塊SWDB驅(qū)動(dòng)一個(gè)存儲(chǔ)單元MC中的兩個(gè)存儲(chǔ)單元晶體管的柵極G。以下在動(dòng)作方式的說(shuō)明中進(jìn)行說(shuō)明，但在讀出/寫(xiě)入動(dòng)作中通常使用兩個(gè)晶體管的動(dòng)作方式時(shí)，與上述圖17(a)相比，子字線驅(qū)動(dòng)塊SWDB-U、SWDB-D的電路結(jié)構(gòu)變得簡(jiǎn)單，因此，具有能夠減小子字線驅(qū)動(dòng)塊的面積的優(yōu)點(diǎn)。
另外，在圖17(b)中，當(dāng)使字線的連接方法移動(dòng)一個(gè)，例如成為子字線驅(qū)動(dòng)塊SWDB-U為字線WL1、WL2、WL5、WL6...，子字線驅(qū)動(dòng)塊SWDB-D為字線WL0、WL3、WL4、WL7、WL8...的結(jié)構(gòu)時(shí)，如圖17(a)所示，能夠?qū)崿F(xiàn)從上下側(cè)的子字線驅(qū)動(dòng)塊SWDB-U、SWDB-D驅(qū)動(dòng)一個(gè)存儲(chǔ)單元MC中的兩個(gè)存儲(chǔ)單元晶體管的柵極G。此時(shí)的優(yōu)點(diǎn)，與上述圖17(a)相同。
另外，在圖17(b)的結(jié)構(gòu)中使用實(shí)施方式2所示的存儲(chǔ)單元陣列MCA時(shí)，連接在存儲(chǔ)單元MC的字線WL的組成在相鄰的位線BL不同，與隔著一條的旁邊的位線BL相同。因此，具有在同時(shí)使用兩條進(jìn)行讀出時(shí)，在存儲(chǔ)單元陣列MCA內(nèi)動(dòng)作的位線數(shù)量變成一半，動(dòng)作單元數(shù)量減少，從而具有干擾的熱難以集中的優(yōu)點(diǎn)。
圖17(c)是從配置在存儲(chǔ)單元陣列MCA一端的子字線驅(qū)動(dòng)塊SWDB驅(qū)動(dòng)全部的字線WL的結(jié)構(gòu)。在本結(jié)構(gòu)中，子字線驅(qū)動(dòng)塊SWDB內(nèi)的各字線驅(qū)動(dòng)器的布局間距變小，但由于在選擇任何字線WL時(shí)動(dòng)作時(shí)刻都相同，因此，能夠減小時(shí)間冗余，適合于高速動(dòng)作。
接著，圖18(a)～圖18(c)表示存儲(chǔ)單元陣列MCA和讀出放大器塊SAB的連接方法的一例。圖18是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)單元陣列和讀出放大器塊的連接方法的一例的概略圖，(a)～(c)分別表示不同的連接方法。
圖18(a)是存儲(chǔ)單元陣列MCA的位線BL0，BL1，BL2...每隔一條被引出到左右側(cè)的讀出放大器塊SAB的結(jié)構(gòu)。在本結(jié)構(gòu)中，位線BL的最下位地址和讀出放大器塊SAB一致，因此，具有邏輯地址和物理地址的關(guān)系簡(jiǎn)單的優(yōu)點(diǎn)。
另外，在使用實(shí)施方式1所示的存儲(chǔ)單元陣列MCA時(shí)，適合于在兩側(cè)的讀出放大器塊SAB讀出數(shù)據(jù)、輸出多個(gè)位的情況。另一方面，在使用實(shí)施方式2所示的存儲(chǔ)單元陣列MCA時(shí)，僅在一側(cè)的讀出放大器塊SAB讀出數(shù)據(jù)，因此，只能輸出少數(shù)數(shù)據(jù)，但能夠減少進(jìn)行動(dòng)作的電路數(shù)量，能夠?qū)崿F(xiàn)低功耗化。
圖18(b)是存儲(chǔ)單元陣列MCA的位線BL0，BL1，BL2...每隔兩條被引出到左右側(cè)的讀出放大器塊SAB的結(jié)構(gòu)。在本結(jié)構(gòu)中，也可以使用實(shí)施方式1、2所示的任意存儲(chǔ)單元陣列MCA。另外，通過(guò)每隔兩條從存儲(chǔ)單元陣列MCA引出到讀出放大器塊SAB，易于在形成布線圖案時(shí)使用相位移動(dòng)法。此時(shí)，對(duì)被引出的位線BL進(jìn)行圖案化的掩模上的光學(xué)相位為反相，因此，具有在細(xì)小的布線間距中也能夠防止在引出部分的斷線、短路的優(yōu)點(diǎn)。
圖18(c)是全部位線BL0，BL1，BL2...被連接在存儲(chǔ)單元陣列MCA的一端所配置的讀出放大器塊的結(jié)構(gòu)。在本結(jié)構(gòu)中，按每條位線配置讀出放大器SA時(shí)，讀出放大器SA的布局間距與位線的間距相等，因此，優(yōu)選為適用于位線的布線間距比較寬的存儲(chǔ)單元陣列MCA的布局。另外，本結(jié)構(gòu)優(yōu)選為適用于在讀出放大器塊SAB中使多條位線BL經(jīng)由選擇裝置對(duì)應(yīng)于一個(gè)讀出放大器SA，由此減少讀出放大器SA的數(shù)量，來(lái)緩和讀出放大器SA的布局間距的方式。
接著，說(shuō)明讀出放大器塊SAB的結(jié)構(gòu)例。圖19是表示在圖16的相變存儲(chǔ)器中讀出放大器塊的結(jié)構(gòu)的一例的電路塊圖。圖19所示的讀出放大器塊SAB，是如圖16所示由存儲(chǔ)單元陣列MCA夾著、由兩側(cè)的存儲(chǔ)單元陣列MCA共有時(shí)的結(jié)構(gòu)。根據(jù)這種結(jié)構(gòu)，能夠使讀出放大器塊SAB的數(shù)量約為原來(lái)的一半，能夠?qū)崿F(xiàn)芯片面積的減小。
另外，本結(jié)構(gòu)是對(duì)從配置在讀出放大器SAB一側(cè)的存儲(chǔ)單元陣列MCA引出的位線BL，每隔兩條配置讀出放大器SA的結(jié)構(gòu)。此時(shí)，可以同時(shí)讀出從存儲(chǔ)單元陣列MCA引出到一側(cè)的讀出放大器塊SAB的位線BL中一半的位線BL。
這種讀出放大器塊SAB由多個(gè)讀出放大器SA構(gòu)成。各讀出放大器SA包括位線選擇電路BLSEL、預(yù)充電電路PC、寫(xiě)驅(qū)動(dòng)器WD、交叉耦合式放大器CC以及輸入輸出電路IOG等。為了在左右側(cè)的存儲(chǔ)單元陣列MCA共有讀出放大器SA，因此，位線選擇電路BLSEL被分別配置在一個(gè)讀出放大器SA內(nèi)的左右側(cè)。并且，在該兩個(gè)位線選擇電路BLSEL之間，配置寫(xiě)驅(qū)動(dòng)器WD、交叉耦合式放大器CC、輸入輸出電路IOG以及預(yù)充電電路PC等。各電路塊的結(jié)構(gòu)例如如圖20、圖21那樣。
圖20是表示在圖19的讀出放大器塊中其各電路塊的詳細(xì)結(jié)構(gòu)的一例的電路圖，(a)表示位線選擇電路的結(jié)構(gòu)例，(b)表示預(yù)充電電路的結(jié)構(gòu)例，(c)表示輸入輸出電路的結(jié)構(gòu)例，(d)表示交叉耦合式放大器的結(jié)構(gòu)例。圖21是表示在圖19的讀出放大器塊中寫(xiě)驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的一例的電路圖，(a)～(d)分別表示不同的結(jié)構(gòu)例。
圖20(a)所示的位線選擇電路BLSEL，是用于從兩條位線BL中選擇一條連接到寫(xiě)驅(qū)動(dòng)器WD、交叉耦合式放大器CC、輸入輸出電路IOG的電路塊。
在圖20(a)中，預(yù)充電信號(hào)PCN是用于在待機(jī)時(shí)將存儲(chǔ)單元陣列MCA的位線BL0、BL1設(shè)定成預(yù)定電壓的控制信號(hào)。在本結(jié)構(gòu)中，設(shè)定成作為與存儲(chǔ)單元MC的源極電極SL等電位的接地電位VSS。這樣，待機(jī)時(shí)不對(duì)存儲(chǔ)單元晶體管和相變?cè)CR施加電壓，因此，具有能夠防止干擾電流流過(guò)的優(yōu)點(diǎn)。
位線選擇信號(hào)BLSe、BLSo(BLSe/o)，是用于從由存儲(chǔ)單元陣列MCA引出的位線BL0、BL1中，選擇連接到讀出放大器SA內(nèi)的讀出位線BLSA的位線的控制線。在本結(jié)構(gòu)中，在讀出放大器塊SAB內(nèi)的各讀出放大器SA共有位線選擇信號(hào)BLSe/o。即，能夠選擇從存儲(chǔ)單元陣列MCA引出到讀出放大器塊SAB的位線BL中的偶數(shù)號(hào)或奇數(shù)號(hào)的位線BL。
另外，本結(jié)構(gòu)能夠適用于通過(guò)讀出放大器SA內(nèi)的讀出位線BLSA、和讀出側(cè)(選擇側(cè))的存儲(chǔ)單元陣列MCA(第1存儲(chǔ)單元陣列)的位線BL0或BL1(第1位線)的電荷共用(charge share)，輸出讀出時(shí)的預(yù)充電電平的方式。這樣具有不需要用于設(shè)定成讀出電平的開(kāi)關(guān)，就能夠減小芯片面積的優(yōu)點(diǎn)。關(guān)于其詳細(xì)內(nèi)容，用后述的圖22等進(jìn)行說(shuō)明。
參考(reference)選擇信號(hào)REFS，是用于對(duì)共有讀出放大器塊SAB的存儲(chǔ)單元陣列MCA進(jìn)行訪問(wèn)時(shí)，對(duì)成為讀出放大器SA的參考電位信號(hào)的參考位線BLREF輸入、設(shè)定所希望的參考電平的選擇信號(hào)。在本結(jié)構(gòu)中，是為了設(shè)定成參考電平而利用非選擇側(cè)的存儲(chǔ)單元陣列MCA(第2存儲(chǔ)單元陣列)的位線BL的結(jié)構(gòu)。即，通過(guò)在讀出放大器SA內(nèi)的參考位線BLREF和非選擇側(cè)的存儲(chǔ)單元陣列MCA內(nèi)的兩條位線BL(第2位線和第3位線)之間進(jìn)行電荷共用，從而設(shè)定了參考電平。由此，具有不需要為了參考而使用中間電平的電源，就能夠?qū)⒖茧娖皆O(shè)定成讀出時(shí)的位線預(yù)充電電平的約1/2的電平的優(yōu)點(diǎn)。關(guān)于其詳細(xì)內(nèi)容，用后述的圖22等進(jìn)行說(shuō)明。
轉(zhuǎn)移(transfer)柵極控制信號(hào)TGe、TGo(TGe/o)是用于連接讀出放大器SA內(nèi)的寫(xiě)位線WBL和存儲(chǔ)單元MC側(cè)的位線BL0或BL1的控制線。轉(zhuǎn)移柵極控制信號(hào)TGe、TGo分別對(duì)應(yīng)于位線選擇信號(hào)BLSe、BLSo進(jìn)行動(dòng)作。即，為了在用于讀出的位線BL0或BL1(第1位線)連接寫(xiě)位線WBL(第4位線)而進(jìn)行動(dòng)作。
在本結(jié)構(gòu)中，僅由NMOS晶體管構(gòu)成連接轉(zhuǎn)移柵極控制信號(hào)TGe/o的晶體管(第1開(kāi)關(guān))。因此，為了在寫(xiě)入動(dòng)作中確保足夠的電流，優(yōu)選為對(duì)轉(zhuǎn)移柵極控制信號(hào)TGe/o使用比寫(xiě)位線WBL的振幅電壓更大的電壓振幅。這樣，具有能夠在連接寫(xiě)位線WBL和存儲(chǔ)單元陣列MCA內(nèi)的位線BL時(shí)，消除轉(zhuǎn)移柵極的晶體管的閾值電壓的影響的優(yōu)點(diǎn)。另外，具有當(dāng)由互補(bǔ)的信號(hào)分別構(gòu)成控制信號(hào)，由CMOS晶體管開(kāi)關(guān)構(gòu)成轉(zhuǎn)移柵極時(shí)，能夠使用與寫(xiě)位線WBL的電壓振幅相同的電壓以作為控制信號(hào)的電壓振幅的優(yōu)點(diǎn)。另外，當(dāng)由PMOS晶體管構(gòu)成時(shí)，適合于從寫(xiě)位線WBL向存儲(chǔ)單元陣列MCA的位線BL0、BL1傳送高電位的情況，能夠在寫(xiě)入時(shí)得到大電流。
圖20(b)所示的預(yù)充電電路PC是用于在待機(jī)時(shí)對(duì)讀出放大器SA內(nèi)的讀出位線BLSA和基準(zhǔn)位線BLREF預(yù)充電成所希望的電壓的電路。在本結(jié)構(gòu)中，在待機(jī)時(shí)由用位線預(yù)充電信號(hào)PCP控制的兩個(gè)PMOS晶體管，對(duì)讀出位線BLSA和參考位線BLREF預(yù)充電成位線振幅電壓VBL。另外，也可以追加使讀出位線BLSA和參考位線BLREF之間短路的MOS晶體管。但是，根據(jù)本結(jié)構(gòu)，具有能夠減小短路MOS晶體管的分面積的優(yōu)點(diǎn)。
圖20(c)所示的輸入輸出電IOG，是讀出時(shí)將保持在讀出放大器SA內(nèi)的各位線BLSA和BLREF的數(shù)據(jù)輸出到輸入輸出線IOt/b，寫(xiě)入時(shí)將經(jīng)由輸入輸出線IOt/b傳送來(lái)的寫(xiě)入數(shù)據(jù)寫(xiě)入到讀出放大器SA內(nèi)的各位線BLSA和BLREF的電路。本結(jié)構(gòu)具有配置在位線BL和輸入輸出線IOt/b之間的、用列選擇信號(hào)YS控制柵極的兩個(gè)NMOS晶體管。列選擇信號(hào)YS在讀出、寫(xiě)入動(dòng)作時(shí)被激活，連接讀出位線BLSA、參考位線BLREF和輸入輸出線IOt/b，控制數(shù)據(jù)的輸入輸出。
圖20(d)所示的交叉耦合式放大器CC是通常的交叉耦合式讀出放大器，是利用正反饋將讀出位線BLSA和參考位線BLREF間的微小信號(hào)放大至位線振幅電壓VBL的電路。利用讀出放大器激活信號(hào)SAN和SAP，將交叉耦合放大器激活。
圖21(a)所示的寫(xiě)驅(qū)動(dòng)器WD是用于按照保持在讀出位線BLSA和參考位線BLREF的數(shù)據(jù)，在由寫(xiě)使能信號(hào)WR或WS確定的時(shí)刻驅(qū)動(dòng)寫(xiě)位線WBL，經(jīng)由存儲(chǔ)單元陣列MCA內(nèi)的位線BL向相變?cè)CR提供電流的電路。
其結(jié)構(gòu)例如包括設(shè)置在產(chǎn)生復(fù)位用寫(xiě)入電壓的電源端子VWR和寫(xiě)位線WBL(第4位線)之間的復(fù)位用驅(qū)動(dòng)電路(第2寫(xiě)驅(qū)動(dòng)器)、設(shè)置在產(chǎn)生置位用寫(xiě)入電壓的電源端子VWR和寫(xiě)位線WBL之間的置位用驅(qū)動(dòng)電路(第1寫(xiě)驅(qū)動(dòng)器)、以及設(shè)置在寫(xiě)位線WBL和基準(zhǔn)電位端子(接地電位)VSS之間的開(kāi)關(guān)電路等。
復(fù)位用驅(qū)動(dòng)電路具有由電源端子VWR串聯(lián)連接的兩個(gè)POMS晶體管，在其中的電源端子VWR一側(cè)的PMOS晶體管的柵極連接讀出放大器SA內(nèi)的參考位線BLREF，在另一個(gè)PMOS晶體管的柵極連接復(fù)位用寫(xiě)使能信號(hào)WR。同樣地，置位用驅(qū)動(dòng)電路例如還具有串聯(lián)連接的兩個(gè)POMS晶體管，在電源端子VWR一側(cè)的PMOS晶體管的柵極連接讀出放大器SA內(nèi)的讀出位線BLSA，在另一個(gè)PMOS晶體管的柵極連接置位用寫(xiě)使能信號(hào)WS。開(kāi)關(guān)電路例如由NMOS晶體管構(gòu)成，在其柵極連接置位用寫(xiě)使能信號(hào)WS。
寫(xiě)使能信號(hào)WR，確定相變?cè)CR的復(fù)位動(dòng)作的寫(xiě)入時(shí)間。同樣地，寫(xiě)使能信號(hào)WS，確定相變?cè)CR的置位動(dòng)作的寫(xiě)入時(shí)間。并且，在寫(xiě)入寫(xiě)使能信號(hào)WS后驅(qū)動(dòng)開(kāi)關(guān)電路，將寫(xiě)位線WBL設(shè)定成待機(jī)時(shí)的電壓狀態(tài)(在圖21中為接地電位VSS)。
在置位動(dòng)作中，將寫(xiě)入電壓VWS經(jīng)由寫(xiě)位線WBL和存儲(chǔ)單元陣列MCA的位線BL施加到存儲(chǔ)單元MC，使所希望的電流流過(guò)。為了改變相變?cè)CR的相狀態(tài)只要控制寫(xiě)入電流即可。因此，通過(guò)限制輸入置位用驅(qū)動(dòng)電路內(nèi)的寫(xiě)使能信號(hào)WS的晶體管的驅(qū)動(dòng)力，能夠控制對(duì)存儲(chǔ)單元MC的寫(xiě)入電流，因此，寫(xiě)驅(qū)動(dòng)器WD中的電壓VWS和VWR也可以使用相同的電源。
圖21(b)所示的寫(xiě)驅(qū)動(dòng)器WD為使用電流鏡(current mirror)方式的寫(xiě)驅(qū)動(dòng)器。本結(jié)構(gòu)是在上述圖21(a)的結(jié)構(gòu)中使復(fù)位用電源端子VWR和置位用電源端子VWS為公共的電源端子VBL，分別對(duì)復(fù)位用驅(qū)動(dòng)電路、置位用驅(qū)動(dòng)電路添加電流限制用的PMOS晶體管MPR、MPS的結(jié)構(gòu)。電流限制用的PMOS晶體管MPR，相對(duì)于上述復(fù)位用驅(qū)動(dòng)電路中的兩個(gè)PMOS晶體管串聯(lián)連接。同樣地，電流限制用的PMOS晶體管MPS，相對(duì)于上述置位用驅(qū)動(dòng)電路中的兩個(gè)PMOS晶體管串聯(lián)連接。
電流限制用的PMOS晶體管MPR、MPS，分別在與寫(xiě)電流生成電路WCG內(nèi)的PMOS晶體管MP之間構(gòu)成電流鏡電路。向?qū)戨娏魃呻娐稺CG內(nèi)的PMOS晶體管MP提供寫(xiě)入電流的參考電流Iwref。由于PMOS晶體管MP為這樣流過(guò)貫穿電流的結(jié)構(gòu)，因此，優(yōu)選成為小的柵極大小。按照每個(gè)寫(xiě)驅(qū)動(dòng)器WD或按照每個(gè)讀出放大器塊SAB配置一個(gè)寫(xiě)電流生成電路WCG。
為了提供復(fù)位所需要的寫(xiě)入電流，PMOS晶體管MPR，成為寫(xiě)電流生成電路WCG內(nèi)的PMOS晶體管MP的常數(shù)倍、例如5～40倍左右的柵極大小。同樣地，為了提供置位所需要的寫(xiě)入電流，PMOS晶體管MPS，成為寫(xiě)電流生成電路WCG內(nèi)的PMOS晶體管MP的常數(shù)倍、例如比上述PMOS晶體管MPR小的2～20倍左右的柵極大小。寫(xiě)使能信號(hào)WS與WR、與位線BLSA、BLREF和寫(xiě)位線WBL的關(guān)系，與上述圖21(b)相同。
圖21(c)所示的寫(xiě)驅(qū)動(dòng)器WD是對(duì)圖21(a)變形后的結(jié)構(gòu)例，是除了對(duì)應(yīng)于復(fù)位、置位的寫(xiě)使能信號(hào)WR、WS之外還附加有寫(xiě)使能信號(hào)WE的結(jié)構(gòu)。向上述開(kāi)關(guān)電路內(nèi)的NMOS晶體管的柵極連接該寫(xiě)使能信號(hào)WE，以代替圖21(a)的置位用寫(xiě)使能信號(hào)WS。
該寫(xiě)使能信號(hào)WE，既可以與列選擇信號(hào)YS平行地布線，也可以與字線WL平行地布線。尤其在與字線WL平行地布線時(shí)，能夠同時(shí)寫(xiě)入到多個(gè)單元，適合于多位寫(xiě)入動(dòng)作。而在與列選擇信號(hào)YS平行地布線時(shí)，適合于特定位的重寫(xiě)動(dòng)作，因此，優(yōu)選為適用于隨機(jī)訪問(wèn)存儲(chǔ)器。其他結(jié)構(gòu)與上述圖21(a)相同。
圖21(d)所示的寫(xiě)驅(qū)動(dòng)器WD是對(duì)圖21(b)變形后的結(jié)構(gòu)例，其特征在于，與前述圖21(c)同樣，為了進(jìn)行寫(xiě)入動(dòng)作，除了使用與復(fù)位、置位對(duì)應(yīng)的寫(xiě)使能信號(hào)WR、WS外，還使用了寫(xiě)使能信號(hào)WE。寫(xiě)使能信號(hào)WE與前述圖21(c)相同。其它結(jié)構(gòu)與圖21(b)相同。
以上說(shuō)明了圖19中的各電路塊，但這些電路方式當(dāng)然不限于圖20和圖21，只要是具有同樣功能的電路即可。
下面，對(duì)使用圖19～圖21的讀出放大器塊SAB時(shí)的讀出動(dòng)作進(jìn)行說(shuō)明。圖22是表示使用圖19～圖21的讀出放大器塊從待機(jī)狀態(tài)進(jìn)行讀出時(shí)的動(dòng)作的一例的波形圖。
在圖22中，首先，進(jìn)行了預(yù)充電動(dòng)作的預(yù)充電信號(hào)PCN從高電位VDD狀態(tài)變化成接地電位VSS，預(yù)充電信號(hào)PCP從接地電位VSS變化成高電位VDD，分別變成非激活狀態(tài)。由此，讀出放大器SA內(nèi)的讀出位線BLSA01、BLSA23、...、參考位線BLREF01、BLREF23、...、存儲(chǔ)陣列MCA內(nèi)的位線BL0(L)、BL0/1(R)、BL2(L)、BL2/3(R)、...變成浮置狀態(tài)。
在此，如圖19所示，位線BL0(L)、BL2(L)表示從配置在讀出放大器塊SAB左側(cè)的存儲(chǔ)單元陣列MCA引出的位線，位線BL0/1(R)、BL2/3(R)表示從配置在讀出放大器塊SAB右側(cè)的存儲(chǔ)單元陣列MCA引出的位線。
讀出放大器SA內(nèi)的讀出位線BLSA01、BLSA23、...、參考位線BLREF01、BLREF23、...被預(yù)充電成位線振幅電壓VBL等高電位。相反地，存儲(chǔ)陣列內(nèi)的位線BL0(L)、BL2(L)、BL0/1(R)、BL2/3(R)被設(shè)定成與源極電極SL相同的接地電位VSS。
此后，在讀出放大器塊SAB內(nèi)的選擇存儲(chǔ)單元陣列(要進(jìn)行讀出的存儲(chǔ)陣列)MCA一側(cè)的位線選擇電路BLSEL中，位線選擇信號(hào)BLS(L)e從接地電位VSS變化成高電位VDD或傳輸門(mén)用電位VTG，變成激活狀態(tài)。由此，從選擇存儲(chǔ)單元陣列MCA引出到讀出放大器塊SAB的位線BL中的偶數(shù)號(hào)的位線、例如位線BL0(L)，連接到讀出放大器SA內(nèi)的讀出位線BLSA01。并且，位線BL0(L)和讀出位線BLSA01通過(guò)充電共用充電成電壓VPR。
與此同時(shí)，非選擇存儲(chǔ)單元陣列MCA內(nèi)的2條位線、例如BL0(L)、BL1(R)，在讀出放大器塊SAB內(nèi)的非選擇存儲(chǔ)單元陣列一側(cè)的位線選擇電路BLSEL中，通過(guò)激活REFS(R)信號(hào)，均與參考位線例如BLREF01連接。存儲(chǔ)單元陣列MCA內(nèi)的位線電容比讀出放大器SA內(nèi)的位線電容大，因此，通過(guò)上述動(dòng)作，能夠?qū)⒖嘉痪€BLREF01、BLREF23、...的電壓設(shè)定成讀出放大器SA內(nèi)的位線BLSA01、BLSA23、...的電壓VPR的大約一半左右。
在選擇存儲(chǔ)單元陣列MCA的位線BL變成讀出時(shí)的位線電平VPR后，根據(jù)輸入偏壓，將字線WL從待機(jī)時(shí)電壓VWL變化成激活時(shí)電壓VWH，將其激活。在圖22中，2條字線WL3/4同時(shí)被驅(qū)動(dòng)，但在能夠由1個(gè)存儲(chǔ)單元晶體管使進(jìn)行讀出動(dòng)作所需要的電流流過(guò)時(shí)，也可以只激活1條字線。
并且，通過(guò)激活字線WL，使位線BL和相變?cè)CR連接。在圖22中，位線BL0(L)、BLSA01表示存儲(chǔ)單元MC內(nèi)的相變?cè)CR為非晶體狀態(tài)(amorphous)即高電阻狀態(tài)時(shí)的動(dòng)作波形圖，位線BL2(L)、BLSA23表示結(jié)晶狀態(tài)即低電阻狀態(tài)的動(dòng)作波形圖。如該圖22所示，對(duì)高電阻狀態(tài)的存儲(chǔ)單元MC進(jìn)行讀出后的位線幾乎不從預(yù)充電電壓VPR變化，而在對(duì)低電阻狀態(tài)的存儲(chǔ)單元MC進(jìn)行讀出后的位線中，位線的電荷經(jīng)由存儲(chǔ)單元晶體管放電至源極電極SL，位線的電位變成作為源極電極SL電平的接地電位VSS。
在從字線WL被激活經(jīng)過(guò)一定時(shí)間后信號(hào)被傳輸至讀出放大器SA內(nèi)的讀出位線BLSA01、BLSA23后，位線選擇信號(hào)BLSe變化成接地電位VSS，成為非選擇狀態(tài)。此后，讀出放大器激活信號(hào)SAN、SAP分別從接地電位VSS、高電位VDD變化成高電位VDD、接地電位VSS，從而被激活，讀出放大器SA進(jìn)行動(dòng)作，使得讀出放大器SA內(nèi)的讀出位線BLSA和參考位線BLREF之間的微小信號(hào)放大至位線振幅電壓VBL。
在讀出放大器SA進(jìn)行動(dòng)作的同時(shí)或者之后，傳輸門(mén)信號(hào)TG(L)e從接地電位VSS變化成傳輸門(mén)用電壓VTG，從而被激活，讀出放大器SA內(nèi)的寫(xiě)位線WBL和選擇存儲(chǔ)單元陣列MCA的位線BL0(L)、BL1(L)、...被連接。由此，讀出了高電阻的位線也被設(shè)定成與源極電極SL相同的電位VSS，存儲(chǔ)單元MC內(nèi)的相變?cè)CR將不會(huì)被施加電壓，干擾被抑制。
通過(guò)以上動(dòng)作，完成列存取的準(zhǔn)備。此后，根據(jù)列選擇信號(hào)YS經(jīng)由輸入輸出線IOt/b將保持在讀出放大器SA內(nèi)的數(shù)據(jù)輸出到外部。
下面，說(shuō)明包含這樣的讀出動(dòng)作的存儲(chǔ)器陣列MA的驅(qū)動(dòng)方法。圖23是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的一例的波形圖。
圖23所示的動(dòng)作的特征在于，在讀出動(dòng)作和寫(xiě)入動(dòng)作(置位和復(fù)位動(dòng)作)的任意一個(gè)的情況下都激活2條字線WL，以利用存儲(chǔ)單元MC內(nèi)的2個(gè)存儲(chǔ)單元晶體管。進(jìn)而，實(shí)現(xiàn)了通用DRAM(DynamicRandom Access Memory)那樣的頁(yè)模式動(dòng)作和對(duì)存儲(chǔ)單元MC的寫(xiě)入動(dòng)作。另外，為了提高列循環(huán)的速度，同時(shí)進(jìn)行置位和復(fù)位。
當(dāng)應(yīng)用本動(dòng)作方式時(shí)，作為讀出放大器塊SAB中的寫(xiě)驅(qū)動(dòng)器WD的電路結(jié)構(gòu)，優(yōu)選的是圖21(a)、圖21(b)。也可以應(yīng)用圖21(c)、圖21(d)這樣的電路結(jié)構(gòu)。此時(shí)，需要追加列寫(xiě)入用的寫(xiě)使能信號(hào)WE。列寫(xiě)入用的寫(xiě)使能信號(hào)WE是在圖21(c)、圖21(d)中維持置位和復(fù)位動(dòng)作之間的“L”狀態(tài)的信號(hào)。
在圖23中，直到讀出存儲(chǔ)單元MC的數(shù)據(jù)保存到讀出放大器SA為止的動(dòng)作，與前述的圖22相同，在該讀出動(dòng)作中使2條字線WL成為激活狀態(tài)，以利用存儲(chǔ)單元MC內(nèi)的2個(gè)存儲(chǔ)單元晶體管。在圖23中，對(duì)于位線BL0(L)假定如下動(dòng)作，即，在讀出高電阻狀態(tài)(“1”)并將該數(shù)據(jù)輸出到外部后，通過(guò)頁(yè)存取進(jìn)行同一字線WL上的列存取動(dòng)作，并按照來(lái)自外部的寫(xiě)入數(shù)據(jù)重寫(xiě)成低電阻狀態(tài)(“0”)。另外，對(duì)于位線BL2(L)，假定與位線BL0(L)相反地，讀出數(shù)據(jù)為“0”，通過(guò)此后的反轉(zhuǎn)寫(xiě)入重寫(xiě)成“1”。
首先，將數(shù)據(jù)讀出到讀出放大器SA后，傳輸門(mén)信號(hào)TG被激活。此后，例如進(jìn)行讀出動(dòng)作時(shí)，為了將數(shù)據(jù)輸出到外部激活列選擇信號(hào)YS，輸出數(shù)據(jù)。
下面，說(shuō)明在列存取動(dòng)作中進(jìn)行寫(xiě)入動(dòng)作的情況。
在寫(xiě)入動(dòng)作中，在激活列選擇信號(hào)YS的同時(shí)，經(jīng)由輸入輸出線IO0t/b、IO1t/b將寫(xiě)入數(shù)據(jù)寫(xiě)入通過(guò)列選擇信號(hào)YS選擇出的讀出放大器SA，并保持在交叉耦合式放大器CC。當(dāng)列選擇信號(hào)YS為非選擇狀態(tài)時(shí)，與列選擇信號(hào)YS平行地布線的置位寫(xiě)入用的寫(xiě)使能信號(hào)WS從高電位狀態(tài)VDD變化成接地電位VSS，從而被激活。由此，開(kāi)始置位動(dòng)作。
在該圖中，位線BL0(L)上的存儲(chǔ)單元MC進(jìn)行置位動(dòng)作。在讀出放大器SA內(nèi)的寫(xiě)驅(qū)動(dòng)器WD中，如圖21(a)等所示，讀出放大器內(nèi)的位線BLSA01為“L”狀態(tài)時(shí)，置位用的寫(xiě)使能信號(hào)WS成為激活狀態(tài)(“L”)，從而經(jīng)由寫(xiě)位線WBL01對(duì)位線BL0(L)施加所希望的電壓VWS，對(duì)存儲(chǔ)單元MC的相變?cè)CR提供置位動(dòng)作所需要的電流。寫(xiě)入電流流過(guò)的期間為置位所需要的期間，例如從實(shí)現(xiàn)高速動(dòng)作時(shí)為15ns，到進(jìn)行可靠的寫(xiě)入動(dòng)作時(shí)為1us左右。
置位動(dòng)作以后，與列選擇信號(hào)YS平行地布線的復(fù)位寫(xiě)入用的寫(xiě)使能信號(hào)WR從高電位狀態(tài)VDD變化成接地電位VSS，從而被激活。由此，開(kāi)始復(fù)位動(dòng)作。
在圖23中，對(duì)位線BL2上的存儲(chǔ)單元MC進(jìn)行復(fù)位動(dòng)作。在讀出放大器SA內(nèi)的寫(xiě)驅(qū)動(dòng)器WD中，使讀出放大器SA內(nèi)的參考位線BLREF23成為“L”狀態(tài)，并使復(fù)位用的寫(xiě)使能信號(hào)WR成為選擇狀態(tài)(“L”)，從而經(jīng)由寫(xiě)位線WBL01對(duì)位線BL2(L)施加所希望的電壓VWR，對(duì)存儲(chǔ)單元MC的相變?cè)CR提供復(fù)位動(dòng)作所需要的電流。寫(xiě)入電流流過(guò)的期間為復(fù)位所需要的期間，例如5ns～50ns左右。
結(jié)果，相變?cè)CR發(fā)熱、融解。此后，各寫(xiě)使能信號(hào)分別變化成高電位狀態(tài)VDD成為非選擇狀態(tài)，寫(xiě)入動(dòng)作結(jié)束，寫(xiě)入電流關(guān)斷，相變?cè)CR冷卻，相狀態(tài)變化。
下面，說(shuō)明預(yù)充電動(dòng)作。
從預(yù)充電指令被輸入或者讀出、寫(xiě)入指令被輸入開(kāi)始經(jīng)過(guò)一定時(shí)間后，首先，字線WL從選擇狀態(tài)的電壓VWH變化成非選擇狀態(tài)的電壓VWL成為非選擇狀態(tài)。此后，傳輸門(mén)信號(hào)TG從激活電壓VTG變化成接地電位VSS成為非選擇狀態(tài)，存儲(chǔ)單元陣列MCA的位線BL與讀出放大器SA內(nèi)的寫(xiě)位線WBL分離。
此后，根據(jù)讀出放大器激活信號(hào)SAN、SAP，讀出放大器SA成為非選擇狀態(tài)。接下來(lái)，存儲(chǔ)單元陣列MCA的位線BL0(L/R)、BL1(L/R)、...、讀出放大器內(nèi)的讀出位線BLSA01、BLSA23、...、以及參考位線BLREF01、BLREF23、...，根據(jù)預(yù)充電信號(hào)PCN/PCP，分別預(yù)充電成作為所希望的預(yù)充電電平的接地電位VSS和位線振幅電壓VBL。
如上所述，圖23所示的動(dòng)作具有如下優(yōu)點(diǎn)，即，在讀出動(dòng)作、寫(xiě)入動(dòng)作的任意一個(gè)中通過(guò)使用2條字線能夠?qū)崿F(xiàn)大的讀出/寫(xiě)入電流驅(qū)動(dòng)力。寫(xiě)入時(shí)利用2條字線的方式，能夠在連續(xù)的列動(dòng)作中實(shí)現(xiàn)連續(xù)的寫(xiě)入動(dòng)作，因此，雖然適合于頁(yè)模式，但也能夠應(yīng)用于非頁(yè)模式動(dòng)作。
以上的動(dòng)作說(shuō)明所示的各動(dòng)作電壓，例如優(yōu)選為以下的值。即，優(yōu)先的是，字線選擇電壓VWH取為1.8V，位線振幅電壓VBL＝1.2V，字線非選擇電壓VWL取為0V，接地電位VSS取為0V，傳輸門(mén)電壓VTG＝1.5～1.8V，置位寫(xiě)入電壓VWS取為1.0V，復(fù)位寫(xiě)入電壓取為1.2V左右。
圖24是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。圖24所示的動(dòng)作的特征在于，在讀出和復(fù)位(第1信息)寫(xiě)入時(shí)使用存儲(chǔ)單元MC內(nèi)的2個(gè)存儲(chǔ)單元晶體管，而在置位(第2信息)寫(xiě)入時(shí)僅利用存儲(chǔ)單元MC內(nèi)的1個(gè)存儲(chǔ)單元晶體管。在應(yīng)用本動(dòng)作方式時(shí)，與圖23不同單獨(dú)進(jìn)行置位和復(fù)位，因此，作為讀出放大器塊SAB的寫(xiě)驅(qū)動(dòng)器WD的電路結(jié)構(gòu)，優(yōu)選為圖21(c)、圖21(d)。
在圖24中，從輸入指令開(kāi)始直到使用2條字線WL3、WL4進(jìn)行讀出動(dòng)作，并由讀出放大器SA放大所讀出的數(shù)據(jù)為止，與前面的說(shuō)明相同。另外，雖然圖24中沒(méi)有示出，但此后根據(jù)列選擇信號(hào)YS將數(shù)據(jù)輸出到外部的情況與前述圖23相同。以下，說(shuō)明寫(xiě)入動(dòng)作。
將從外部經(jīng)由輸入輸出線IO0t/b、IO1t/b傳送來(lái)的數(shù)據(jù)寫(xiě)入到通過(guò)激活列選擇信號(hào)YS寫(xiě)入選擇出的讀出放大器SA的交叉耦合式放大器CC中。列選擇信號(hào)YS成為非選擇狀態(tài)，并且，復(fù)位寫(xiě)入用的寫(xiě)使能信號(hào)WR和寫(xiě)使能信號(hào)WE被激活(“L”狀態(tài))。由此，經(jīng)由寫(xiě)位線WBL23、位線BL2(L)向存儲(chǔ)單元MC提供復(fù)位所需要的電流。在預(yù)定的期間被激活后，該寫(xiě)使能信號(hào)WR、WE成為非選擇狀態(tài)。
接下來(lái)，2條字線WL3、WL4中的1條(這里為字線WL3)成為非選擇狀態(tài)。此后，置位寫(xiě)入用的寫(xiě)使能信號(hào)WS和寫(xiě)使能信號(hào)WE成為激活狀態(tài)，經(jīng)由寫(xiě)位線WBL01、位線BL0(L)向?qū)懭脒x擇存儲(chǔ)單元MC提供置位所需要的電流。在預(yù)定的期間被激活后，該寫(xiě)使能信號(hào)WS、WE成為非選擇狀態(tài)。寫(xiě)入動(dòng)作結(jié)束后，如前述圖23那樣進(jìn)行預(yù)充電動(dòng)作。
本方式的優(yōu)點(diǎn)在于，通過(guò)在讀出、復(fù)位寫(xiě)入動(dòng)作中使用2個(gè)存儲(chǔ)器單元晶體管，確保電流驅(qū)動(dòng)力，并且，通過(guò)在置位寫(xiě)入時(shí)將存儲(chǔ)器單元晶體管限定為一個(gè)，限制寫(xiě)入電流，能夠抑制由置位后的異常發(fā)熱引起的再?gòu)?fù)位化的發(fā)生，能夠?qū)崿F(xiàn)穩(wěn)定的置位動(dòng)作。
圖25是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出動(dòng)作和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。圖25所示的動(dòng)作的特征在于在讀出時(shí)僅使用存儲(chǔ)器單元MC內(nèi)的1個(gè)存儲(chǔ)器單元晶體管，而在寫(xiě)入時(shí)(置位和復(fù)位時(shí))利用存儲(chǔ)器單元MC內(nèi)的2個(gè)存儲(chǔ)器單元晶體管。即，本動(dòng)作方式與前述圖23的方式相比，其特征在于將讀出時(shí)的激活字線的條數(shù)限定為1條。
另外，為了同時(shí)進(jìn)行置位和復(fù)位，與圖23同樣，優(yōu)選為采用圖21(a)和圖21(b)作為讀出放大器塊SAB中寫(xiě)入驅(qū)動(dòng)器WD的電路結(jié)構(gòu)。不過(guò)，也能夠應(yīng)用圖21(c)和圖21(d)那樣的電路結(jié)構(gòu)。這時(shí)，需要添加寫(xiě)使能信號(hào)WE。并且，該寫(xiě)使能信號(hào)WE為維持置位和復(fù)位動(dòng)作之間的“L”狀態(tài)的信號(hào)。
在圖25中，從輸入指令到激活字線為止的動(dòng)作方式，與前述各方式是相同的。接著，在激活與地址對(duì)應(yīng)的字線時(shí)，與前述方式不同，僅激活存儲(chǔ)單元MC所連接的2條字線(在此是字線WL3、WL4)中的1條。在圖25中，僅對(duì)字線WL3進(jìn)行激活。之后，讀出放大器SA放大數(shù)據(jù)，則與字線WL3成對(duì)的字線WL4被激活，進(jìn)行列動(dòng)作。其他動(dòng)作與圖23相同。
本方式的優(yōu)點(diǎn)在于，通過(guò)將讀出時(shí)的字線條數(shù)取為1條來(lái)限制讀出時(shí)的電流驅(qū)動(dòng)力，能夠抑制由讀出動(dòng)作引起的存儲(chǔ)單元數(shù)據(jù)的損壞。另外，本方式與圖23同樣，由于寫(xiě)入時(shí)利用了2條字線，因此，能夠在連續(xù)的列動(dòng)作中實(shí)現(xiàn)連續(xù)的寫(xiě)入動(dòng)作，雖然適合于頁(yè)面模式，但也能夠適用于非頁(yè)面模式動(dòng)作。
圖26是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出動(dòng)作和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。圖26所示的動(dòng)作的特征在于，在讀出和置位時(shí)僅使用存儲(chǔ)單元MC內(nèi)的1個(gè)存儲(chǔ)器單元晶體管，而在復(fù)位時(shí)利用存儲(chǔ)單元MC內(nèi)的2個(gè)存儲(chǔ)單元晶體管進(jìn)行寫(xiě)入。
本動(dòng)作方式與前述圖24的方式相同，在置位和復(fù)位動(dòng)作中激活的字線的條數(shù)不同，因此，優(yōu)選為適用于非頁(yè)面模式。另外，優(yōu)選采用圖21(c)和圖21(d)作為讀出放大器塊SAB中寫(xiě)驅(qū)動(dòng)器WD的電路結(jié)構(gòu)。
在圖26中，從輸入指令開(kāi)始，到激活字線WL3，用讀出放大器SA放大所讀出的數(shù)據(jù)為止，與前述圖25相同。之后，圖26雖未示出，但如前述圖23等那樣，還能夠根據(jù)列選擇信號(hào)YS將數(shù)據(jù)輸出至外部。以下說(shuō)明寫(xiě)入動(dòng)作。
將從外部經(jīng)由輸入輸出線IO0t/b、IO1t/b傳送來(lái)的數(shù)據(jù)，寫(xiě)入到通過(guò)激活列選擇信號(hào)YS寫(xiě)入選擇出的讀出放大器SA的交叉耦合式放大器CC。列選擇信號(hào)YS成為非選擇狀態(tài)，并且，置位寫(xiě)入用的寫(xiě)使能信號(hào)WS和寫(xiě)使能信號(hào)WE被激活(“L”狀態(tài))。由此，經(jīng)由寫(xiě)位線WBL01、位線BL0(L)向存儲(chǔ)單元MC提供進(jìn)行置位所需要的電流。在預(yù)定的期間被激活后，該寫(xiě)使能信號(hào)WS、WE成為非選擇狀態(tài)。
接著，與字線WL3成對(duì)的字線WL4成為選擇狀態(tài)。之后，復(fù)位寫(xiě)入用的寫(xiě)使能信號(hào)WR和寫(xiě)使能信號(hào)WE成為激活狀態(tài)，經(jīng)由寫(xiě)位線WBL23、位線BL2(L)向?qū)懭脒x擇存儲(chǔ)單元MC提供進(jìn)行復(fù)位所需要的電流。在預(yù)定的期間被激活后，該寫(xiě)使能信號(hào)WR、WE成為非選擇狀態(tài)。
寫(xiě)入動(dòng)作結(jié)束后，如前述圖23那樣進(jìn)行預(yù)充電動(dòng)作。本方式的優(yōu)點(diǎn)在于，在讀出、置位寫(xiě)入動(dòng)作中，通過(guò)使用1個(gè)存儲(chǔ)單元晶體管來(lái)限制電流驅(qū)動(dòng)力，防止讀出時(shí)的損壞和置位時(shí)由異常過(guò)熱引起的再?gòu)?fù)位化，并且，通過(guò)在復(fù)位寫(xiě)入時(shí)利用2個(gè)存儲(chǔ)單元晶體管，能夠確保電流驅(qū)動(dòng)力，實(shí)現(xiàn)穩(wěn)定的復(fù)位動(dòng)作。
圖27是表示在圖16的相變存儲(chǔ)器中存儲(chǔ)陣列的讀出和寫(xiě)入動(dòng)作的另一個(gè)例子的波形圖。圖27所示的動(dòng)作與圖26相同，在讀出和置位時(shí)僅使用存儲(chǔ)單元MC內(nèi)的1個(gè)存儲(chǔ)單元晶體管，在復(fù)位時(shí)利用存儲(chǔ)單元內(nèi)的2個(gè)晶體管進(jìn)行寫(xiě)入。
在圖26中讀出和置位時(shí)激活相同的字線利用相同的存儲(chǔ)單元晶體管，而本動(dòng)作的特征在于，使讀出動(dòng)作用的存儲(chǔ)單元晶體管不同于置位用的存儲(chǔ)單元晶體管。與圖26相同，優(yōu)選為采用圖21(c)和圖21(d)作為讀出放大器塊SAB中寫(xiě)驅(qū)動(dòng)器WD的電路結(jié)構(gòu)。
在圖27中，從輸入指令開(kāi)始，到激活1條字線，用讀出放大器SA保持?jǐn)?shù)據(jù)為止，與前述圖26相同。在此，讀出動(dòng)作如圖23等所示，也能夠使用列選擇信號(hào)YS向外部輸出數(shù)據(jù)。以下說(shuō)明寫(xiě)入動(dòng)作。
在進(jìn)行寫(xiě)入動(dòng)作時(shí)，將從外部經(jīng)由輸入輸出線IO0t/b、IO1t/b傳送來(lái)的數(shù)據(jù)，寫(xiě)入到通過(guò)激活列選擇信號(hào)YS寫(xiě)入選擇出的讀出放大SA的交叉耦合式放大器CC。幾乎與此同時(shí)，與被激活的字線WL3成對(duì)的字線WL4被激活。此后的動(dòng)作與圖24的寫(xiě)入動(dòng)作相同。
在本方式中，除了具有前述圖26的優(yōu)點(diǎn)之外，其優(yōu)點(diǎn)還在于通過(guò)切換在讀出和置位動(dòng)作中使用的存儲(chǔ)單元晶體管，能夠使用最適于各種動(dòng)作的存儲(chǔ)單元晶體管，能夠?qū)崿F(xiàn)讀出動(dòng)作的穩(wěn)定化和穩(wěn)定的寫(xiě)入動(dòng)作。
以上，基于實(shí)施方式具體說(shuō)明了本發(fā)明人所完成的發(fā)明，但本發(fā)明不限于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)可以作各種變更。
例如，本發(fā)明優(yōu)選為應(yīng)用于相變?cè)闹貙?xiě)電流能夠減小的、使用130nm以下的加工技術(shù)的半導(dǎo)體器件。另外，在更廣的工序領(lǐng)域中，通過(guò)減小對(duì)相變?cè)慕佑|面積，也能夠得到同樣的效果。另外，不言而喻，能夠應(yīng)用于更小型化的未來(lái)的領(lǐng)域。進(jìn)而，本發(fā)明既可以應(yīng)用于單個(gè)的存儲(chǔ)器芯片，也可以應(yīng)用于邏輯混裝存儲(chǔ)器。
另外，在本發(fā)明中，將結(jié)晶狀態(tài)的低電阻值取為“0”狀態(tài)，將非晶體狀態(tài)的高電阻值取為“1”狀態(tài)，但也可以將非晶體狀態(tài)的高電阻值取為“0”狀態(tài)，將結(jié)晶狀態(tài)的低電阻值取為“1”狀態(tài)。
如下所述，簡(jiǎn)單說(shuō)明上述本申請(qǐng)公開(kāi)的發(fā)明中有代表性的內(nèi)容所能得到的效果。
通過(guò)使用2個(gè)存儲(chǔ)單元晶體管各自的一端與1個(gè)存儲(chǔ)元件的一端公共連接的存儲(chǔ)單元，能夠使存儲(chǔ)單元晶體管對(duì)1個(gè)存儲(chǔ)元件的驅(qū)動(dòng)能力增大。
另外，通過(guò)與相鄰的存儲(chǔ)單元共用2個(gè)存儲(chǔ)單元晶體管各自的另一端，能夠提高存儲(chǔ)單元晶體管的驅(qū)動(dòng)能力，還能夠?qū)崿F(xiàn)面積小型化。
另外，在對(duì)存儲(chǔ)元件進(jìn)行讀出動(dòng)作和寫(xiě)入動(dòng)作時(shí)，通過(guò)按照其動(dòng)作內(nèi)容來(lái)驅(qū)動(dòng)2個(gè)存儲(chǔ)單元晶體管或其中任意一個(gè)存儲(chǔ)單元晶體管，能夠進(jìn)行穩(wěn)定的讀出動(dòng)作和寫(xiě)入動(dòng)作。
工業(yè)上的可利用性本發(fā)明的半導(dǎo)體器件，尤其適用于使用相變材料的例如高密度集成存儲(chǔ)器電路、在同一半導(dǎo)體襯底上設(shè)置存儲(chǔ)器電路和邏輯電路的邏輯混裝式存儲(chǔ)器、以及具有模擬電路的半導(dǎo)體器件，這是非常有益的技術(shù)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括位線；配置在上述位線延長(zhǎng)方向的第1晶體管和第2晶體管；以及利用電阻保持信息的存儲(chǔ)元件，所述半導(dǎo)體器件的特征在于上述第1晶體管的第1節(jié)點(diǎn)、上述第2晶體管的第1節(jié)點(diǎn)和上述存儲(chǔ)元件的一端公共連接，上述第1晶體管的第2節(jié)點(diǎn)和上述第2晶體管的第2節(jié)點(diǎn)分別獨(dú)立地連接在上述位線。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于還包括連接在上述第1晶體管的柵極的第1字線、和與上述第1字線平行地配置且連接在上述第2晶體管的柵極的第2字線。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于對(duì)上述存儲(chǔ)元件進(jìn)行上述信息的寫(xiě)入和讀出時(shí)，上述第1晶體管和上述第2晶體管導(dǎo)通。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于讀出上述存儲(chǔ)元件的上述信息時(shí)，上述第1晶體管或上述第2晶體管導(dǎo)通。
5.根據(jù)權(quán)利要求1或4所述的半導(dǎo)體器件，其特征在于上述存儲(chǔ)元件中保持有第1信息或第2信息，將上述第1信息寫(xiě)入上述存儲(chǔ)元件時(shí)，上述第1晶體管和上述第2晶體管導(dǎo)通，將上述第2信息寫(xiě)入上述存儲(chǔ)元件時(shí)，上述第1晶體管或上述第2晶體管導(dǎo)通。
6.一種半導(dǎo)體器件，包括位線；多個(gè)存儲(chǔ)元件，根據(jù)電阻值保持信息；多個(gè)晶體管，在與上述位線平行的方向配置，分別具有第1擴(kuò)散層和第2擴(kuò)散層；第1接觸件，連接上述第1擴(kuò)散層和上述多個(gè)存儲(chǔ)元件的每一個(gè)；第2接觸件，連接上述第2擴(kuò)散層和上述位線；多條字線，連接在上述多個(gè)晶體管的各個(gè)柵極；以及多個(gè)存儲(chǔ)單元，配置在上述位線和上述多條字線的預(yù)定交點(diǎn)，所述半導(dǎo)體器件的特征在于上述第1接觸件和上述第2接觸件，交替地配置在與上述位線平行的方向，上述多個(gè)存儲(chǔ)單元的每一個(gè)，具有上述多個(gè)存儲(chǔ)元件中的一個(gè)和上述多個(gè)晶體管中的兩個(gè)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于上述多個(gè)存儲(chǔ)元件配置在比上述位線更上層的層。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于上述多個(gè)存儲(chǔ)元件配置在比上述位線更下層的層。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其特征在于上述第1接觸件包括與上述第1擴(kuò)散層接觸的第3接觸件、和與上述第3接觸件連接且與上述存儲(chǔ)元件接觸的第4接觸件，上述第4接觸件與上述存儲(chǔ)元件的接觸面積，比上述第3接觸件與上述第1擴(kuò)散層的接觸面積小。
10.一種半導(dǎo)體器件，其特征在于，包括源極電極；位線；多個(gè)第1擴(kuò)散層和第2擴(kuò)散層，在與上述位線平行的方向交替地配置；多條字線，布線在上述交替配置的多個(gè)第1擴(kuò)散層和第2擴(kuò)散層的每一個(gè)之間；多個(gè)存儲(chǔ)元件，連接在上述位線；多個(gè)第2接觸件，分別連接上述多個(gè)存儲(chǔ)元件和上述配置的多個(gè)第2擴(kuò)散層；以及多個(gè)第1接觸件，分別連接上述源極電極和上述配置的多個(gè)第1擴(kuò)散層。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其特征在于上述多個(gè)第2接觸件包括與上述配置的多個(gè)第2擴(kuò)散層接觸的多個(gè)第3接觸件、和與上述多個(gè)第3接觸件連接且與上述多個(gè)存儲(chǔ)元件接觸的多個(gè)第4接觸件，上述多個(gè)第4接觸件與上述多個(gè)存儲(chǔ)元件的接觸面積，比上述多個(gè)第3接觸件與上述配置的多個(gè)第2擴(kuò)散層的接觸面積小。
12.一種半導(dǎo)體器件，包括多條第1字線和第2字線，互相平行且交替地配置；多條位線，配置在與上述配置多條的第1字線和第2字線相交的方向；多個(gè)存儲(chǔ)單元，配置在上述配置多條的第1字線和第2字線與上述多條位線的預(yù)定交點(diǎn)；存儲(chǔ)元件，配置在上述多個(gè)存儲(chǔ)單元的每一個(gè)，根據(jù)電阻值的不同來(lái)存儲(chǔ)信息；位線接觸件，配置在上述多個(gè)存儲(chǔ)單元的每一個(gè)；以及存儲(chǔ)單元接觸件，配置在上述多個(gè)存儲(chǔ)單元的每一個(gè)，所述半導(dǎo)體器件的特征在于在上述配置多條的第1字線的每一條的第1側(cè)，配置有由多個(gè)上述位線接觸件構(gòu)成的、在上述配置多條的第1字線和第2字線延長(zhǎng)方向排列的位線接觸件列，在上述配置多條的第1字線的每一條的第2側(cè)，配置有由與上述位線接觸件列的接觸件數(shù)相同數(shù)量的上述存儲(chǔ)單元接觸件構(gòu)成的、在上述配置多條的第1字線和第2字線延長(zhǎng)方向排列的存儲(chǔ)單元接觸件列，在上述配置多條的第2字線的每一條的第2側(cè)，配置有上述位線接觸件列，在上述配置多條的第2字線的每一條的第1側(cè)，配置有上述存儲(chǔ)單元接觸件列。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其特征在于還包括存儲(chǔ)單元陣列，含有上述配置多條的第1字線和第2字線、上述多條位線以及多個(gè)上述存儲(chǔ)元件；第1字驅(qū)動(dòng)塊，與上述存儲(chǔ)單元陣列的第1邊相鄰地配置，連接上述配置多條的第1字線；以及第2字驅(qū)動(dòng)塊，與和上述存儲(chǔ)單元陣列的第1邊平行的上述存儲(chǔ)單元陣列的第2邊相鄰地配置，連接上述配置多條的第2字線。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其特征在于上述多條位線，由多條第1位線和與上述多條第1位線大致相同數(shù)量的多條第2位線構(gòu)成，上述半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，含有上述配置多條的第1字線和第2字線、上述多條第1位線和上述多條第2位線、以及多個(gè)上述存儲(chǔ)元件；第1讀出放大器塊，與上述存儲(chǔ)單元陣列的第3邊相鄰地配置，連接上述多條第1位線；以及第2讀出放大器塊，與和上述存儲(chǔ)單元陣列的第3邊平行的上述存儲(chǔ)單元陣列的第4邊相鄰地配置，連接上述多條第2位線。
15.一種半導(dǎo)體器件，包括多條字線；多條位線；多個(gè)存儲(chǔ)單元，配置在上述多條字線和上述多條位線的預(yù)定交點(diǎn)；存儲(chǔ)元件，設(shè)置在上述多個(gè)存儲(chǔ)單元的每一個(gè)，根據(jù)電阻值的不同來(lái)存儲(chǔ)信息；存儲(chǔ)單元接觸件，設(shè)置在上述多個(gè)存儲(chǔ)單元的每一個(gè)；以及位線接觸件，設(shè)置在上述多個(gè)存儲(chǔ)單元的每一個(gè)，所述半導(dǎo)體器件的特征在于在上述多條字線的每一條的第1側(cè)，在上述多條字線延長(zhǎng)的方向，交替地配置多個(gè)分別設(shè)置在不同的上述多個(gè)存儲(chǔ)單元內(nèi)的上述存儲(chǔ)單元接觸件和上述位線接觸件，在上述多條字線的每一條的第2側(cè)，在上述多條字線延長(zhǎng)的方向，交替地配置多個(gè)分別設(shè)置在不同的上述多個(gè)存儲(chǔ)單元內(nèi)的上述位線接觸件和上述存儲(chǔ)單元接觸件。
16.一種半導(dǎo)體器件，包括含有第1位線的第1存儲(chǔ)單元陣列；含有第2位線和第3位線的第2存儲(chǔ)單元陣列；配置在上述第1存儲(chǔ)單元陣列和上述第2存儲(chǔ)單元陣列之間的讀出放大器塊；以及上述讀出放大器塊所包含的讀出位線和參考位線，所述半導(dǎo)體器件的特征在于在進(jìn)行讀出動(dòng)作時(shí)，連接上述第1位線和上述讀出位線，將上述第2位線和上述第3位線公共連接到上述參考位線。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其特征在于在上述第1位線、上述第2位線以及上述第3位線，連接有含有根據(jù)電阻值存儲(chǔ)信息的存儲(chǔ)元件的多個(gè)存儲(chǔ)單元，上述讀出放大器塊，包括用于將第1信息寫(xiě)入到上述存儲(chǔ)單元的第1寫(xiě)驅(qū)動(dòng)器；用于將第2信息寫(xiě)入到上述存儲(chǔ)單元的第2寫(xiě)驅(qū)動(dòng)器；連接上述第1寫(xiě)驅(qū)動(dòng)器和上述第2寫(xiě)驅(qū)動(dòng)器的第4位線；以及用于連接上述第4位線和上述第1位線的第1開(kāi)關(guān)。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其特征在于上述第1寫(xiě)驅(qū)動(dòng)器和上述第2寫(xiě)驅(qū)動(dòng)器，含有設(shè)定寫(xiě)入時(shí)的驅(qū)動(dòng)電流的電流鏡電路。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其特征在于上述第1寫(xiě)驅(qū)動(dòng)器按照上述讀出位線的電位被激活，上述第2寫(xiě)驅(qū)動(dòng)器按照上述參考位線的電位被激活，上述第1寫(xiě)驅(qū)動(dòng)器的驅(qū)動(dòng)電流，比上述第2寫(xiě)驅(qū)動(dòng)器的驅(qū)動(dòng)電流小。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其特征在于上述讀出放大器塊，是在上述第1存儲(chǔ)單元陣列和上述第2存儲(chǔ)單元陣列中共有的。
21.一種半導(dǎo)體器件，包括位線；配置在上述位線延長(zhǎng)方向的第1晶體管和第2晶體管；利用電阻保持信息的存儲(chǔ)元件；以及源極電極，所述半導(dǎo)體器件的特征在于上述第1晶體管的第2節(jié)點(diǎn)、上述第2晶體管的第2節(jié)點(diǎn)和上述存儲(chǔ)元件的一端公共連接，上述存儲(chǔ)元件的另一端連接在上述位線，上述第1晶體管的第1節(jié)點(diǎn)和上述第2晶體管的第1節(jié)點(diǎn)，分別獨(dú)立地連接在上述源極電極。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件。例如，與位線(BL)平行地配置多個(gè)擴(kuò)散層(L)，在擴(kuò)散層(L)之間與位線(BL)交替地配置柵極(G)，對(duì)在位線(BL)方向排列的多個(gè)擴(kuò)散層(L)，按照每個(gè)擴(kuò)散層(L)交叉地配置位線接觸件(BC)和源極節(jié)點(diǎn)接觸件(SC)，在源極節(jié)點(diǎn)接觸件(SC)上設(shè)置相變?cè)瑥亩?個(gè)存儲(chǔ)單元晶體管(Q1、Q2)和1個(gè)相變?cè)?gòu)成1個(gè)存儲(chǔ)單元(MC)。另外，相變?cè)材軌虿辉O(shè)置在源極節(jié)點(diǎn)接觸件(SC)上而設(shè)置在位線接觸件(BC)上。由此，例如能夠?qū)崿F(xiàn)存儲(chǔ)單元晶體管的驅(qū)動(dòng)能力的提高和面積的減小等。
文檔編號(hào)G11C13/00GK1954429SQ20058001590
公開(kāi)日2007年4月25日 申請(qǐng)日期2005年5月19日 優(yōu)先權(quán)日2004年5月25日
發(fā)明者竹村理一郎, 黑土健三, 河原尊之 申請(qǐng)人:株式會(huì)社瑞薩科技