專利名稱：存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及由MISFET(金屬絕緣體半導(dǎo)體場(chǎng)效應(yīng)晶體管)構(gòu)成的多端口SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)，特別是涉及對(duì)SRAM的存儲(chǔ)單元進(jìn)行數(shù)據(jù)讀寫的技術(shù)。
背景技術(shù)：
SRAM在集成電路中用于對(duì)數(shù)據(jù)或指令進(jìn)行高速緩存(cache)、即起到為了與CPU的時(shí)序相一致地將數(shù)據(jù)傳遞到CPU(中央處理單元)而暫時(shí)地保存數(shù)據(jù)的功能或存儲(chǔ)順序電路的狀態(tài)。近年來(lái)，越來(lái)越重視從存儲(chǔ)器讀出數(shù)據(jù)或?qū)Υ鎯?chǔ)器寫入數(shù)據(jù)的速度(rate)。為了提高存儲(chǔ)器的帶寬(bandwidth)，提出了在SRAM中設(shè)置多個(gè)輸入輸出端子的技術(shù)。作為該技術(shù)，可例舉具備一個(gè)讀出端子(read port)和一個(gè)寫入端子(write port)的雙端口(dual port)靜態(tài)存儲(chǔ)單元或具備多個(gè)讀出端子和寫入端子的多端口(multi port)靜態(tài)存儲(chǔ)單元。
圖51是示出現(xiàn)有的SRAM的存儲(chǔ)單元陣列外圍的結(jié)構(gòu)的概念圖。假定存儲(chǔ)單元被配置成m行n列的矩陣狀，將其第i行j列的存儲(chǔ)單元作為MCij來(lái)示出。在圖51中，標(biāo)出了配置在第1行第3列的存儲(chǔ)單元MC13的符號(hào)。
在圖51中示出的SRAM中，采取字線在行方向上延伸且位線在列方向上延伸的結(jié)構(gòu)。字線譯碼器3與字線組30i(i＝1，2，3，…，m-1，m)連接，有選擇地激活與被輸入的行地址RA對(duì)應(yīng)的字線組30i。此外，位線譯碼器4與位線組40j(j＝1，2，3，…，n-1，n)連接，由被輸入的列地址CA使位線組40j有選擇地激活。
在MCij中，字線組30i與位線組40j交叉。即，在行方向上排列的多個(gè)存儲(chǔ)單元中設(shè)置共同的字線組，在列方向上排列的多個(gè)存儲(chǔ)單元中設(shè)置共同的位線組。
字線組30i由寫入字線31i、讀出字線33i和互補(bǔ)讀出字線32i構(gòu)成，后兩者構(gòu)成了讀出字線對(duì)。此外，位線組40j由寫入位線41j、互補(bǔ)寫入位線42j和讀出位線43j構(gòu)成，前兩者構(gòu)成了寫入位線對(duì)。
圖52是例示對(duì)哪一個(gè)存儲(chǔ)單元MC都是共同的結(jié)構(gòu)的電路圖。由于存儲(chǔ)單元MC的結(jié)構(gòu)基本上與行或列的位置(i，j)無(wú)關(guān)，故在此省略了表示行或列的位置的添加字。
存儲(chǔ)單元MC具備構(gòu)成交叉耦合了一對(duì)倒相器L1、L2的鎖存電路的記憶部(在本說(shuō)明書中，稱為「記憶單元」)SC、讀出電路RK和存取晶體管QN3、QN4。
在記憶單元SC中，以晶體管QP1、QN1的串聯(lián)連接構(gòu)成了倒相器L1，以晶體管QP2、QN2的串聯(lián)連接構(gòu)成了倒相器L2。此外，讀出電路RK具備以晶體管QP3、QP4、QN5、QN6的串聯(lián)連接構(gòu)成的三態(tài)倒相器。
采用NMOS晶體管(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)作為晶體管QN1～QN6，采用PMOS晶體管作為晶體管QP1～QP4。例如，NMOS晶體管是表面溝道型的，PMOS晶體管是表面溝道型的或埋入溝道型的。
記憶單元SC具有一對(duì)節(jié)點(diǎn)N1、N2，節(jié)點(diǎn)N1、N2分別存在“H”、“L”的情況和與其相反的情況的一對(duì)記憶狀態(tài)。再有，所謂“H”，意味著與比(VDD+VSS)高的電位對(duì)應(yīng)的邏輯，所謂“L”，意味著與比(VDD+VSS)低的電位對(duì)應(yīng)的邏輯。其中，大多選擇“地”(ground)作為電位VSS。以下，也有“H”、“L”不僅意味著邏輯、而且意味著與該邏輯對(duì)應(yīng)的電位的情況。再有，使“H”、“L”的哪種狀態(tài)對(duì)應(yīng)于SRAM的位的“1”、“0”，是設(shè)計(jì)上的選擇事項(xiàng)。
關(guān)于NMOS晶體管，對(duì)其柵施加了“H”時(shí)導(dǎo)通，施加了“L”時(shí)關(guān)斷。關(guān)于PMOS晶體管，對(duì)其柵施加了“L”時(shí)導(dǎo)通，施加了“H”時(shí)關(guān)斷。在導(dǎo)通的狀態(tài)下，電流流過(guò)源/漏間，兩者間導(dǎo)電性地導(dǎo)通。此外，在關(guān)斷的狀態(tài)下，源/漏間被導(dǎo)電性地?cái)嚅_，幾乎不流過(guò)電流。
節(jié)點(diǎn)N1是倒相器L2的輸入端，對(duì)節(jié)點(diǎn)N2輸出與對(duì)應(yīng)于節(jié)點(diǎn)N1的電位的邏輯互補(bǔ)的邏輯對(duì)應(yīng)的電位。節(jié)點(diǎn)N2是倒相器L1的輸入端，對(duì)節(jié)點(diǎn)N1輸出與對(duì)應(yīng)于節(jié)點(diǎn)N2的電位的邏輯互補(bǔ)的邏輯對(duì)應(yīng)的電位。于是，存在一對(duì)與相互互補(bǔ)的邏輯對(duì)應(yīng)的記憶狀態(tài)。
存取晶體管QN3在節(jié)點(diǎn)N1、N4中分別與記憶單元SC和寫入位線41連接。存取晶體管QN4在節(jié)點(diǎn)N2、N5中分別與記憶單元SC和互補(bǔ)寫入位線42連接。而且，存取晶體管QN3、QN4的柵共同與寫入字線31連接。
在讀出電路RK中，晶體管QP4、QN5的各自的漏共同與節(jié)點(diǎn)N3連接。而且，晶體管QP3、QN6的柵共同與節(jié)點(diǎn)N1連接。此外，晶體管QP4、QN5的柵分別與互補(bǔ)讀出字線32、讀出字線33連接。如上所述，采用雙端口靜態(tài)存儲(chǔ)單元作為存儲(chǔ)單元MC。
在進(jìn)行來(lái)自存儲(chǔ)單元MC的數(shù)據(jù)的讀出的情況下，對(duì)讀出字線33和互補(bǔ)讀出字線32設(shè)定互補(bǔ)的邏輯。而且，將與成為讀出對(duì)象的存儲(chǔ)單元MC的行對(duì)應(yīng)的讀出字線33和互補(bǔ)讀出字線32分別設(shè)定為“H”、“L”，將與除此以外的行對(duì)應(yīng)的讀出字線33和互補(bǔ)讀出字線32分別設(shè)定為“L”、“H”。
于是，成為讀出對(duì)象的存儲(chǔ)單元MC的讀出電路RK的晶體管QP4、QN5都導(dǎo)通。由此，利用晶體管QP3、QN6構(gòu)成的倒相器經(jīng)節(jié)點(diǎn)N3將與節(jié)點(diǎn)N1互補(bǔ)的值供給讀出位線43。另一方面，不是讀出對(duì)象的存儲(chǔ)單元MC的讀出電路RK的晶體管QP4、QN5都關(guān)斷。由此，讀出位線43與不是讀出對(duì)象的存儲(chǔ)單元MC的記憶單元SC斷開。
在進(jìn)行對(duì)存儲(chǔ)單元MC的數(shù)據(jù)的寫入的情況下，將與成為寫入對(duì)象的存儲(chǔ)單元MC的行對(duì)應(yīng)的寫入字線31設(shè)定為“H”，將與除此以外的行對(duì)應(yīng)的寫入字線31設(shè)定為“L”。
于是，成為寫入對(duì)象的存儲(chǔ)單元MC的晶體管QN3、QN4都導(dǎo)通，記憶單元SC的節(jié)點(diǎn)N1、N2分別經(jīng)節(jié)點(diǎn)N4、N5與寫入位線41、互補(bǔ)寫入位線42連接。另一方面，不是寫入對(duì)象的存儲(chǔ)單元MC的晶體管QN3、QN4都關(guān)斷，記憶單元SC的節(jié)點(diǎn)N1、N2與寫入位線41、互補(bǔ)寫入位線42斷開。
如上所述，由于記憶單元SC的節(jié)點(diǎn)N1、N2的邏輯具有互補(bǔ)的關(guān)系，故對(duì)與成為寫入對(duì)象的存儲(chǔ)單元MC的列對(duì)應(yīng)的寫入位線41和互補(bǔ)寫入位線42設(shè)定互補(bǔ)的邏輯。而且，對(duì)節(jié)點(diǎn)N1、N2寫入在寫入位線41和互補(bǔ)寫入位線42中被設(shè)定了的邏輯。
如果寫入工作結(jié)束，則將寫入字線31設(shè)定為“L”，存取晶體管QN3、QN4關(guān)斷。因此，記憶單元SC與寫入位線對(duì)斷開，在記憶單元SC中被保存的數(shù)據(jù)不被改寫，成為備用狀態(tài)。
在上述的結(jié)構(gòu)中，如果在寫入工作時(shí)將寫入字線31設(shè)定為“H”，則在與作為寫入對(duì)象的存儲(chǔ)單元MC相同的行所屬的全部存儲(chǔ)單元MC中，其存取晶體管QN3、QN4都導(dǎo)通。于是，在與作為寫入對(duì)象的存儲(chǔ)單元MC相同的行所屬的、且不是寫入對(duì)象的存儲(chǔ)單元MC中，在寫入工作的期間內(nèi)，節(jié)點(diǎn)N1、N2經(jīng)存取晶體管QN3、QN4分別與寫入位線41、互補(bǔ)寫入位線42連接。
另一方面，對(duì)于與不成為寫入對(duì)象的存儲(chǔ)單元MC的列對(duì)應(yīng)的寫入位線41和互補(bǔ)寫入位線42，通常預(yù)充電為都相等的電位。預(yù)充電的電位例如為VDD、(VDD+VSS)/2、VSS。因而，根據(jù)存儲(chǔ)單元MC的節(jié)點(diǎn)N1、N2的電位，將寫入位線41、互補(bǔ)寫入位線42的一方的電位拉向VSS，此外，將另一方的電位拉向(VDD-Vthn) (其中，對(duì)寫入字線31施加電位VDD，假定晶體管QN3、QN4的閾值電壓Vthn＞0)。這樣，經(jīng)節(jié)點(diǎn)N1、N2的對(duì)已被預(yù)充電的寫入位線對(duì)的電位的施加，導(dǎo)致不必要的功耗。
此外，對(duì)于如上所述由記憶單元SC施加了電位的位線對(duì)，為準(zhǔn)備下一次的寫入工作而進(jìn)行另一次預(yù)充電。此時(shí)，也消耗不必要的功耗。
圖53是示出為防止上述的功耗而提出的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖，例如在美國(guó)專利公報(bào)6,005,794中作了介紹。
在節(jié)點(diǎn)N1與供給電位VSS的電位點(diǎn)(以下，也稱為「電位點(diǎn)VSS」)、例如接地之間串聯(lián)連接了NMOS晶體管QN9、QN10。NM0S晶體管QN9的柵在節(jié)點(diǎn)N4中與寫入位線41連接，NM0S晶體管QN10的柵與寫入字線31連接。同樣，在節(jié)點(diǎn)N2與電位點(diǎn)VSS之間串聯(lián)連接了NMOS晶體管QN11、QN12。NMOS晶體管QN11的柵在節(jié)點(diǎn)N5中與互補(bǔ)寫入位線42連接，NM0S晶體管QN12的柵與寫入字線31連接。
與成為寫入對(duì)象的存儲(chǔ)單元MC對(duì)應(yīng)的(即，被選擇的行的)寫入字線31在寫入工作時(shí)成為“H”，晶體管QN10、QN12導(dǎo)通。而且，由于對(duì)與該存儲(chǔ)單元MC對(duì)應(yīng)的(即，被選擇的列的)寫入位線41、讀出位線43供給互補(bǔ)的邏輯，故只有晶體管QN9、QN10的某一方導(dǎo)通。如果寫入位線41、互補(bǔ)寫入位線42分別是“H”、“L”，則將節(jié)點(diǎn)N1設(shè)定為邏輯“L”。由此，節(jié)點(diǎn)N2為“H”。相反，如果寫入位線41、互補(bǔ)寫入位線42分別是“L”、“H”，則將節(jié)點(diǎn)N2設(shè)定為邏輯“L”。由此，節(jié)點(diǎn)N1為“H”。
這樣，在寫入工作時(shí)，將未被選擇的寫入位線對(duì)都設(shè)定為電位VSS。于是，由于在不是寫入對(duì)象的存儲(chǔ)單元MC中，晶體管QN9、QN10關(guān)斷，故即使是配置在與被選擇的寫入字線31對(duì)應(yīng)的行的、寫入字線31為“H”的存儲(chǔ)單元MC，節(jié)點(diǎn)N1、N2也不由記憶單元SC的外部強(qiáng)制地設(shè)定電位。即，具有不產(chǎn)生上述的不需要的功耗的優(yōu)點(diǎn)。
但是，在該電路中存在變更記憶單元SC的記憶內(nèi)容的寫入工作所需要的時(shí)間長(zhǎng)的問(wèn)題。即，雖然從記憶單元SC的外部將節(jié)點(diǎn)N1、N2的某一方設(shè)定為“L”，但沒有從記憶單元SC的外部將另一方設(shè)定為“H”的功能。例如在使節(jié)點(diǎn)N1、N2分別為“H”、“L”的狀態(tài)朝向與其互補(bǔ)的狀態(tài)反轉(zhuǎn)的情況下，晶體管QN9、QN10導(dǎo)通，打算使節(jié)點(diǎn)N1放電，但由于節(jié)點(diǎn)N2原來(lái)為“L”，不能從記憶單元SC的外部使其成為“H”，故倒相器L1打算使節(jié)點(diǎn)N1保持為“H”。由于為了穩(wěn)定地保持?jǐn)?shù)據(jù)，將記憶單元SC設(shè)計(jì)成具有高的靜態(tài)噪聲容限，故不能只通過(guò)使節(jié)點(diǎn)N1放電而迅速地使記憶單元SC的記憶內(nèi)容反轉(zhuǎn)。

發(fā)明內(nèi)容
本發(fā)明是根據(jù)上述的背景而進(jìn)行的，其目的在于提供一種既可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入、又可降低不需要的功耗的技術(shù)。
本發(fā)明的第1方面是一種存儲(chǔ)器，具備多個(gè)(a)字線組；多個(gè)(b)位線組；以及多個(gè)與一個(gè)上述字線組和一個(gè)上述位線組對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(a)字線組分別具有(a-1)寫入字線，上述(b)位線組分別具有(b-1)寫入位線；以及(b-2)與上述寫入位線對(duì)應(yīng)地被設(shè)置的寫入控制線，上述(c)存儲(chǔ)單元分別具有(c-1)包含第1存儲(chǔ)節(jié)點(diǎn)的記憶單元；以及(c-2)只在對(duì)應(yīng)的上述一個(gè)位線組的上述寫入位線、連接在與上述第1存儲(chǔ)節(jié)點(diǎn)之間的對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下導(dǎo)通的第1開關(guān)，被選擇了的上述位線組中的上述寫入控制線激活，不被選擇的上述位線組中的上述寫入控制線不激活。
本發(fā)明的第2方面是本發(fā)明的第1方面中所述的存儲(chǔ)器，上述位線組的每一個(gè)還具有(b-3)與上述寫入位線對(duì)應(yīng)地被設(shè)置的互補(bǔ)寫入位線，上述記憶單元的每一個(gè)包含(c-1-1)被供給與上述第1存儲(chǔ)節(jié)點(diǎn)中的邏輯互補(bǔ)的邏輯的第2存儲(chǔ)節(jié)點(diǎn)，上述存儲(chǔ)單元的每一個(gè)還具有(c-3)只在對(duì)應(yīng)的上述一個(gè)上述位線組的上述互補(bǔ)寫入位線、連接在與上述第2存儲(chǔ)節(jié)點(diǎn)之間的對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下導(dǎo)通的第2開關(guān)，上述寫入位線和上述互補(bǔ)寫入位線在其所屬的上述位線組被選擇了的情況下取相互互補(bǔ)的邏輯，在不被選擇的情況下取相互相等的邏輯，在一個(gè)上述位線組中，上述寫入控制線取上述寫入位線與上述互補(bǔ)寫入位線的“異或”運(yùn)算值。
本發(fā)明的第3方面是本發(fā)明的第2方面中所述的存儲(chǔ)器，在使非反轉(zhuǎn)地放大上述寫入位線和互補(bǔ)寫入位線的電位后取上述“異或”運(yùn)算值。
本發(fā)明的第4方面是本發(fā)明的第1方面中所述的存儲(chǔ)器，上述第1開關(guān)包含(c-2-1)具備與上述寫入控制線連接的控制電極和第1及第2電流電極的第1晶體管；以及(c-2-2)具備與上述寫入字線連接的控制電極和第1及第2電流電極的第2晶體管，將上述第1晶體管的上述第1及第2電流電極和第2晶體管的上述第1及第2電流電極串聯(lián)地連接在上述第1存儲(chǔ)節(jié)點(diǎn)與上述寫入位線之間。
本發(fā)明的第5方面是本發(fā)明的第4方面中所述的存儲(chǔ)器，上述第1開關(guān)還包含(c-2-3)第3晶體管，具備被供給與上述寫入控制線互補(bǔ)的邏輯的控制電極、與上述第1晶體管的上述第2電流電極連接的第1電流電極和與上述第1晶體管的上述第1電流電極連接的第2電流電極，其導(dǎo)電型與上述第1晶體管的導(dǎo)電型不同；以及(c-2-4)第4晶體管，具備被供給與上述寫入字線互補(bǔ)的邏輯的控制電極、與上述第2晶體管的上述第2電流電極連接的第1電流電極和與上述第2晶體管的上述第1電流電極連接的第2電流電極，其導(dǎo)電型與上述第2晶體管的導(dǎo)電型不同。
本發(fā)明的第6方面是本發(fā)明的第1方面中所述的存儲(chǔ)器，上述第1開關(guān)包含(c-2-1)具備控制電極、與上述寫入位線連接的第1電流電極和與上述第1存儲(chǔ)節(jié)點(diǎn)連接的第2電流電極的第1晶體管；以及(c-2-2)具備與上述寫入控制線連接的控制電極、與上述第1晶體管的上述控制電極連接的第1電流電極和與上述寫入字線連接的第2電流電極的第2晶體管。
本發(fā)明的第7方面是本發(fā)明的第1方面中所述的存儲(chǔ)器，上述第1開關(guān)包含(c-2-1)具備與上述寫入字線連接的控制電極、第1電流電極和與上述寫入控制線連接的第2電流電極的第1晶體管；以及(c-2-2)具備與上述第1晶體管的上述第1電流電極連接的控制電極、與上述寫入位線連接的第1電流電極和與上述第1存儲(chǔ)節(jié)點(diǎn)連接的第2電流電極的第2晶體管。
本發(fā)明的第8方面是一種存儲(chǔ)器，具備多個(gè)(a)字線組；多個(gè)(b)位線組；以及多個(gè)與一個(gè)上述字線組和一個(gè)上述位線組對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(a)字線組分別具有(a-1)寫入字線，上述(b)位線組分別具有(b-1)寫入位線；以及(b-2)與上述寫入位線對(duì)應(yīng)地被設(shè)置的寫入控制線，上述(c)存儲(chǔ)單元分別具有(c-1)包含第1存儲(chǔ)節(jié)點(diǎn)的記憶單元；以及(c-2)只在對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下對(duì)上述第1存儲(chǔ)節(jié)點(diǎn)供給與對(duì)應(yīng)的上述一個(gè)位線組的上述寫入位線中的邏輯互補(bǔ)的邏輯的第1電位設(shè)定部，被選擇了的上述位線組中的上述寫入控制線激活，不被選擇的上述位線組中的上述寫入控制線不激活。
本發(fā)明的第9方面是本發(fā)明的第8方面中所述的存儲(chǔ)器，上述第1電位設(shè)定部包含(c-2-1)供給與第1邏輯對(duì)應(yīng)的電位的第1電位點(diǎn)；(c-2-2)利用上述寫入控制線中的邏輯控制上述第1存儲(chǔ)節(jié)點(diǎn)與第1連接點(diǎn)之間的導(dǎo)通的第1開關(guān)；以及(c-2-3)利用上述寫入位線中的邏輯和上述寫入字線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第1電位點(diǎn)之間的導(dǎo)通的第2開關(guān)。
本發(fā)明的第10方面是本發(fā)明的第9方面中所述的存儲(chǔ)器，上述第1電位設(shè)定部還包含(c-2-4)供給與上述第1邏輯互補(bǔ)的第2邏輯對(duì)應(yīng)的電位的第2電位點(diǎn)；以及(c-2-5)利用上述寫入位線中的邏輯和與上述寫入字線中的邏輯互補(bǔ)的邏輯這兩者控制上述第1連接點(diǎn)與上述第2電位點(diǎn)之間的導(dǎo)通的第3開關(guān)。
本發(fā)明的第11方面是本發(fā)明的第8方面中所述的存儲(chǔ)器，上述第1電位設(shè)定部包含(c-2-1)供給與第1邏輯對(duì)應(yīng)的電位的第1電位點(diǎn)；(c-2-2)利用上述寫入字線中的邏輯控制上述第1存儲(chǔ)節(jié)點(diǎn)與第1連接點(diǎn)之間的導(dǎo)通的第1開關(guān)；以及(c-2-3)利用上述寫入控制線中的邏輯和上述寫入位線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第1電位點(diǎn)之間的導(dǎo)通的第2開關(guān)。
本發(fā)明的第12方面是本發(fā)明的第11方面中所述的存儲(chǔ)器，上述第1電位設(shè)定部還包含(c-2-4)供給與上述第1邏輯互補(bǔ)的第2邏輯對(duì)應(yīng)的電位的第2電位點(diǎn)；以及(c-2-5)利用與上述寫入控制線中的邏輯互補(bǔ)的邏輯和上述寫入位線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第2電位點(diǎn)之間的導(dǎo)通的第3開關(guān)。
本發(fā)明的第13方面是一種存儲(chǔ)器，具備(a)多條寫入字線；(b)多條寫入位線；以及多個(gè)與上述一條字線和上述一條位線對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(c)存儲(chǔ)單元具有(c-1)包含存儲(chǔ)節(jié)點(diǎn)的記憶單元；(c-2)第1晶體管，利用供給上述寫入位線的邏輯來(lái)控制導(dǎo)通；以及(c-3)第2晶體管，利用供給上述寫入字線的邏輯來(lái)控制導(dǎo)通，上述記憶單元還包含第3晶體管，具有與上述存儲(chǔ)節(jié)點(diǎn)連接的第1電流電極、供給與上述第1邏輯互補(bǔ)的邏輯對(duì)應(yīng)的第2電位的第2電流電極和控制電極；以及第4晶體管，具有與上述第3晶體管的上述控制電極連接的第1電流電極、供給上述第2電位的第2電流電極和與上述存儲(chǔ)節(jié)點(diǎn)連接的控制電極，上述存儲(chǔ)節(jié)點(diǎn)只經(jīng)上述第1晶體管與上述第2晶體管的串聯(lián)連接與供給與第1邏輯對(duì)應(yīng)的第1電位的第1電位點(diǎn)連接。
本發(fā)明的第14方面是本發(fā)明的第4方面中所述的存儲(chǔ)器，上述記憶單元由交叉耦合的2個(gè)晶體管構(gòu)成。
本發(fā)明的第15方面是本發(fā)明的第4方面中所述的存儲(chǔ)器，上述第1晶體管的導(dǎo)電型與上述第2晶體管的導(dǎo)電型不同。


圖1是示出本發(fā)明的實(shí)施例1的SRAM的概念圖。
圖2是例示本發(fā)明的實(shí)施例1的一個(gè)存儲(chǔ)單元的電路圖。
圖3是例示三態(tài)倒相器的電路圖。
圖4是例示XOR電路的電路圖。
圖5是例示XOR電路的電路圖。
圖6是例示XOR電路的電路圖。
圖7是例示XOR電路的電路圖。
圖8是例示XOR電路的電路圖。
圖9是例示XOR電路的電路圖。
圖10是示出本發(fā)明的實(shí)施例1的變形的電路圖。
圖11是例示本發(fā)明的實(shí)施例1的示意圖。
圖12是示出本發(fā)明的實(shí)施例2的SRAM的概念圖。
圖13是例示本發(fā)明的實(shí)施例2的一個(gè)存儲(chǔ)單元的電路圖。
圖14是示出本發(fā)明的實(shí)施例2的變形的電路圖。
圖15是示出本發(fā)明的實(shí)施例2的另一變形的電路圖。
圖16是例示本發(fā)明的實(shí)施例3的一個(gè)存儲(chǔ)單元的電路圖。
圖17是示出本發(fā)明的實(shí)施例3的變形的電路圖。
圖18是例示本發(fā)明的實(shí)施例4的一個(gè)存儲(chǔ)單元的電路圖。
圖19是示出本發(fā)明的實(shí)施例4的變形的電路圖。
圖20是例示本發(fā)明的實(shí)施例5的一個(gè)存儲(chǔ)單元的電路圖。
圖21是示出本發(fā)明的實(shí)施例5的第1變形的存儲(chǔ)單元的電路圖。
圖22是示出本發(fā)明的實(shí)施例5的第2變形的存儲(chǔ)單元的電路圖。
圖23是示出本發(fā)明的實(shí)施例5的第3變形的存儲(chǔ)單元的電路圖。
圖24是示出本發(fā)明的實(shí)施例5的第4變形的存儲(chǔ)單元的電路圖。
圖25是示出本發(fā)明的實(shí)施例5的第5變形的存儲(chǔ)單元的電路圖。
圖26是示出本發(fā)明的實(shí)施例5的第6變形的存儲(chǔ)單元的電路圖。
圖27是示出本發(fā)明的實(shí)施例5的第6變形的多個(gè)存儲(chǔ)單元的電路圖。
圖28是例示現(xiàn)有的存取晶體管的剖面圖。
圖29是例示在雙端口SRAM中可采用的存儲(chǔ)單元的電路圖。
圖30是示出本發(fā)明的實(shí)施例7的SRAM的概念圖。
圖31是例示本發(fā)明的實(shí)施例7的一個(gè)存儲(chǔ)單元的電路圖。
圖32是示出本發(fā)明的實(shí)施例7的變形的存儲(chǔ)單元的電路圖。
圖33是例示本發(fā)明的實(shí)施例7的另一變形的存儲(chǔ)單元的電路圖。
圖34是例示本發(fā)明的實(shí)施例8的一個(gè)存儲(chǔ)單元的電路圖。
圖35是例示本發(fā)明的實(shí)施例8的存儲(chǔ)單元的工作的時(shí)序圖。
圖36是示出以矩陣狀配置了本發(fā)明的實(shí)施例8的存儲(chǔ)單元的結(jié)構(gòu)的一部分的電路圖。
圖37是示出本發(fā)明的實(shí)施例8的第1變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖38是示出本發(fā)明的實(shí)施例8的第2變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖39是示出本發(fā)明的實(shí)施例8的第3變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖40是示出本發(fā)明的實(shí)施例8的第4變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖41是示出本發(fā)明的實(shí)施例8的第5變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖42是示出本發(fā)明的實(shí)施例8的第6變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖43是示出本發(fā)明的實(shí)施例8的第7變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖44是示出多個(gè)本發(fā)明的實(shí)施例8的第6變形的存儲(chǔ)單元的電路圖。
圖45是示出多個(gè)本發(fā)明的實(shí)施例8的第7變形的存儲(chǔ)單元的電路圖。
圖46是例示本發(fā)明的實(shí)施例9的存儲(chǔ)單元MC的一種結(jié)構(gòu)的電路圖。
圖47是示出本發(fā)明的實(shí)施例9的變形的電路圖。
圖48是示出本發(fā)明的實(shí)施例9的變形的電路圖。
圖49是示出本發(fā)明的實(shí)施例9的變形的電路圖。
圖50是示出本發(fā)明的實(shí)施例9的另一變形的電路圖。
圖51是示出現(xiàn)有的SRAM的概念圖。
圖52是例示現(xiàn)有的存儲(chǔ)單元的剖面圖。
圖53是例示現(xiàn)有的存儲(chǔ)單元的剖面圖。
圖54是示出雙端口SRAM與控制其工作的裝置的連接的框圖。
具體實(shí)施例方式
在本實(shí)施例中，只要不作特別說(shuō)明，邏輯“H”與字線激活、即被選擇了的狀態(tài)相對(duì)應(yīng)，邏輯“L”與字線沒有激活、即未被選擇的狀態(tài)相對(duì)應(yīng)。即使使這些關(guān)系相反，只要適當(dāng)?shù)卣{(diào)換所使用的晶體管的導(dǎo)電型，下述的說(shuō)明就是妥當(dāng)?shù)摹?br> 實(shí)施例1圖1是示出本發(fā)明的實(shí)施例1的SRAM的存儲(chǔ)單元陣列外圍的結(jié)構(gòu)的概念圖。相對(duì)于現(xiàn)有的SRAM的結(jié)構(gòu)，成為對(duì)位線組40j附加了寫入控制線44j這一點(diǎn)為特征的結(jié)構(gòu)。寫入控制線44j也由位線譯碼器4來(lái)設(shè)定其電位(或邏輯)。具體地說(shuō)，對(duì)寫入控制線44j設(shè)定相當(dāng)于供給寫入位線41j的邏輯與供給互補(bǔ)寫入位線42j的邏輯的“異或”運(yùn)算值(以下，記為「XOR」(exclusive OR))的邏輯。首先，為了簡(jiǎn)單起見，假定在預(yù)充電期間內(nèi)對(duì)寫入位線41j和互補(bǔ)寫入位線42j供給電位VDD、VSS的某一個(gè)，以此來(lái)說(shuō)明。
圖2是例示圖1中示出的一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了行的位置和列的位置的添加字。存儲(chǔ)單元MC具備記憶單元SC、讀出電路RK和都是NMOS晶體管的通過(guò)晶體管MN9、MN10、MN11、MN12。此外，設(shè)置了寫入位線41、互補(bǔ)寫入位線42、讀出位線43、寫入字線31、互補(bǔ)讀出字線32和讀出字線33。
記憶單元SC具有被交叉耦合的一對(duì)倒相器L1、L2，作為各自的輸出端，存在節(jié)點(diǎn)N1、N2。倒相器L1由PMOS晶體管QP1和NMOS晶體管QN1構(gòu)成，PMOS晶體管QP1包含被施加電位VDD的源、與節(jié)點(diǎn)N1連接的漏和與節(jié)點(diǎn)N2連接的柵，NMOS晶體管QN1包含被施加電位VSS的源、與節(jié)點(diǎn)N1連接的漏和與節(jié)點(diǎn)N2連接的柵。同樣，倒相器L2由PMOS晶體管QP2和NMOS晶體管QN2構(gòu)成，PMOS晶體管QP2包含被施加電位VDD的源、與節(jié)點(diǎn)N2連接的漏和與節(jié)點(diǎn)N1連接的柵，NMOS晶體管QN2包含被施加電位VSS的源、與節(jié)點(diǎn)N2連接的漏和與節(jié)點(diǎn)N1連接的柵。
讀出電路RK是傳輸門，由PMOS晶體管QP3、PMOS晶體管QP4、NMOS晶體管QN6、NMOS晶體管QN5構(gòu)成，PMOS晶體管QP3包含被施加電位VDD的源和與節(jié)點(diǎn)N1連接的柵，PMOS晶體管QP4包含在節(jié)點(diǎn)N3中與讀出位線43連接的漏和與互補(bǔ)讀出字線32連接的柵，NMOS晶體管QN6包含被施加電位VSS的源和與節(jié)點(diǎn)N1連接的柵，NMOS晶體管QN5包含在節(jié)點(diǎn)N3中與讀出位線43連接的漏和與讀出字線33連接的柵。晶體管QP3的漏與晶體管QP4的源連接，晶體管QN6的漏與晶體管QN5的源連接。
圖3是例示三態(tài)倒相器的結(jié)構(gòu)的電路圖，實(shí)質(zhì)上示出了讀出電路RK的結(jié)構(gòu)。對(duì)一對(duì)NMOS晶體管的一方的柵和一對(duì)PMOS晶體管的一方的柵共同地供給邏輯A，對(duì)一對(duì)NMOS晶體管的另一方的柵供給邏輯B，對(duì)一對(duì)PMOS晶體管的另一方的柵供給邏輯B(是與B互補(bǔ)的邏輯，在圖中，在B上附加上劃線而示出，以下關(guān)于其它邏輯也是同樣的)如果邏輯B是“L”，則被輸出的邏輯Z不由三態(tài)倒相器來(lái)決定(tristatecondition)。但是，如果邏輯B是“H”，則輸出反轉(zhuǎn)了邏輯A的邏輯Z。
返回到圖2，通過(guò)晶體管MN9、MN10串聯(lián)連接在寫入位線41上的節(jié)點(diǎn)N4與記憶單元SC的節(jié)點(diǎn)N1之間，在寫入控制線44和寫入字線31兩者為“H”的情況下，起到將寫入位線41的邏輯傳遞到節(jié)點(diǎn)N1的開關(guān)的功能。更詳細(xì)地說(shuō)，通過(guò)晶體管MN9的電流電極對(duì)(源漏對(duì))的一方與節(jié)點(diǎn)N1連接，通過(guò)晶體管MN10的電流電極對(duì)的一方與節(jié)點(diǎn)N4連接，通過(guò)晶體管MN9、MN10的電流電極對(duì)的另一方相互間共同地連接。而且，通過(guò)晶體管MN9的柵在節(jié)點(diǎn)N6中與寫入控制線44連接，通過(guò)晶體管MN10的柵在節(jié)點(diǎn)N4中與寫入位線41連接。
同樣，通過(guò)晶體管MN11、MN12串聯(lián)連接在互補(bǔ)寫入位線42上的節(jié)點(diǎn)N5與記憶單元SC的節(jié)點(diǎn)N2之間，在寫入控制線44和寫入字線31兩者為“H”的情況下，起到將互補(bǔ)寫入位線42的邏輯傳遞到節(jié)點(diǎn)N2的開關(guān)的功能。更詳細(xì)地說(shuō)，通過(guò)晶體管MN11的電流電極對(duì)的一方與節(jié)點(diǎn)N2連接，通過(guò)晶體管MN12的電流電極對(duì)的一方與節(jié)點(diǎn)N5連接，通過(guò)晶體管MN11、MN12的電流電極對(duì)的另一方相互間共同地連接。而且，通過(guò)晶體管MN11的柵在節(jié)點(diǎn)N6中與寫入控制線44連接，通過(guò)晶體管MN12的柵在節(jié)點(diǎn)N4中與寫入位線41連接。
通過(guò)晶體管MN10、MN12與圖53中示出的晶體管QN10、QN12類似，其工作與寫入字線31中的邏輯有關(guān)，但其源不與VSS的連接，而是分別與寫入位線41、互補(bǔ)寫入位線42連接，在這一點(diǎn)上不同。此外，通過(guò)晶體管MN9、MN11與圖53中示出的晶體管QN9、QN11類似，分別介于通過(guò)晶體管MN10與節(jié)點(diǎn)N1之間和晶體管MN12與節(jié)點(diǎn)N2之間，但其導(dǎo)通都與寫入控制線44中的邏輯有關(guān)，在這一點(diǎn)上不同。
對(duì)于這樣的結(jié)構(gòu)的存儲(chǔ)單元的寫入工作如下所述。被選擇的寫入字線31成為“H”，通過(guò)晶體管MN10、MN12導(dǎo)通。而且，構(gòu)成寫入位線對(duì)的寫入位線41、互補(bǔ)寫入位線42的某一方成為“H”，另一方成為“L”。與此相對(duì)應(yīng)，由于寫入控制線44成為“H”，故通過(guò)晶體管MN9、MN11導(dǎo)通。
因而，記憶單元SC的節(jié)點(diǎn)N1經(jīng)通過(guò)晶體管MN9、MN10在節(jié)點(diǎn)N4中與寫入位線41連接，節(jié)點(diǎn)N2經(jīng)通過(guò)晶體管MN11、MN12在節(jié)點(diǎn)N5中與互補(bǔ)寫入位線42連接。由于將在寫入位線41、互補(bǔ)寫入位線42中被設(shè)定的邏輯分別寫入N1、N2，故如果與圖53中示出的電路相比，則使記憶單元SC中記憶了的數(shù)據(jù)反轉(zhuǎn)所需要的時(shí)間縮短了。
為了考察電位的大小，將通過(guò)晶體管MN9、MN10的閾值電壓定為電位Vthn，假定對(duì)寫入控制線44、寫入字線31和寫入位線41供給電位VDD作為“H”。由于在節(jié)點(diǎn)N4與節(jié)點(diǎn)N1之間介入通過(guò)晶體管MN9、MN10，故利用這2個(gè)晶體管的襯底效應(yīng)，對(duì)節(jié)點(diǎn)N1施加電位(VDD-2Vthn)。
如果電位差(VDD-VSS)為1V以下，則也有記憶單元SC的倒相器L1、L2將電位(VDD-2Vthn)不是識(shí)別為“H”而是識(shí)別為“L”的可能性。為了防止這一點(diǎn)，也可將對(duì)寫入字線31作為“H”施加的電位設(shè)定為比VDD高、例如為(VDD+2Vthn)。此外，即使將對(duì)寫入字線31和寫入控制線44作為“H”施加的電位都設(shè)定為電位(VDD+2Vthn)，也可得到同樣的效果。
以下說(shuō)明配置在與配置在與被選擇的寫入字線31對(duì)應(yīng)的行的未被選擇的寫入位線對(duì)對(duì)應(yīng)的列的存儲(chǔ)單元MC的工作。在這樣的存儲(chǔ)單元MC中，利用預(yù)充電將寫入位線41、互補(bǔ)寫入位線42都設(shè)定為“H”或“L”。與其相對(duì)應(yīng)，寫入控制線44被設(shè)定為“L”。換言之，在未被選擇的列中，寫入控制線44為“L”。因而，即使寫入字線31為“H”、晶體管MN10、MN12導(dǎo)通，晶體管MN9、MN11也關(guān)斷，記憶單元SC不會(huì)影響寫入位線41、互補(bǔ)寫入位線42的電位。于是，既可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入，又可降低不必要的功耗。
圖4至圖9是例示從邏輯A、B作為兩者的“異或”運(yùn)算值得到邏輯Z的XOR電路的電路圖。為了對(duì)于寫入控制線44得到供給寫入位線41的邏輯與供給互補(bǔ)寫入位線42的邏輯的“異或”運(yùn)算值，可采用這些XOR電路。在圖1中示出了將XOR電路內(nèi)置于位線譯碼器4中的形態(tài)，但也可采取與位線譯碼器4分開地設(shè)置位線譯碼器4的形態(tài)。
例如，說(shuō)明圖7中示出的XOR電路的工作。在邏輯A為“H”時(shí)，由PMOS晶體管TP1和NMOS晶體管TN1構(gòu)成的倒相器對(duì)節(jié)點(diǎn)J1供給邏輯“L”。另一方面，對(duì)節(jié)點(diǎn)J2供給邏輯A、即供給“H”。PMOS晶體管TP2和NMOS晶體管TN2串聯(lián)地連接在節(jié)點(diǎn)J2、J1之間，兩者起到倒相器的功能。該倒相器輸入邏輯B，對(duì)節(jié)點(diǎn)J3輸出邏輯B作為邏輯Z。此時(shí)，由于PMOS晶體管TP3和NMOS晶體管TN3構(gòu)成的傳輸門已關(guān)斷，故在節(jié)點(diǎn)J3中邏輯B與邏輯B不發(fā)生沖突。
在邏輯A為“L”時(shí)，節(jié)點(diǎn)J1、J2分別為“H”和“L”。于是，晶體管TP3、TN3兩者導(dǎo)通，將邏輯B作為邏輯Z供給節(jié)點(diǎn)J3。另一方面，在邏輯B為“H”的情況下，利用NMOS晶體管TN2將節(jié)點(diǎn)J1中的邏輯“H”傳遞到節(jié)點(diǎn)J3，在邏輯B為“L”的情況下，利用PMOS晶體管TP2將節(jié)點(diǎn)J2中的邏輯“L”傳遞到節(jié)點(diǎn)J3。于是，即使在哪一種情況下，都在節(jié)點(diǎn)J3中將邏輯B作為邏輯Z來(lái)供給。
根據(jù)以上的工作，圖7的電路供給邏輯A、B的XOR。為了得到與“異或”運(yùn)算值互補(bǔ)的值(XNORexclusive NOR)，可再使輸出反轉(zhuǎn)，也可只反轉(zhuǎn)邏輯A、邏輯B的某一方、輸入到用于得到XOR的電路中。
圖10是示出本實(shí)施例的變形的電路圖。如果與圖2中示出的結(jié)構(gòu)相比，則由寫入控制線44的邏輯來(lái)控制開關(guān)的晶體管MN9和由寫入字線31的邏輯來(lái)控制開關(guān)的晶體管MN10串聯(lián)地連接在節(jié)點(diǎn)N1、N4之間這一點(diǎn)是共同的，而調(diào)換了其位置這一點(diǎn)是不同的。同樣，如果將晶體管MN11、MN12也與圖2中示出的結(jié)構(gòu)相比，則在節(jié)點(diǎn)N2、N5之間的位置調(diào)換了。當(dāng)然，在這樣的結(jié)構(gòu)中，也能得到與圖2中示出的結(jié)構(gòu)同樣的效果。
圖11是例示晶體管MN9、MN10、MN11、MN12的結(jié)構(gòu)的示意圖。在記憶單元SC中，為了簡(jiǎn)單起見，分別用記號(hào)示出了倒相器L1、L2，另一方面，與寫入位線41、互補(bǔ)寫入位線42、寫入控制線44、寫入字線31一起，在平面圖上示出了通過(guò)晶體管MN9、MN10、MN11、MN12的結(jié)構(gòu)。圖中，在圓括弧內(nèi)記載的符號(hào)與在圖10中示出的結(jié)構(gòu)相對(duì)應(yīng)，在其左側(cè)記載的符號(hào)與在圖2中示出的結(jié)構(gòu)相對(duì)應(yīng)。
按照?qǐng)D2中示出的結(jié)構(gòu)說(shuō)明圖11。在有源區(qū)R1中形成通過(guò)晶體管MN9、MN10。通過(guò)晶體管MN9的電流電極對(duì)的一方與節(jié)點(diǎn)N1連接，通過(guò)晶體管MN10的電流電極對(duì)的一方與寫入位線41連接。通過(guò)晶體管MN9、MN10的電流電極對(duì)的另一方相互間共有源漏區(qū)SD1。同樣，在有源區(qū)R2中形成通過(guò)晶體管MN11、MN12。通過(guò)晶體管MN11的電流電極對(duì)的一方與節(jié)點(diǎn)N2連接，通過(guò)晶體管MN12的電流電極對(duì)的一方與互補(bǔ)寫入位線42連接。通過(guò)晶體管MN11、MN12的電流電極對(duì)的另一方相互間共有源漏區(qū)SD2。
而且，將起到晶體管MN9、MN11的柵的作用的柵布線G1和起到晶體管MN10、MN12的柵的作用的柵布線G2都經(jīng)未圖示的柵絕緣膜被設(shè)置在有源區(qū)R1、R2的上方。寫入控制線44和寫入字線31設(shè)置在柵布線G1、G2的上方。寫入控制線44和寫入字線31分別經(jīng)通路接點(diǎn)V1、V2與柵布線G1、G2連接。
如上所述，由于通過(guò)晶體管MN9、MN10共有源漏區(qū)SD1，通過(guò)晶體管MN11、MN12共有源漏區(qū)SD2，故可以小的面積來(lái)配置這些晶體管。
再有，也可在預(yù)充電的期間內(nèi)對(duì)寫入位線41j和互補(bǔ)寫入位線42j施加電位(VDD+VSS)/2。此時(shí)，在XOR電路的前級(jí)設(shè)置對(duì)寫入位線41j和互補(bǔ)寫入位線42j的各自的電位進(jìn)行非反轉(zhuǎn)放大的電路即可。例如，假定VSS＝0V，如果增大XOR電路的輸入容限、容許電位2VDD的輸入，則將該放大電路的放大率設(shè)定為2倍即可。由此，即使預(yù)充電的電位是VDD/2也好、VDD也好，XOR電路的一對(duì)輸入都為“H”。此外，如果預(yù)充電的電位是VSS，則XOR電路的一對(duì)輸入都為“L”。因而，可獲得本實(shí)施例的效果。
實(shí)施例2圖12是本發(fā)明的實(shí)施例2的SRAM的存儲(chǔ)單元陣列外圍的結(jié)構(gòu)的概念圖。對(duì)于在實(shí)施例1中示出的SRAM的結(jié)構(gòu)來(lái)說(shuō)，成為以對(duì)位線組40j附加了互補(bǔ)寫入控制線45j、對(duì)字線組30j附加了互補(bǔ)寫入字線34j為特征的結(jié)構(gòu)。
分別由位線譯碼器4和字線譯碼器3設(shè)定互補(bǔ)寫入控制線45j、互補(bǔ)寫入字線34j的電位(或邏輯)。具體地說(shuō)，對(duì)互補(bǔ)寫入控制線45j、互補(bǔ)寫入字線34j供給分別與寫入控制線44j、寫入字線31j互補(bǔ)的邏輯。
圖13是例示圖12中示出的有關(guān)存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了行的位置和列的位置的添加字。存儲(chǔ)單元MC與圖2中示出的結(jié)構(gòu)相比，附加地設(shè)置了都是PMOS晶體管的通過(guò)晶體管MP9、MP10、MP11、MP12，此外，附加地設(shè)置了互補(bǔ)寫入控制線45和互補(bǔ)寫入字線34。
通過(guò)晶體管MP9、MP10、MP11、MP12分別與通過(guò)晶體管MN9、MN10、MN11、MN12并聯(lián)地連接。而且，供給通過(guò)晶體管MP9、MP10、MP11、MP12的柵的邏輯與供給通過(guò)晶體管MN9、MN10、MN11、MN12的柵的邏輯彼此互補(bǔ)。即，通過(guò)晶體管MP9、MP11的柵在節(jié)點(diǎn)N7中與互補(bǔ)寫入控制線45連接，通過(guò)晶體管MP10、MP12的柵與互補(bǔ)寫入字線34連接。
因而，通過(guò)晶體管MP9、MP10、MP11、MP12分別與通過(guò)晶體管MN9、MN10、MN11、MN12一起構(gòu)成了傳輸門。因而，與圖2中示出的結(jié)構(gòu)相比，在從寫入位線41對(duì)節(jié)點(diǎn)N1傳遞邏輯“H”時(shí)(或從互補(bǔ)寫入位線42對(duì)節(jié)點(diǎn)N2傳遞邏輯“H”時(shí))不產(chǎn)生因襯底效應(yīng)引起的閾值電壓Vthn這部分的下降。于是，具有不使用使對(duì)寫入字線31供給的電位升壓的升壓電路的優(yōu)點(diǎn)。
圖14是示出本實(shí)施例的變形的電路圖，如果按照實(shí)施例1來(lái)說(shuō)，則相當(dāng)于圖10。即，圖14中示出的結(jié)構(gòu)與圖13中示出的結(jié)構(gòu)相比，通過(guò)晶體管MN9、MP9構(gòu)成的傳輸門與通過(guò)晶體管MN10、MP10構(gòu)成的傳輸門的位置在節(jié)點(diǎn)N1、N4之間進(jìn)行了調(diào)換，通過(guò)晶體管MN11、MP11構(gòu)成的傳輸門與通過(guò)晶體管MN12、MP120構(gòu)成的傳輸門的位置在節(jié)點(diǎn)N2、N5之間進(jìn)行了調(diào)換。當(dāng)然，即使在這樣的結(jié)構(gòu)中，也能得到本實(shí)施例的效果。
當(dāng)然，與通過(guò)晶體管MN9、MN10同樣，通過(guò)晶體管MP9、MP10也共有源漏區(qū)，可節(jié)約必要的面積。關(guān)于通過(guò)晶體管MP11、MP12也是同樣的。
再有，即使用傳輸門來(lái)代替存取晶體管，也能避免因襯底效應(yīng)引起的閾值電壓Vthn這部分的下降。圖15示出了對(duì)于圖52中示出的電路附加互補(bǔ)寫入字線34、將存取晶體管QN3置換為PMOS晶體管MP10和NMOS晶體管MN10構(gòu)成的傳輸門、將存取晶體管QN4置換為PMOS晶體管MP12和NMOS晶體管MN12構(gòu)成的傳輸門的結(jié)構(gòu)。
與圖14中示出的結(jié)構(gòu)相同，由于晶體管MN10、MN12由寫入字線31的邏輯來(lái)控制其導(dǎo)通，晶體管MP10、MP12由互補(bǔ)寫入字線34的邏輯來(lái)控制其導(dǎo)通，故可避免因襯底效應(yīng)引起的閾值電壓Vthn這部分的下降。因而，沒有必要對(duì)供給寫入字線31的電位進(jìn)行升壓。此外，與圖13或圖14中示出的結(jié)構(gòu)相比，圖15中示出的結(jié)構(gòu)有下述優(yōu)點(diǎn)減少一個(gè)傳輸門，在記憶單元SC中存取的時(shí)間縮短，而且，面積的損耗也小，且也沒有必要設(shè)置寫入控制線44及XOR電路。但是，與本實(shí)施例不同，在未被選擇的列的存儲(chǔ)單元MC中避免記憶單元SC與寫入位線對(duì)之間的電位的沖突的功能變差。
實(shí)施例3圖16是例示本實(shí)施例的一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了表示行的位置和列的位置的添加字，但可作為圖1中示出的MCij的每一個(gè)來(lái)采用。
存儲(chǔ)單元MC與圖52中示出的結(jié)構(gòu)相比，設(shè)置了都是NMOS晶體管的存取晶體管MN2、MN4和控制晶體管MN1、MN3，來(lái)代替存取晶體管QN3、QN4。
存取晶體管MN2與存取晶體管QN3相同，控制節(jié)點(diǎn)N1與節(jié)點(diǎn)N4之間的導(dǎo)通。而且，在其柵上連接寫入字線31這一點(diǎn)與存取晶體管QN3相同，但在介入控制晶體管MN1這一點(diǎn)上不同。存取晶體管MN4也控制節(jié)點(diǎn)N2與節(jié)點(diǎn)N5之間的導(dǎo)通。而且，在其柵上連接寫入字線31這一點(diǎn)與存取晶體管QN4相同，但在介入控制晶體管MN3這一點(diǎn)上不同。
由于控制晶體管MN1、MN3的柵經(jīng)節(jié)點(diǎn)N6與寫入控制線44連接，故與實(shí)施例1相同，節(jié)點(diǎn)N1與節(jié)點(diǎn)N4之間和節(jié)點(diǎn)N2與節(jié)點(diǎn)N5之間的導(dǎo)通都只限于寫入字線31和寫入控制線44兩者為“H”的情況。因而，與實(shí)施例1相同，既可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入，又可降低不必要的功耗。
在上述的結(jié)構(gòu)中，控制晶體管MN1與存取晶體管MN2或控制晶體管MN3與存取晶體管MN4不能共用源漏區(qū)這一點(diǎn)與實(shí)施例中示出的結(jié)構(gòu)相比，是不利的。
但是，控制晶體管MN1、MN3都依存于寫入控制線44中的邏輯而導(dǎo)通，而且利用其導(dǎo)通將寫入字線31中的邏輯傳遞到存取晶體管MN2、MN4的柵。因此，可進(jìn)行將控制晶體管MN3合并到MN1中的變形，可縮小必要的面積。
實(shí)施例4圖18是例示本實(shí)施例的一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了表示行的位置和列的位置的添加字，但可作為圖1中示出的MCij的每一個(gè)來(lái)采用。存儲(chǔ)單元MC與圖16中示出的結(jié)構(gòu)相比，將控制晶體管MN1、MN3置換為控制晶體管MN5、MN6。
控制晶體管MN5、MN6的柵共同地與寫入字線31連接。此外，控制晶體管MN5介于寫入位線41與存取晶體管MN2的柵之間，控制晶體管MN6介于互補(bǔ)寫入位線42與存取晶體管MN4的柵之間。因而，與實(shí)施例1相同，節(jié)點(diǎn)N1與節(jié)點(diǎn)N4之間和節(jié)點(diǎn)N2與節(jié)點(diǎn)N5之間的導(dǎo)通都只限于寫入字線31和寫入控制線44兩者為“H”的情況。因而，與實(shí)施例1相同，既可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入，又可降低不必要的功耗。
在上述的結(jié)構(gòu)中，控制晶體管MN5與存取晶體管MN2或控制晶體管MN6與存取晶體管MN4不能共用源漏區(qū)這一點(diǎn)與實(shí)施例中示出的結(jié)構(gòu)相比，是不利的。
但是，控制晶體管MN5、MN6都依存于寫入控制線44中的邏輯而導(dǎo)通，而且利用其導(dǎo)通將寫入控制線44中的邏輯傳遞到存取晶體管MN2、MN4的柵。因此，也可進(jìn)行將控制晶體管MN6合并到MN5中的變形，可縮小必要的面積。
實(shí)施例5圖20是例示本實(shí)施例的一個(gè)存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了表示行的位置和列的位置的添加字，但可作為圖12中示出的MCij的每一個(gè)來(lái)采用。但不需要互補(bǔ)寫入控制線45。存儲(chǔ)單元MC與圖53中示出的結(jié)構(gòu)相比，主要有2點(diǎn)不同。
作為第1個(gè)不同點(diǎn)，晶體管QN9不直接與節(jié)點(diǎn)N2連接，而是在兩者之間介入了通過(guò)晶體管MN11。而且，與實(shí)施例1相同，通過(guò)晶體管MN9、MN11的柵在節(jié)點(diǎn)N6中與寫入控制線44連接。分別示出了，將晶體管QN9、MN9的連接點(diǎn)作為節(jié)點(diǎn)N8，將晶體管QN11、MN11的連接點(diǎn)作為節(jié)點(diǎn)N9。
作為第2個(gè)不同點(diǎn)，在供給電位VDD的電位點(diǎn)(以下，也稱為「電位點(diǎn)VDD」)與節(jié)點(diǎn)N8之間串聯(lián)連接了都是PMOS晶體管的晶體管MP3、MP4。同樣，在電位點(diǎn)VDD與節(jié)點(diǎn)N9之間串聯(lián)連接了都是PMOS晶體管的晶體管MP5、MP6。在晶體管MP4、MP6的任一個(gè)中，對(duì)電流電極對(duì)的一方施加VDD，其柵與互補(bǔ)寫入字線34連接。而且，晶體管MP3、MP5的電流電極對(duì)的一方分別與節(jié)點(diǎn)N8、N9連接。晶體管MP3、MP4的電流電極對(duì)的另一方相互間、晶體管MP5、MP6的電流電極對(duì)的另一方相互間分別共同地連接。晶體管MP3、MP5的的柵分別與寫入位線41、互補(bǔ)寫入位線42連接。
在以上的結(jié)構(gòu)中，由于設(shè)置了可從記憶單元SC的外部將節(jié)點(diǎn)N1設(shè)定為“H”的晶體管MP3、MP5和將節(jié)點(diǎn)N2設(shè)定為“H”的晶體管MP5、MP6，故可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入。而且，節(jié)點(diǎn)N1、N8之間的導(dǎo)通和節(jié)點(diǎn)N2、N9之間的導(dǎo)通分別由于通過(guò)晶體管MN9、MN10而都依存于寫入控制線44的邏輯。于是，可減少起因于節(jié)點(diǎn)N1與寫入位線41、節(jié)點(diǎn)N2與互補(bǔ)寫入位線42之間的電位的沖突的不需要的功耗。
晶體管MP3、MP4、QN9、QN10和晶體管MP5、MP6、QN11、QN12構(gòu)成了分別以節(jié)點(diǎn)N8、N9為輸出端的三態(tài)倒相器。以下，用這些三態(tài)倒相器的工作的觀點(diǎn)來(lái)說(shuō)明本實(shí)施例的存儲(chǔ)單元MC的工作。
這些三態(tài)倒相器只在寫入字線31為“H”、因而互補(bǔ)寫入字線34為“L”的情況下起到倒相器的功能。即，對(duì)節(jié)點(diǎn)N8供給與寫入位線41的邏輯互補(bǔ)的邏輯，對(duì)節(jié)點(diǎn)N9供給與互補(bǔ)寫入位線42的邏輯互補(bǔ)的邏輯。而且，在寫入字線31為“L”、因而互補(bǔ)寫入字線34為“H”的情況下，即使例如晶體管MP3、QN9導(dǎo)通，節(jié)點(diǎn)N8的電位也不由三態(tài)倒相器來(lái)設(shè)定(tristate condition)。此外，即使例如晶體管MP5、QN11導(dǎo)通，節(jié)點(diǎn)N9的電位也不由三態(tài)倒相器來(lái)設(shè)定。
在作為寫入對(duì)象的存儲(chǔ)單元MC所屬的行的字線組30、即被選擇的字線組30中，分別對(duì)寫入字線31、互補(bǔ)寫入字線34供給“H”、“L”的電位，對(duì)節(jié)點(diǎn)N8、N9分別供給與寫入位線41、互補(bǔ)寫入位線42互補(bǔ)的邏輯。此外，由于在作為寫入對(duì)象的存儲(chǔ)單元MC所屬的列的位線組40、即被選擇的位線組40中，分別對(duì)寫入位線41、互補(bǔ)寫入位線42供給互補(bǔ)的邏輯，故寫入控制線44中的邏輯為“H”，通過(guò)晶體管MN9、MN11導(dǎo)通。因而，即使在例如使記憶單元SC的記憶內(nèi)容反轉(zhuǎn)的情況下，也迅速地在節(jié)點(diǎn)N1、N2中記憶分別與寫入位線41、互補(bǔ)寫入位線42互補(bǔ)的邏輯。
在與被選擇的字線組30對(duì)應(yīng)的行中配置的存儲(chǔ)單元MC中，三態(tài)倒相器起到倒相器的功能。但是，在與不被選擇的位線組40對(duì)應(yīng)的列中配置的存儲(chǔ)單元MC中，由于寫入位線41、互補(bǔ)寫入位線42被預(yù)充電到互相大致相等的電位，故寫入控制線44中的邏輯為“L”，通過(guò)晶體管MN9、MN11不導(dǎo)通。于是，節(jié)點(diǎn)N1與寫入位線41、節(jié)點(diǎn)N2與互補(bǔ)寫入位線42之間被斷開，可減少起因于電位的沖突的不需要的功耗。
為了避免因襯底效應(yīng)引起的通過(guò)晶體管MN9、MN10的閾值電壓這部分的電壓下降，也可將其置換成傳輸門?；蛘?，為了補(bǔ)償通過(guò)晶體管MN9、MN10的襯底效應(yīng)，也可將寫入字線31的電位升高閾值電壓這部分的電位。
圖21是示出本實(shí)施例的第1變形的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。相對(duì)于圖20中示出的結(jié)構(gòu)，具有調(diào)換了晶體管QN9、QN10的串聯(lián)連接的順序、調(diào)換了晶體管QN11、QN12的串聯(lián)連接的順序的結(jié)構(gòu)。當(dāng)然，即使在這樣的變形中，也能得到本實(shí)施例的效果。
圖22是示出本實(shí)施例的第2變形的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。相對(duì)于圖21中示出的結(jié)構(gòu)，去掉了對(duì)記憶單元SC供給邏輯“H”的晶體管MP3、MP4、MP5、MP6。再者，調(diào)換了通過(guò)晶體管MN9與晶體管QN10的串聯(lián)連接的順序、調(diào)換了通過(guò)晶體管MN11與QN12的串聯(lián)連接的順序。
或者，如果與圖53中示出的電路相比，則調(diào)換了晶體管QN9、QN10的在與節(jié)點(diǎn)N1與電位點(diǎn)VSS之間的串聯(lián)連接的順序，而且，在晶體管QN9、QN10之間介入了利用寫入控制線44的邏輯控制導(dǎo)通的通過(guò)晶體管MN9。同樣，調(diào)換了晶體管QN11、QN12的在與節(jié)點(diǎn)N2與電位點(diǎn)VSS之間的串聯(lián)連接的順序，而且，在晶體管QN11、QN12之間介入了利用寫入控制線44的邏輯控制導(dǎo)通的通過(guò)晶體管MN11。
在這樣的結(jié)構(gòu)中，不能從外部對(duì)記憶單元SC設(shè)定“H”。因而，在不能迅速地進(jìn)行使記憶單元SC的記憶內(nèi)容反轉(zhuǎn)的寫入這一點(diǎn)上是不利的。但是，與圖20或圖21中示出的結(jié)構(gòu)相比，具有不需要互補(bǔ)寫入字線34、可作為圖1中示出的SRAM的存儲(chǔ)單元MC采用的優(yōu)點(diǎn)。此外，與圖53中示出的結(jié)構(gòu)相比，在可將不被選擇的位線組40的寫入位線41、互補(bǔ)寫入位線42的電位預(yù)充電到“L”“H”的某一個(gè)這一點(diǎn)上也是有利的。
當(dāng)然，晶體管QN10、MN9、QN9的串聯(lián)連接的順序有6種，即使采用哪一種順序，也能得到上述的效果。關(guān)于晶體管QN12、MN11、QN11的串聯(lián)連接的順序也是同樣的。
圖23是本實(shí)施例的第3變形的雙寫入端口型的靜態(tài)存儲(chǔ)單元的電路圖。在此，設(shè)置了2組字線組(除互補(bǔ)讀出字線32、讀出字線33外)、位線組(除讀出位線43外)和與位線組對(duì)應(yīng)的三態(tài)倒相器。在第1組和第2組中采用了分別對(duì)于圖21中所采用的符號(hào)在末尾附加記號(hào)a、b而得到的符號(hào)。
即使在這樣的雙寫入端口型的靜態(tài)存儲(chǔ)單元中，也能在使記憶單元SC的記憶內(nèi)容反轉(zhuǎn)的情況下迅速地記憶，減少起因于電位的沖突的不需要的功耗。
圖24是示出本實(shí)施例的第4變形的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。相對(duì)于圖21中示出的結(jié)構(gòu)，變更了成為介于三態(tài)倒相器的輸出端的節(jié)點(diǎn)N8與晶體管MP3、QN9和節(jié)點(diǎn)N1之間的元件的結(jié)構(gòu)、成為介于另一三態(tài)倒相器的輸出端的節(jié)點(diǎn)N9與晶體管MP5、QN11和節(jié)點(diǎn)N2之間的元件的結(jié)構(gòu)。
節(jié)點(diǎn)N8經(jīng)PMOS晶體管MP9與晶體管MP3連接，經(jīng)NMOS晶體管MN9與晶體管QN9連接，經(jīng)NMOS晶體管QN10與存儲(chǔ)節(jié)點(diǎn)N1連接。節(jié)點(diǎn)N9經(jīng)PMOS晶體管MP11與晶體管MP5連接，經(jīng)NMOS晶體管MN11與晶體管QN11連接，經(jīng)NMOS晶體管QN12與存儲(chǔ)節(jié)點(diǎn)N2連接。
在該變形中，不采用互補(bǔ)寫入字線34，代之以采用互補(bǔ)寫入控制線45。而且，晶體管MP9、MP11的柵在節(jié)點(diǎn)N7中與互補(bǔ)寫入控制線45連接，晶體管MN9、MN11的柵在節(jié)點(diǎn)N6中與寫入控制線44連接。此外，晶體管QN10、QN12的柵與寫入字線31連接。
在被選擇的行中，寫入字線31激活，晶體管QN10、QN12導(dǎo)通。于是，節(jié)點(diǎn)N1、N2分別與節(jié)點(diǎn)N8、N9導(dǎo)通。而且，由于在被選擇的列中寫入控制線44、互補(bǔ)寫入控制線45分別為“H”、“L”，故晶體管MP9、MP11、MN9、MN11都導(dǎo)通。于是，對(duì)作為寫入對(duì)象的存儲(chǔ)單元MC的節(jié)點(diǎn)N1、N2分別經(jīng)節(jié)點(diǎn)N8、N9供給使供給寫入位線41的邏輯、供給互補(bǔ)寫入位線42的邏輯的每一個(gè)反轉(zhuǎn)了的應(yīng)寫入的數(shù)據(jù)。即使在使記憶單元SC的記憶的數(shù)據(jù)反轉(zhuǎn)的情況下，也可迅速地進(jìn)行上述數(shù)據(jù)的供給。
在雖然配置在被選擇的行中但沒有成為寫入對(duì)象的存儲(chǔ)單元MC(即，配置在未被選擇的列上的存儲(chǔ)單元MC)中，寫入控制線44、互補(bǔ)寫入控制線45分別為“L”、“H”，故晶體管MP9、MP11、MN9、MN11都關(guān)斷。節(jié)點(diǎn)N8、N9成為tristate condition。因而，不從記憶單元SC的外部強(qiáng)制性地對(duì)節(jié)點(diǎn)N1、N2設(shè)定邏輯，可防止起因于電位的沖突的不需要的功耗。
圖25是示出本實(shí)施例的第5變形的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。相對(duì)于圖24的結(jié)構(gòu)，該結(jié)構(gòu)如下那樣構(gòu)成交換了節(jié)點(diǎn)N8與電位點(diǎn)VDD之間的晶體管MP3、MP9的串聯(lián)連接的順序，交換了節(jié)點(diǎn)N8與電位點(diǎn)VSS之間的晶體管MN9、QN9的串聯(lián)連接的順序，交換了節(jié)點(diǎn)N9與電位點(diǎn)VDD之間的晶體管MP5、MP11的串聯(lián)連接的順序，交換了節(jié)點(diǎn)N9與電位點(diǎn)VSS之間的晶體管MN11、QN11的串聯(lián)連接的順序。因而，即使在圖25中示出的結(jié)構(gòu)中，也有迅速地寫入數(shù)據(jù)且減少不需要的功耗的效果。
圖26是示出本實(shí)施例的第6變形的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。相對(duì)于圖21中示出的結(jié)構(gòu)，交換了節(jié)點(diǎn)N8與電位點(diǎn)VDD之間的晶體管MP3、MP4的串聯(lián)連接的順序，交換了節(jié)點(diǎn)N9與電位點(diǎn)VSS之間的晶體管MP5、MP6的串聯(lián)連接的順序，再者，合并了晶體管MP4、MP6，作為一個(gè)晶體管來(lái)設(shè)置。同樣，交換了節(jié)點(diǎn)N8與電位點(diǎn)VSS之間的晶體管QN9、QN10的串聯(lián)連接的順序，交換了節(jié)點(diǎn)N9與電位點(diǎn)VSS之間的晶體管QN11、QN12的串聯(lián)連接的順序，再者，合并了晶體管QN11、QN12，作為一個(gè)晶體管來(lái)設(shè)置。于是，與圖21中示出的結(jié)構(gòu)相比，可減少晶體管的數(shù)目，可減小為得到本實(shí)施例的效果所必要的面積。
節(jié)點(diǎn)N8、N9以與圖53中示出的節(jié)點(diǎn)N1、N2相同的連接關(guān)系與電位點(diǎn)VSS連接。但是，在節(jié)點(diǎn)N8與N1之間和節(jié)點(diǎn)N9與N2之間分別利用晶體管MN9、MN11只在寫入控制線44都為“H”時(shí)導(dǎo)通。這一點(diǎn)適合于將未被選擇的位線組40的寫入位線41、互補(bǔ)寫入位線42的電位預(yù)充電到“L”、“H”的某一個(gè)的情況。于是，可得到與圖21相同的效果。
圖27是示出在第I行的存儲(chǔ)單元MCI1～MCIn中應(yīng)用了圖26中示出的結(jié)構(gòu)的結(jié)構(gòu)的電路圖。屬于相同的行的多個(gè)MCIj共同地使用寫入字線31、互補(bǔ)寫入字線34。因而，對(duì)于n個(gè)存儲(chǔ)單元MCI1～MCIn，可將晶體管MP4(或晶體管MP6)和晶體管QN10(或晶體管QN12)分別合并到一個(gè)PMOS晶體管MP400和NMOS晶體管QN100中。利用該合并，可進(jìn)一步減少晶體管的數(shù)目。
實(shí)施例6本實(shí)施例的在電路圖中呈現(xiàn)的結(jié)構(gòu)與實(shí)施例1至實(shí)施例5的結(jié)構(gòu)相同。在本實(shí)施例中成為特征的方面是在SOI(絕緣體上的半導(dǎo)體或絕緣體上的硅)襯底上形成構(gòu)成存儲(chǔ)單元MC的MOSFET這方面。
首先，說(shuō)明在SOI襯底上形成構(gòu)成存儲(chǔ)單元MC的MOSFET的問(wèn)題。圖28是例示在SOI襯底上形成圖52中示出的存取晶體管QN4作為MOS晶體管的情況的結(jié)構(gòu)的剖面圖。
按下述順序?qū)盈B了半導(dǎo)體襯底91、埋入氧化膜92、SOI襯底93。在SOI襯底93中有選擇地埋入了絕緣分離體94。SOI襯底93被區(qū)分為分別與節(jié)點(diǎn)N2、N5連接的都是n型的漏區(qū)93a、源區(qū)93b和被漏區(qū)93a和源區(qū)93b夾住的P型的溝道區(qū)93c。在源區(qū)93b與溝道區(qū)93c之間形成了pn結(jié)J11，在漏區(qū)93a與溝道區(qū)93c之間形成了pn結(jié)J12。柵電極98經(jīng)柵絕緣膜95與溝道區(qū)93c對(duì)峙地設(shè)置，其頂面和側(cè)面被絕緣膜96所覆蓋側(cè)壁97經(jīng)絕緣膜96與柵電極98的側(cè)面對(duì)峙地設(shè)置。從接近于柵絕緣膜95這一方開始，按下述順序?qū)盈B了被摻雜的多晶硅98a、氮化鎢膜98b、鎢98c，構(gòu)成了柵電極98。在這樣的結(jié)構(gòu)中，由于絕緣分離體94使SOI襯底93與周圍絕緣，故只要不另外設(shè)置固定溝道區(qū)93c的電位的機(jī)構(gòu)，存取晶體管Q4通常處于所謂的浮置體(floating body)的狀態(tài)。
設(shè)想是圖52中示出的結(jié)構(gòu)的存儲(chǔ)單元MC、且都屬于第j列的2個(gè)存儲(chǔ)單元MCxj、MCyj。在對(duì)存儲(chǔ)單元MCxj的節(jié)點(diǎn)N1、N2分別寫入了“L”、“H”后，考察分別對(duì)存儲(chǔ)單元MCyj的節(jié)點(diǎn)N1、N2進(jìn)行分別寫入“H”、“L”的工作的情況的所謂的半選擇寫入干擾(half-selectwrite disturb)。
在存儲(chǔ)單元MCxj的寫入工作結(jié)束后，寫入字線31x是“L”，由于即使在對(duì)MCyj的寫入工作中寫入字線31x也是“L”，故在該存取晶體管QN4中源區(qū)93b、溝道區(qū)93c和漏區(qū)93a構(gòu)成橫型的寄生雙極型晶體管，分別起到發(fā)射極/基極/集電極的功能。
在存儲(chǔ)單元MCxj的寫入工作結(jié)束后，由于寫入位線41j、互補(bǔ)寫入位線42j都被預(yù)充電為“H”，故在存儲(chǔ)單元MCxj的存取晶體管QN4不導(dǎo)通的原有狀態(tài)下，保持其源區(qū)93b和漏區(qū)93a為“H”的狀態(tài)。而且，由于溝道區(qū)93c為P型，處于浮置的狀態(tài)，故在該處以熱的方式蓄積空穴(圖中用+的標(biāo)記來(lái)表示)。
在該狀態(tài)下，如果為了對(duì)存儲(chǔ)單元MCyj的寫入工作而對(duì)寫入位線41j預(yù)充電為“H“，對(duì)互補(bǔ)寫入位線42j預(yù)充電為“L”，則存儲(chǔ)單元MCxj的存取晶體管QN4的pn結(jié)J11成為正偏置。于是，使電子從源區(qū)93b注入到溝道區(qū)93c，使在溝道區(qū)93c中被蓄積的空穴放電。此時(shí)，流過(guò)pn結(jié)J11的電流I1起到上述的寄生雙極型晶體管的有效基極電流的作用。因此，感應(yīng)出從漏區(qū)93a流向溝道區(qū)93c的尖峰狀的電流I2。特別是如果對(duì)于存儲(chǔ)單元MCyj的寫入的時(shí)間長(zhǎng)，則以熱的方式蓄積的空穴的量多，電流I2也大。此時(shí)，使在節(jié)點(diǎn)N2中被蓄積的電荷放電，使其電位從“H”下降到“L”，有使存儲(chǔ)單元MCxj的記憶內(nèi)容反轉(zhuǎn)的情況。
但是，在采用本發(fā)明的電路結(jié)構(gòu)的情況下，可避免上述問(wèn)題。例如，在圖2中示出的結(jié)構(gòu)中，經(jīng)晶體管MN11、MN12將互補(bǔ)寫入位線42的邏輯寫入到節(jié)點(diǎn)N2中。一般來(lái)說(shuō)，互相連接晶體管MN11、MN12的布線與互補(bǔ)寫入位線42相比非常短。于是，如果與圖52中示出的結(jié)構(gòu)的存儲(chǔ)單元MC的存取晶體管QN4相比，在晶體管MN11中，與電流電極對(duì)中的接近于互補(bǔ)寫入位線42的一方(例如源)連接的寄生電容很小。如圖11中所示那樣共有雜質(zhì)區(qū)的情況就更是這樣。因而，即使晶體管MN11是圖28中示出的SOIFET，寄生雙極型晶體管也不會(huì)充分地工作。于是，通過(guò)采用本實(shí)施例的電路結(jié)構(gòu)，可減小半選擇寫入干擾的發(fā)生概率。
再有，希望與非選擇的寫入字線31中的邏輯“L”相當(dāng)?shù)碾娢槐扰c互補(bǔ)寫入位線42中的邏輯“L”相當(dāng)?shù)碾娢坏?，例如約為VSS-0.3Vb～VSS-Vb。在此，Vb是漏區(qū)93a和溝道區(qū)93c所形成的自建電壓。通過(guò)對(duì)非選擇的寫入字線31供給這樣的電位，既可在溝道區(qū)93c中避免蓄積電荷，又可減輕pn結(jié)J11中的正偏置。特別是在圖16中示出的電路中，這樣的寫入字線31的電位的設(shè)定是有效的。這是因?yàn)?，晶體管MN4的電流電極對(duì)與節(jié)點(diǎn)N2、N5連接，從寄生電容的觀點(diǎn)來(lái)看，與圖52中示出的晶體管QN4相同。
當(dāng)然，也可采用固定了溝道區(qū)93c的電位的結(jié)構(gòu)來(lái)避免上述半選擇寫入干擾。
上述的實(shí)施例中以雙端口靜態(tài)存儲(chǔ)單元為例進(jìn)行了說(shuō)明，但當(dāng)然也可應(yīng)用于多端口靜態(tài)存儲(chǔ)單元。
實(shí)施例7在實(shí)施例1至實(shí)施例6中，通過(guò)不僅利用寫入字線31的激活、而且利用寫入控制線44的激活來(lái)容許寫入工作，得到了預(yù)定的效果。但是，為了決定寫入控制線44的邏輯，即使是電位VSS、VDD、或(VDD+VSS)/2，也必須預(yù)先利用預(yù)充電決定寫入位線41、互補(bǔ)寫入位線42的電位。換言之，如果容許寫入位線41、互補(bǔ)寫入位線42處于浮置狀態(tài)，則也存在寫入控制線44的電位尚未被決定的懸念。此外，在寫入位線41、互補(bǔ)寫入位線42處于浮置的狀態(tài)下，在屬于與成為寫入工作的對(duì)象的存儲(chǔ)單元相同的行而屬于不同的列的存儲(chǔ)單元中，也存在產(chǎn)生記憶單元SC經(jīng)寫入位線41、互補(bǔ)寫入位線42進(jìn)行充放電引起的功耗的可能性。
特別是如多端口SRAM、例如雙端口SRAM那樣，各單元具有多條讀寫總線，二進(jìn)制的信息的讀寫可獨(dú)立地且非同步地進(jìn)行的情況下，也產(chǎn)生記憶單元SC不僅驅(qū)動(dòng)寫入位線41和互補(bǔ)寫入位線42，而且也并行地驅(qū)動(dòng)讀出位線43的情況。
圖54是示出具有某一方為寫入端口、另一方為讀出端口的第1和第2端口的雙端口SRAM80與控制其工作的裝置的連接的框圖。第1微處理器81經(jīng)第1讀/寫控制電路82進(jìn)行使用了雙端口SRAM80的第1端口的讀寫工作。另一方面，第2微處理器82經(jīng)第2讀/寫控制電路83進(jìn)行使用了雙端口SRAM80的第2端口的讀寫工作。
圖29是例示在雙端口SRAM80中可采用的存儲(chǔ)單元MC的結(jié)構(gòu)的電路圖。與圖52中示出的結(jié)構(gòu)相比，設(shè)置了都是NMOS晶體管的存取晶體管QN13、QN14來(lái)代替讀出電路RK。存取晶體管QN13介于節(jié)點(diǎn)N1與讀出位線43之間，其柵與讀出字線33連接。存取晶體管QN14介于節(jié)點(diǎn)N2與互補(bǔ)讀出位線46之間，其柵與讀出字線33連接。
圖29中示出的結(jié)構(gòu)與圖52中示出的結(jié)構(gòu)相比，具有在每一個(gè)存儲(chǔ)單元MC中減少2個(gè)晶體管的數(shù)目的優(yōu)點(diǎn)。但是，記憶單元SC在晶體管QN13、QN14導(dǎo)通時(shí)分別在節(jié)點(diǎn)N3、N10中對(duì)具有比讀出電路RK的晶體管QP3、QN6的柵的靜電電容大的靜電電容的讀出位線43、互補(bǔ)讀出位線46進(jìn)行充放電。因此，對(duì)于都配置在第i行的存儲(chǔ)單元MCix、存儲(chǔ)單元MCiy(x≠y)，在分別并行地進(jìn)行第1讀/寫控制電路82的寫入工作和第2讀/寫控制電路83的讀出工作時(shí)，存在寫入字線31i、讀出字線33i同時(shí)為“H”的期間。在該期間內(nèi)，存儲(chǔ)單元MCiy的記憶單元SC不僅驅(qū)動(dòng)讀出位線43、互補(bǔ)讀出位線46，而且驅(qū)動(dòng)寫入位線41、互補(bǔ)寫入位線42，存在讀出工作變慢的可能性。
圖30是示出本發(fā)明的實(shí)施例7的SRAM的存儲(chǔ)單元陣列外圍的結(jié)構(gòu)的概念圖。與圖1中示出的結(jié)構(gòu)相比，成為將寫入控制線44置換成互補(bǔ)讀出位線46、省略了互補(bǔ)讀出字線32的結(jié)構(gòu)。
圖31是例示圖30中示出的存儲(chǔ)單元MC的一種結(jié)構(gòu)的電路圖。與現(xiàn)有的技術(shù)相同，省略了表示行的位置和列的位置的添加字。存儲(chǔ)單元MC對(duì)于圖29中示出的結(jié)構(gòu)來(lái)說(shuō)，具有具備都是NMOS晶體管的晶體管QN15、QN16、QN17、QN18來(lái)代替晶體管QN3、QN4的結(jié)構(gòu)。當(dāng)然，也可使用互補(bǔ)讀出字線32，在存儲(chǔ)單元MC中采用讀出電路RK來(lái)代替QN13、QN14的結(jié)構(gòu)。但是，本實(shí)施例在具有存在節(jié)點(diǎn)N1、N2如上述那樣對(duì)讀出位線43、互補(bǔ)讀出位線46進(jìn)行充放電而不是對(duì)晶體管的柵進(jìn)行充放電的可能性的讀出機(jī)構(gòu)的情況下特別有效。
對(duì)晶體管QN17的電流電極對(duì)的一方、例如源供給VSS，電流電極對(duì)的另一方與節(jié)點(diǎn)N2連接。對(duì)晶體管QN18的電流電極對(duì)的一方、例如源供給VSS，電流電極對(duì)的另一方與節(jié)點(diǎn)N1連接。
晶體管QN15的電流電極對(duì)的一方、例如源在節(jié)點(diǎn)N4中與寫入位線41連接，電流電極對(duì)的另一方、例如漏與晶體管QN17的柵連接。此外，晶體管QN16的電流電極對(duì)的一方、例如源與互補(bǔ)寫入位線42連接，電流電極對(duì)的另一方、例如漏與晶體管QN18的柵連接。而且，晶體管QN15、QN16的柵都與寫入字線31連接。
在這樣的結(jié)構(gòu)的寫入工作中，首先，分別對(duì)寫入位線41、互補(bǔ)寫入位線42預(yù)充電與應(yīng)供給節(jié)點(diǎn)N1、N2的邏輯對(duì)應(yīng)的電位。例如，與“H”、“L”對(duì)應(yīng)地分別對(duì)寫入位線41、互補(bǔ)寫入位線42供給電位VDD、VSS。其后，寫入字線31激活、晶體管QN15、QN16導(dǎo)通，對(duì)晶體管QN17、QN18的柵分別施加電位(VDD-Vthn)、VSS(其中，假定晶體管QN15的閾值電壓Vthn＞0)。由此，晶體管QN17、QN18分別成為導(dǎo)通、關(guān)斷狀態(tài)。而且，由于晶體管QN17為導(dǎo)通，故對(duì)節(jié)點(diǎn)N2傳遞電位VSS。于是，利用倒相器L1的功能，在節(jié)點(diǎn)N1中記憶了邏輯“H”。
其后，將寫入位線41、互補(bǔ)寫入位線42都設(shè)定為電位VSS，晶體管QN17、QN18的柵為“L”，這些晶體管成為關(guān)斷狀態(tài)。其后，寫入字線31非激活、成為“L”，晶體管QN15、QN16關(guān)斷，使晶體管QN17、QN18的柵為浮置狀態(tài)。
此外，關(guān)于讀出工作，通過(guò)激活讀出字線33，晶體管QN13、QN14導(dǎo)通，將節(jié)點(diǎn)N1、N2中被記憶的邏輯分別在節(jié)點(diǎn)N3、N10中傳遞到讀出位線43、互補(bǔ)讀出位線46。為了加快讀出速度，希望在讀出字線33的激活之前進(jìn)行預(yù)充電。
在以上的結(jié)構(gòu)中，在寫入工作中，不是從寫入位線41、互補(bǔ)寫入位線42對(duì)記憶單元SC供給電荷，而是只對(duì)節(jié)點(diǎn)N1、N2的某一方供給電位VSS。即，在寫入位線41、互補(bǔ)寫入位線42與節(jié)點(diǎn)N1、N2之間不存在電荷直接移動(dòng)的路徑。因而，即使在寫入字線31激活了且寫入位線41、互補(bǔ)寫入位線42處于浮置狀態(tài)下，也不由記憶單元SC對(duì)其充放電，不消耗不需要的功耗。于是，即使在寫入字線31、讀出字線33同時(shí)成為“H”的期間內(nèi)，讀出工作也不會(huì)變慢。
已說(shuō)明了在上述的寫入工作的結(jié)束時(shí)，在晶體管QN17、QN18關(guān)斷之后晶體管QN15、QN16才關(guān)斷的順序。但是，也可在晶體管QN15、QN16關(guān)斷之后晶體管QN17、QN18才關(guān)斷。此時(shí)，由于在晶體管QN17、QN18的某一方導(dǎo)通了的狀態(tài)下轉(zhuǎn)移到各自的柵為浮置的狀態(tài)，故記憶對(duì)記憶單元SC的信息進(jìn)行備份(backup)的效果。例如，可考慮起因于照射中子線等的宇宙射線的情況、記憶單元SC中被記憶的內(nèi)容反轉(zhuǎn)的軟錯(cuò)誤。因此，通過(guò)對(duì)記憶單元SC的信息進(jìn)行備份，可增加在軟錯(cuò)誤產(chǎn)生方面所必要的臨界電荷量，即，難以引起軟錯(cuò)誤。
圖32是示出本實(shí)施例的變形的電路圖。具有將寫入字線31置換成互補(bǔ)寫入字線34、將晶體管QN15、QN16置換成都是PMOS晶體管的晶體管QP15、QP16的結(jié)構(gòu)。
在該結(jié)構(gòu)中，在邏輯的運(yùn)送方面，具有與圖31中示出的結(jié)構(gòu)相同的效果。但是，在對(duì)晶體管QN17、QN18的柵供給“H”時(shí)，可避免電位下降閾值電壓Vthn(＞0)的情況。
另一方面，如果假定晶體管QP15、QP16的閾值電壓為Vthp(＜0)，則在對(duì)晶體管QN17、QN18的柵供給“L”時(shí)，其電位上升為VSS-Vthp。因此，在可靠地使晶體管QN17、QN18關(guān)斷、抑制從節(jié)點(diǎn)N1、N2流向電位點(diǎn)VSS的漏泄電流的方面，圖31中示出的結(jié)構(gòu)是有利的。
圖33是示出本實(shí)施例的另一變形的電路圖。采用寫入字線31和互補(bǔ)寫入字線34這兩者、在節(jié)點(diǎn)N4與晶體管QN17之間連接由晶體管QP15、QN15的并聯(lián)連接形成的傳輸門，在節(jié)點(diǎn)N5與晶體管QN18之間連接由晶體管QP16、QN16的并聯(lián)連接形成的傳輸門。而且，將晶體管QP15、QP16的柵連接到互補(bǔ)寫入字線34上，將晶體管QN15、QN16的柵連接到寫入字線31上。
利用這樣的結(jié)構(gòu)，可準(zhǔn)確地控制晶體管QN17、QN18的導(dǎo)通/關(guān)斷。
實(shí)施例8圖34是例示本實(shí)施例的一個(gè)存儲(chǔ)單元MC的一種結(jié)構(gòu)的電路圖。與現(xiàn)有技術(shù)相同，省略了表示行的位置和列的位置的添加字，但可作為圖30中示出的MCij的每一個(gè)來(lái)采用。
存儲(chǔ)單元MC與圖53中示出的結(jié)構(gòu)相比，記憶單元SC的結(jié)構(gòu)在特征方面不同。如果簡(jiǎn)單地說(shuō)，記憶單元SC沒有晶體管QN1、QN2，由晶體管QP1、QP2的交叉耦合來(lái)構(gòu)成。
更具體地說(shuō)，存儲(chǔ)節(jié)點(diǎn)N2只經(jīng)QN9、QN10的串聯(lián)連接與電位點(diǎn)VSS連接。晶體管QN9、QN10的柵分別與寫入位線41和寫入字線31連接，利用其邏輯來(lái)控制導(dǎo)通。同樣，存儲(chǔ)節(jié)點(diǎn)N1只經(jīng)QN11、QN12的串聯(lián)連接與電位點(diǎn)VSS連接。晶體管QN11、QN12的柵分別與寫入互補(bǔ)位線42和寫入字線31連接，利用其邏輯來(lái)控制導(dǎo)通。
再有，與圖53中示出的結(jié)構(gòu)相比，從記憶單元SC的存儲(chǔ)節(jié)點(diǎn)N1、N2進(jìn)行讀出用的結(jié)構(gòu)不同。即，不是使用讀出電路RK，而是使用實(shí)施例7中示出的晶體管QN13、QN14。通過(guò)激活讀出字線33，晶體管QN13、QN14導(dǎo)通，在節(jié)點(diǎn)N1、N2中存儲(chǔ)了的邏輯在節(jié)點(diǎn)N3、N10中被分別傳遞到讀出位線43、讀出互補(bǔ)位線46。為了加快讀出速度，希望在讀出字線33的激活之前進(jìn)行讀出位線43、讀出互補(bǔ)位線46的預(yù)充電。
圖35是示出圖34中已示出的存儲(chǔ)單元MC的工作的時(shí)序圖。該圖(a)、(b)、(c)、(d)、(e)分別示出了讀出字線33、讀出互補(bǔ)位線46、寫入字線31、寫入位線41和存儲(chǔ)節(jié)點(diǎn)N2的電位。在此，例示了在存儲(chǔ)了“H”的存儲(chǔ)節(jié)點(diǎn)N2中寫入“L”的情況。
在時(shí)刻t1之前，是備用時(shí)，讀出互補(bǔ)位線46與讀出位線43一起，如實(shí)線那樣被預(yù)充電到電位VSS，或如虛線那樣被預(yù)充電到電位(VDD+VSS)/2。然后，到達(dá)時(shí)刻t1，讀出互補(bǔ)位線46與讀出位線43一起，被預(yù)充電到電位(VDD+VSS)/2。其后，在時(shí)刻t2處，讀出字線33開始朝向電位VDD的轉(zhuǎn)移，以該轉(zhuǎn)移為契機(jī)，晶體管QN14與晶體管QN13一起導(dǎo)通。由此，在時(shí)刻t3處，讀出互補(bǔ)位線46起因于存儲(chǔ)節(jié)點(diǎn)N2保存了的邏輯“H”，其電位開始朝向電位VDD轉(zhuǎn)移。其后，在時(shí)刻t4處，讀出字線33開始朝向電位VSS的轉(zhuǎn)移，再者，在其后的時(shí)刻t5處，寫入位線41開始朝向電位VDD的轉(zhuǎn)移。以該轉(zhuǎn)移為契機(jī)，晶體管QN9導(dǎo)通。再者，其后，在時(shí)刻t6處，寫入字線31也開始朝向電位VDD的轉(zhuǎn)移。以該轉(zhuǎn)移為契機(jī)，晶體管QN10也導(dǎo)通。由此，存儲(chǔ)節(jié)點(diǎn)N2經(jīng)晶體管QN9、QN10與與電位點(diǎn)VSS連接，在時(shí)刻t7處，存儲(chǔ)節(jié)點(diǎn)N2的電位開始從電位VDD朝向電位VSS轉(zhuǎn)移。其后，寫入字線31朝向電位VSS轉(zhuǎn)移，成為備用工作，寫入位線41也朝向電位VSS轉(zhuǎn)移。
當(dāng)然，相對(duì)于在存儲(chǔ)節(jié)點(diǎn)N2中已存儲(chǔ)了“L”的狀態(tài)，在寫入“L”的情況下，也同樣地通過(guò)經(jīng)晶體管QN9、QN10與電位點(diǎn)VSS連接來(lái)實(shí)現(xiàn)。而且，如果在存儲(chǔ)節(jié)點(diǎn)N2中寫入“L”，則晶體管QP1導(dǎo)通，通過(guò)存儲(chǔ)節(jié)點(diǎn)N1經(jīng)其與電位點(diǎn)VDD連接來(lái)寫入“H”。
在本實(shí)施例中，也與實(shí)施例7相同，在寫入位線41、寫入互補(bǔ)位線42與節(jié)點(diǎn)N1、N2之間不存在電荷直接移動(dòng)的路徑。因而，即使寫入字線31已激活、而且寫入位線41、寫入互補(bǔ)位線42處于浮置狀態(tài)，這些線也不會(huì)因記憶單元SC而被充放電，不消耗不需要的功耗。因此，即使存在寫入字線31、讀出字線33同時(shí)成為“H”的期間，讀出工作也不會(huì)變慢。
而且，與圖53中示出的結(jié)構(gòu)相比，由于晶體管的數(shù)目少，故對(duì)于一個(gè)記憶單元來(lái)說(shuō)，只有2個(gè)晶體管，故可縮小面積。此外，為了穩(wěn)定地保持信息，將倒相器L1、L2設(shè)計(jì)成具有高的靜態(tài)噪聲容限，在使存儲(chǔ)內(nèi)容反轉(zhuǎn)方面費(fèi)時(shí)間。但是，在本實(shí)施例的結(jié)構(gòu)中，由于利用晶體管的交叉耦合來(lái)保持記憶，故可高速地進(jìn)行寫入工作。
此外，在具有本實(shí)施例的結(jié)構(gòu)的存儲(chǔ)單元中，可避免半選擇寫入干擾(half-select write disturb)。圖36是示出以矩陣狀配置了圖34中示出的存儲(chǔ)單元MC的結(jié)構(gòu)的一部分的電路圖。而且，抽出屬于第x行、第j列的存儲(chǔ)單元MCxj、屬于第x行、第z列的存儲(chǔ)單元MCxz、屬于第y行、第j列的存儲(chǔ)單元MCyj來(lái)描述。
首先，設(shè)想對(duì)存儲(chǔ)單元MCxj的存儲(chǔ)節(jié)點(diǎn)N1寫入信息的情況。在寫入位線41j、寫入互補(bǔ)位線42j分別是“H”、“L”的情況下，如果寫入字線31x為“H”，則經(jīng)存儲(chǔ)單元MCxj的晶體管QN9、QN10對(duì)存儲(chǔ)節(jié)點(diǎn)N2供給電位VSS。此時(shí)，存儲(chǔ)單元MCxj的晶體管QN11已關(guān)斷。此外，由于對(duì)存儲(chǔ)節(jié)點(diǎn)N2供給了電位VSS，故存儲(chǔ)單元MCxj的晶體管QP1導(dǎo)通，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位VDD。
此時(shí)，存儲(chǔ)單元MCxz的晶體管QN10、QN12也通過(guò)寫入字線31x為“H”而導(dǎo)通。但是，通過(guò)將寫入位線41z、寫入互補(bǔ)位線42z都預(yù)充電到電位VSS、處于備用狀態(tài)，可使存儲(chǔ)單元MCxz的晶體管QN9、QN11關(guān)斷。因此，不改寫存儲(chǔ)單元MCxz的存儲(chǔ)內(nèi)容。
此外，存儲(chǔ)單元MCyj的晶體管QN9也通過(guò)寫入位線41j為“H”而導(dǎo)通。但是，由于寫入字線31y沒有被選擇，而為“L”，因此，可使存儲(chǔ)單元MCyj的晶體管QN10、QN12關(guān)斷。因此，不改寫存儲(chǔ)單元MCyj的存儲(chǔ)內(nèi)容。從以上所述可知，可避免半選擇寫入干擾。
圖37是示出本實(shí)施例的第1變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在該存儲(chǔ)單元中，相對(duì)于圖34中示出的結(jié)構(gòu)，不采用寫入字線31，而是采用寫入互補(bǔ)字線34。而且，將NMOS晶體管QN10、QN12分別置換成PMOS晶體管QP10、QP12。在寫入工作中，由于對(duì)寫入互補(bǔ)字線34供給與寫入字線31互補(bǔ)的邏輯，故關(guān)于供給寫入字線31和寫入互補(bǔ)字線34的邏輯，PMOS晶體管QP10、QP12進(jìn)行與NMOS晶體管QN10、QN12同樣的工作。因而，圖37中示出的結(jié)構(gòu)也可得到與圖34中示出的結(jié)構(gòu)同樣的效果。
圖38是示出本實(shí)施例的第2變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在該存儲(chǔ)單元中，相對(duì)于圖34中示出的結(jié)構(gòu)，將NMOS晶體管QN9、QN11分別置換成PMOS晶體管QP9、QP11。而且，PMOS晶體管QP9、QP11的柵分別與寫入位線41、寫入互補(bǔ)位線42連接。由于在寫入工作時(shí)對(duì)寫入位線41、寫入互補(bǔ)位線42供給相互互補(bǔ)的邏輯，故PMOS晶體管QP9、QP11相對(duì)于供給寫入位線41、寫入互補(bǔ)位線42的邏輯來(lái)說(shuō)，進(jìn)行與NMOS晶體管QN9、QN11相同的工作。因而，圖38中示出的結(jié)構(gòu)也可得到與圖34中示出的結(jié)構(gòu)同樣的效果。
圖39是示出本實(shí)施例的第3變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在該存儲(chǔ)單元中，具有圖34中示出的結(jié)構(gòu)和調(diào)換了高電位側(cè)和低電位側(cè)的結(jié)構(gòu)。即，存儲(chǔ)節(jié)點(diǎn)N2只經(jīng)晶體管QP11、QP10的串聯(lián)連接與電位點(diǎn)VDD連接。晶體管QP11、QP10的柵分別與寫入位線41、寫入互補(bǔ)字線34連接，利用這些邏輯來(lái)控制導(dǎo)通。同樣，存儲(chǔ)節(jié)點(diǎn)N1只經(jīng)晶體管QP9、QP12的串聯(lián)連接與電位點(diǎn)VDD連接。晶體管QP9、QP12的柵分別與寫入互補(bǔ)位線42、寫入互補(bǔ)字線34連接，利用這些邏輯來(lái)控制導(dǎo)通。即使在這樣的結(jié)構(gòu)中，也能得到與圖34中示出的結(jié)構(gòu)同樣的效果，這是明白的。
圖40是示出本實(shí)施例的第4變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在該存儲(chǔ)單元中，相對(duì)于圖39中示出的結(jié)構(gòu)，不是采用寫入互補(bǔ)字線34，而是采用寫入字線31。而且，將PMOS晶體管QP10、QP12分別置換成NMOS晶體管QN10、QN12。在寫入工作中，由于對(duì)寫入互補(bǔ)字線34供給與寫入字線31互補(bǔ)的邏輯，故關(guān)于供給寫入字線31和寫入互補(bǔ)字線34的邏輯，NMOS晶體管QN10、QN12進(jìn)行與PMOS晶體管QP10、QP12同樣的工作。因而，圖40中示出的結(jié)構(gòu)也可得到與圖39中示出的結(jié)構(gòu)同樣的效果。
圖41是示出本實(shí)施例的第5變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在該存儲(chǔ)單元中，相對(duì)于圖39中示出的結(jié)構(gòu)，不是采用寫入互補(bǔ)字線34，而是采用寫入字線31。而且，將PMOS晶體管QP9、QP11分別置換成NMOS晶體管QN9、QN11。而且，NMOS晶體管QN11、QN9的柵分別與寫入位線41、寫入互補(bǔ)位線42連接。由于在寫入工作時(shí)對(duì)寫入位線41、寫入互補(bǔ)位線42供給相互互補(bǔ)的邏輯，故NMOS晶體管QN9、QN11相對(duì)于供給寫入位線41、寫入互補(bǔ)位線42的邏輯來(lái)說(shuō)，進(jìn)行與PMOS晶體管QP9、QP11相同的工作。因而，圖41中示出的結(jié)構(gòu)也可得到與圖39中示出的結(jié)構(gòu)同樣的效果。
圖42是示出本實(shí)施例的第6變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。該單元在圖34中示出的結(jié)構(gòu)中，具有用晶體管QN10兼作晶體管QN12的結(jié)構(gòu)。此外，圖43是示出本實(shí)施例的第7變形的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。該單元在圖39中示出的結(jié)構(gòu)中，具有用晶體管QP10兼作晶體管QP12的結(jié)構(gòu)。第6變形也好、第7變形也好，對(duì)于1個(gè)存儲(chǔ)單元來(lái)說(shuō)，合并了2個(gè)晶體管，將晶體管的數(shù)目減少1個(gè)。由此，既可減少存儲(chǔ)單元的占有面積，又可得到本實(shí)施例的效果。
圖44是示出在第i行的存儲(chǔ)單元MCi1～Mcin中應(yīng)用了圖42中示出的結(jié)構(gòu)的結(jié)構(gòu)的電路圖。屬于相同的行的多個(gè)MCij共同地使用寫入字線31。因而，對(duì)于n個(gè)存儲(chǔ)單元MCi1～Mcin，可將晶體管QN10(或QN12)合并到一個(gè)NMOS晶體管QN100中。圖45是示出在第i行的存儲(chǔ)單元MCi1～Mcin中應(yīng)用了圖43中示出的結(jié)構(gòu)的結(jié)構(gòu)的電路圖。屬于相同的行的多個(gè)MCij共同地使用寫入互補(bǔ)字線34。因而，對(duì)于n個(gè)存儲(chǔ)單元MCi1～Mcin，可將晶體管QP10(或QP12)合并到一個(gè)PMOS晶體管QP100中。通過(guò)這樣的合并，可進(jìn)一步減少晶體管的數(shù)目。
在本實(shí)施例中示出的晶體管可使用硅襯底來(lái)形成，也可使用眾所周知的SOI襯底、SON(Silicon On Nothing)襯底來(lái)形成。
實(shí)施例9圖46是例示本實(shí)施例的存儲(chǔ)單元MC的一種結(jié)構(gòu)的電路圖。與現(xiàn)有技術(shù)相同，省略了表示行的位置和列的位置的添加字，但可作為圖1中示出的MCij的每一個(gè)來(lái)采用。
圖46中示出的存儲(chǔ)單元MC相對(duì)于圖10中示出的結(jié)構(gòu)來(lái)說(shuō)，在用交叉耦合的一對(duì)晶體管來(lái)構(gòu)成記憶單元SC的方面有特征性的不同。即，在存儲(chǔ)節(jié)點(diǎn)N1上共同地連接了晶體管QN1的漏和晶體管QN2的柵，在存儲(chǔ)節(jié)點(diǎn)N2上共同地連接了晶體管QN1的柵和晶體管QN2的漏，再者，在晶體管QN1、QN2的源上共同地連接了電位點(diǎn)VSS。
通過(guò)不是用交叉耦合的一對(duì)倒相器、而是用交叉耦合的一對(duì)晶體管來(lái)構(gòu)成記憶單元SC，對(duì)于一個(gè)記憶單元來(lái)說(shuō)，只有2個(gè)晶體管，可縮小面積。此外，也不象倒相器L1、L2那樣進(jìn)行使之具有高的靜態(tài)噪聲容限的設(shè)計(jì)，故可高速地進(jìn)行寫入工作。
晶體管MN9、MN10串聯(lián)地連接在存儲(chǔ)節(jié)點(diǎn)N1與寫入位線41之間，晶體管MN11、MN12串聯(lián)地連接在存儲(chǔ)節(jié)點(diǎn)N2與寫入互補(bǔ)位線42之間。而且，MN9、MN11都是NMOS晶體管，其柵共同地連接到寫入控制線44上。此外，MN10、MN12都是NMOS晶體管，其柵共同地連接到寫入字線31上。
因而，與已被選擇的行的寫入字線31共同地連接的存儲(chǔ)單元的各個(gè)晶體管MN10、MN12導(dǎo)通。但是，未被選擇的列的存儲(chǔ)單元的各個(gè)晶體管MN9、MN11不導(dǎo)通。相反，與已被選擇的列的寫入控制線44共同地連接的存儲(chǔ)單元的各個(gè)晶體管MN9、MN11導(dǎo)通。但是，未被選擇的行的存儲(chǔ)單元的各個(gè)晶體管MN10、MN12不導(dǎo)通。因而，可避免半選擇寫入干擾。
圖47～圖49是示出本實(shí)施例的變形的電路圖。圖47中示出的結(jié)構(gòu)，相對(duì)于圖46中示出的結(jié)構(gòu)來(lái)說(shuō)，具有下述結(jié)構(gòu)將寫入控制線44置換為寫入互補(bǔ)控制線45，將NMOS晶體管MN9、MN11分別置換為PMOS晶體管MP9、MP11。由于對(duì)寫入互補(bǔ)控制線45供給與寫入控制線44互補(bǔ)的邏輯，故圖47中示出的結(jié)構(gòu)與圖46中示出的結(jié)構(gòu)同樣地工作，這是明白的。
圖48中示出的結(jié)構(gòu)，相對(duì)于圖46中示出的結(jié)構(gòu)來(lái)說(shuō)，具有下述結(jié)構(gòu)將寫入字線31置換為寫入互補(bǔ)字線34，將NMOS晶體管MN10、MN12分別置換為PMOS晶體管MP10、MP12。由于在寫入工作中對(duì)寫入互補(bǔ)字線34供給與寫入字線31互補(bǔ)的邏輯，故關(guān)于供給寫入字線31和寫入互補(bǔ)字線34的邏輯，PMOS晶體管MP10、MP12進(jìn)行與NMOS晶體管MN10、MN12同樣的工作。因而，圖48中示出的結(jié)構(gòu)也可得到與圖46中示出的結(jié)構(gòu)同樣的效果。
圖49中示出的結(jié)構(gòu)，相對(duì)于圖48中示出的結(jié)構(gòu)來(lái)說(shuō)，具有下述結(jié)構(gòu)將寫入控制線44置換為寫入互補(bǔ)控制線45，將NMOS晶體管MN9、MN11分別置換為PMOS晶體管MP9、MP11。圖49中示出的結(jié)構(gòu)與圖46中示出的結(jié)構(gòu)同樣地工作，這是明白的。
圖50是示出本實(shí)施例的另一變形的電路圖。在圖49中示出的結(jié)構(gòu)中，只是記憶單元SC的結(jié)構(gòu)不同。在圖50中，交叉耦合的一對(duì)晶體管是PMOS晶體管QP1、QP2。即，在存儲(chǔ)節(jié)點(diǎn)N1上共同地連接了晶體管QP1的漏和晶體管QP2的柵，在存儲(chǔ)節(jié)點(diǎn)N2上共同地連接了晶體管QP1的柵和晶體管QP2的漏，再者，在晶體管QP1、QP2的源上共同地連接了電位點(diǎn)VDD。圖50中示出的結(jié)構(gòu)與圖46中示出的結(jié)構(gòu)同樣地工作，這是明白的。
在圖46中示出的結(jié)構(gòu)中，由于存儲(chǔ)單元MC全部由NMOS晶體管構(gòu)成，故沒有必要設(shè)置PMOS晶體管與NMOS晶體管之間的隔離區(qū)，可減小存儲(chǔ)單元MC的占有面積。在圖50中示出的結(jié)構(gòu)中，由于存儲(chǔ)單元MC全部由PMOS晶體管構(gòu)成，故同樣可減小存儲(chǔ)單元MC的占有面積。
在圖46中示出的結(jié)構(gòu)中，在對(duì)寫入位線41供給的邏輯為“L”、供給電位VSS的情況下，NMOS晶體管MN9、MN10的閾值不成為問(wèn)題，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位VSS。但是，在對(duì)寫入位線41供給的邏輯為“H”、供給電位VDD的情況下，將NMOS晶體管MN9、MN10的閾值電壓定為Vthn(＞0)，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位(VDD-2Vthn)。因此，在存儲(chǔ)節(jié)點(diǎn)N1中寫入“H”的情況下，與寫入“L”的情況相比，記憶單元SC的穩(wěn)定變慢。
在圖49或50中示出的結(jié)構(gòu)中，在對(duì)寫入位線41供給電位VDD的情況下，PMOS晶體管MP9、MP10的閾值不成為問(wèn)題，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位VDD。但是，在對(duì)寫入位線41供給電位VSS的情況下，將PMOS晶體管MP9、MP10的閾值電壓定為Vthp(＜0)，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位(VSS-2Vthp)。因此，在存儲(chǔ)節(jié)點(diǎn)N1中寫入“L”的情況下，與寫入“H”的情況相比，記憶單元SC的穩(wěn)定變慢。
與此不同，在圖47中示出的結(jié)構(gòu)中，在對(duì)寫入位線41供給電位VDD的情況下，沒有在PMOS晶體管MP9中的閾值部分的減少，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位(VDD-Vthn)。相反，在對(duì)寫入位線41供給電位VSS的情況下，沒有在NM0S晶體管MN10中的閾值部分的減少，對(duì)存儲(chǔ)節(jié)點(diǎn)N1供給電位(VSS-Vthp)。因而，與圖49或50中示出的結(jié)構(gòu)相比，可減小在記憶單元SC的穩(wěn)定方面必要的時(shí)間的最壞值(最大值)。這一點(diǎn)即使對(duì)于圖48中示出的結(jié)構(gòu)也是同樣的。
本實(shí)施例的說(shuō)明全部是關(guān)于寫入電路進(jìn)行了說(shuō)明，但關(guān)于讀出電路也可采用這些說(shuō)明，這一點(diǎn)是明白的。即，分別將寫入字線31、寫入互補(bǔ)字線34、寫入位線41、寫入互補(bǔ)位線42改讀為讀出字線33、讀出互補(bǔ)字線32、讀出位線43、讀出互補(bǔ)位線46即可。再者，分別將寫入控制線44、寫入互補(bǔ)控制線45改讀為讀出控制線、讀出互補(bǔ)控制線即可。
在此，對(duì)讀出控制線供給在讀出時(shí)激活(例如“H”)、在備用時(shí)非激活(例如“L”)的信號(hào)，對(duì)讀出互補(bǔ)控制線供給采取在讀出時(shí)與讀出控制線互補(bǔ)的邏輯的信號(hào)。作為供給讀出控制線的信號(hào)，可采用對(duì)讀出字線33供給的邏輯與對(duì)讀出互補(bǔ)字線32供給的邏輯的“異或”值。
當(dāng)然，也可在讀出/寫入這兩者中采用字線對(duì)、位線對(duì)。本實(shí)施例可應(yīng)用于多端口、單端口的任一類型。
在本實(shí)施例中示出的晶體管可使用硅襯底來(lái)形成，也可使用眾所周知的SOI襯底、SON(Silicon On Nothing)襯底來(lái)形成。
按照本發(fā)明的第1方面的存儲(chǔ)器，在寫入工作時(shí)，在成為寫入對(duì)象的存儲(chǔ)單元中，由于寫入字線和寫入控制線都激活，故第1存儲(chǔ)節(jié)點(diǎn)經(jīng)第1開關(guān)與寫入位線連接。于是，不管供給寫入位線的邏輯如何，在使第1存儲(chǔ)節(jié)點(diǎn)中被存儲(chǔ)的邏輯反轉(zhuǎn)所需要的的時(shí)間短。另一方面，在不成為寫入對(duì)象的存儲(chǔ)單元中，由于寫入控制線不激活，故第1開關(guān)不將第1存儲(chǔ)節(jié)點(diǎn)連接到寫入位線上。因而，可減少這樣的存儲(chǔ)單元中的不需要的功耗。
按照本發(fā)明的第2方面的存儲(chǔ)器，在不被選擇的位線組中對(duì)寫入位線和互補(bǔ)寫入位線進(jìn)行預(yù)充電。由于該預(yù)充電通常將寫入位線和互補(bǔ)寫入位線設(shè)定為相等的電位，故通過(guò)取兩者的“異或”運(yùn)算值，可不激活寫入控制線。
按照本發(fā)明的第3方面的存儲(chǔ)器，即使在預(yù)充電時(shí)供給寫入位線和互補(bǔ)寫入位線的電位是與互補(bǔ)的邏輯相當(dāng)?shù)?個(gè)電位的中間的電位，也能準(zhǔn)確地得到“異或”運(yùn)算值。
按照本發(fā)明的第4、6或7方面的存儲(chǔ)器，可用第1和第2晶體管來(lái)實(shí)現(xiàn)第1開關(guān)。
按照本發(fā)明的第5方面的存儲(chǔ)器，可避免供給第1存儲(chǔ)節(jié)點(diǎn)的電位比供給寫入位線的電位低了第1和第2晶體管的閾值電壓這樣的事態(tài)。因而，不需要使寫入位線的電位升壓的電路。
按照本發(fā)明的第8至第12方面的任一方面的存儲(chǔ)器，在寫入工作時(shí)，在成為寫入對(duì)象的存儲(chǔ)單元中，寫入字線和寫入控制線都激活。而且，此時(shí)，對(duì)第1存儲(chǔ)節(jié)點(diǎn)供給與寫入位線的邏輯互補(bǔ)的邏輯。但是，由于在不成為寫入對(duì)象的存儲(chǔ)單元中，寫入控制線不激活，故第1電位設(shè)定部不對(duì)第1存儲(chǔ)節(jié)點(diǎn)進(jìn)行邏輯的設(shè)定。因此，可減少存儲(chǔ)單元中的不需要的功耗。
按照本發(fā)明的第13方面的存儲(chǔ)器，在存儲(chǔ)節(jié)點(diǎn)與寫入位線之間不存在電荷直接移動(dòng)的路徑。因此，在成為寫入工作的對(duì)象的存儲(chǔ)單元、或成為寫入工作的對(duì)象的存儲(chǔ)單元與寫入字線是共同的存儲(chǔ)單元中，記憶單元SC不會(huì)經(jīng)寫入位線進(jìn)行充放電，沒有不需要的功耗。由于記憶單元由第3晶體管與第4晶體管的交叉耦合來(lái)構(gòu)成，故與采用了交叉耦合的倒相器的情況相比，對(duì)于一個(gè)記憶單元來(lái)說(shuō)，只有2個(gè)晶體管，可縮小面積。此外，可高速地進(jìn)行寫入工作。
按照本發(fā)明的第14方面的存儲(chǔ)器，與由交叉耦合的倒相器來(lái)構(gòu)成的情況相比，對(duì)于一個(gè)記憶單元來(lái)說(shuō)，可縮小2個(gè)晶體管部分的面積。此外，可高速地進(jìn)行寫入工作。
按照本發(fā)明的第15方面的存儲(chǔ)器，與第1晶體管與第2晶體管的導(dǎo)電型為相同的情況相比，可減小在記憶單元SC的穩(wěn)定方面必要的時(shí)間的最壞值(最大值)。
權(quán)利要求
1.一種存儲(chǔ)器，其特征在于具備多個(gè)(a)字線組；多個(gè)(b)位線組；以及多個(gè)與一個(gè)上述字線組和一個(gè)上述位線組對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(a)字線組分別具有(a-1)寫入字線，上述(b)位線組分別具有(b-1)寫入位線；以及(b-2)與上述寫入位線對(duì)應(yīng)地被設(shè)置的寫入控制線，上述(c)存儲(chǔ)單元分別具有(c-1)包含第1存儲(chǔ)節(jié)點(diǎn)的記憶單元；以及(c-2)只在對(duì)應(yīng)的上述一個(gè)位線組的上述寫入位線、連接在與上述第1存儲(chǔ)節(jié)點(diǎn)之間的對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下導(dǎo)通的第1開關(guān)，被選擇了的上述位線組中的上述寫入控制線激活，不被選擇的上述位線組中的上述寫入控制線不激活。
2.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于上述位線組的每一個(gè)還具有(b-3)與上述寫入位線對(duì)應(yīng)地被設(shè)置的互補(bǔ)寫入位線，上述記憶單元的每一個(gè)包含(c-1-1)被供給與上述第1存儲(chǔ)節(jié)點(diǎn)中的邏輯互補(bǔ)的邏輯的第2存儲(chǔ)節(jié)點(diǎn)，上述存儲(chǔ)單元的每一個(gè)還具有(c-3)只在對(duì)應(yīng)的上述一個(gè)上述位線組的上述互補(bǔ)寫入位線、連接在與上述第2存儲(chǔ)節(jié)點(diǎn)之間的對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下導(dǎo)通的第2開關(guān)，上述寫入位線和上述互補(bǔ)寫入位線在其所屬的上述位線組被選擇了的情況下取相互互補(bǔ)的邏輯，在不被選擇的情況下取相互相等的邏輯，在一個(gè)上述位線組中，上述寫入控制線取上述寫入位線與互補(bǔ)寫入位線的“異或”運(yùn)算值。
3.如權(quán)利要求2中所述的存儲(chǔ)器，其特征在于在非反轉(zhuǎn)地放大上述寫入位線和互補(bǔ)寫入位線的電位后取上述“異或”運(yùn)算值。
4.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于上述第1開關(guān)包含(c-2-1)具備與上述寫入控制線連接的控制電極和第1及第2電流電極的第1晶體管；以及(c-2-2)具備與上述寫入字線連接的控制電極和第1及第2電流電極的第2晶體管，將上述第1晶體管的上述第1及第2電流電極和第2晶體管的上述第1及第2電流電極串聯(lián)地連接在上述第1存儲(chǔ)節(jié)點(diǎn)與上述寫入位線之間。
5.如權(quán)利要求4中所述的存儲(chǔ)器，其特征在于上述第1開關(guān)還包含(c-2-3)第3晶體管，具備被供給與上述寫入控制線互補(bǔ)的邏輯的控制電極、與上述第1晶體管的上述第2電流電極連接的第1電流電極和與上述第1晶體管的上述第1電流電極連接的第2電流電極，其導(dǎo)電型與上述第1晶體管的導(dǎo)電型不同；以及(c-2-4)第4晶體管，具備被供給與上述寫入字線互補(bǔ)的邏輯的控制電極、與上述第2晶體管的上述第2電流電極連接的第1電流電極和與上述第2晶體管的上述第1電流電極連接的第2電流電極，其導(dǎo)電型與上述第2晶體管的導(dǎo)電型不同。
6.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于上述第1開關(guān)包含(c-2-1)具備控制電極、與上述寫入位線連接的第1電流電極和與上述第1存儲(chǔ)節(jié)點(diǎn)連接的第2電流電極的第1晶體管；以及(c-2-2)具備與上述寫入控制線連接的控制電極、與上述第1晶體管的上述控制電極連接的第1電流電極和與上述寫入字線連接的第2電流電極的第2晶體管。
7.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于上述第1開關(guān)包含(c-2-1)具備與上述寫入字線連接的控制電極、第1電流電極和與上述寫入控制線連接的第2電流電極的第1晶體管；以及(c-2-2)具備與上述第1晶體管的上述第1電流電極連接的控制電極、與上述寫入位線連接的第1電流電極和與上述第1存儲(chǔ)節(jié)點(diǎn)連接的第2電流電極的第2晶體管。
8.一種存儲(chǔ)器，其特征在于具備多個(gè)(a)字線組；多個(gè)(b)位線組；以及多個(gè)與一個(gè)上述字線組和一個(gè)上述位線組對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(a)字線組分別具有(a-1)寫入字線，上述(b)位線組分別具有(b-1)寫入位線；以及(b-2)與上述寫入位線對(duì)應(yīng)地被設(shè)置的寫入控制線，上述(c)存儲(chǔ)單元分別具有(c-1)包含第1存儲(chǔ)節(jié)點(diǎn)的記憶單元；以及(c-2)只在對(duì)應(yīng)的上述一個(gè)上述字線組的上述寫入字線和上述寫入控制線都激活了的情況下對(duì)上述第1存儲(chǔ)節(jié)點(diǎn)供給與對(duì)應(yīng)的上述一個(gè)位線組的上述寫入位線中的邏輯互補(bǔ)的邏輯的第1電位設(shè)定部，被選擇了的上述位線組中的上述寫入控制線激活，不被選擇的上述位線組中的上述寫入控制線不激活。
9.如權(quán)利要求8中所述的存儲(chǔ)器，其特征在于上述第1電位設(shè)定部包含(c-2-1)供給與第1邏輯對(duì)應(yīng)的電位的第1電位點(diǎn)；(c-2-2)利用上述寫入控制線中的邏輯控制上述第1存儲(chǔ)節(jié)點(diǎn)與第1連接點(diǎn)之間的導(dǎo)通的第1開關(guān)；以及(c-2-3)利用上述寫入位線中的邏輯和上述寫入字線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第1電位點(diǎn)之間的導(dǎo)通的第2開關(guān)。
10.如權(quán)利要求9中所述的存儲(chǔ)器，其特征在于上述第1電位設(shè)定部還包含(c-2-4)供給與上述第1邏輯互補(bǔ)的第2邏輯對(duì)應(yīng)的電位的第2電位點(diǎn)；以及(c-2-5)利用上述寫入位線中的邏輯和與上述寫入字線中的邏輯互補(bǔ)的邏輯這兩者控制上述第1連接點(diǎn)與上述第2電位點(diǎn)之間的導(dǎo)通的第3開關(guān)。
11.如權(quán)利要求8中所述的存儲(chǔ)器，其特征在于上述第1電位設(shè)定部包含(c-2-1)供給與第1邏輯對(duì)應(yīng)的電位的第1電位點(diǎn)；(c-2-2)利用上述寫入字線中的邏輯控制上述第1存儲(chǔ)節(jié)點(diǎn)與第1連接點(diǎn)之間的導(dǎo)通的第1開關(guān)；以及(c-2-3)利用上述寫入控制線中的邏輯和上述寫入位線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第1電位點(diǎn)之間的導(dǎo)通的第2開關(guān)。
12.如權(quán)利要求11中所述的存儲(chǔ)器，其特征在于上述第1電位設(shè)定部還包含(c-2-4)供給與上述第1邏輯互補(bǔ)的第2邏輯對(duì)應(yīng)的電位的第2電位點(diǎn)；以及(c-2-5)利用與上述寫入控制線中的邏輯互補(bǔ)的邏輯和上述寫入位線中的邏輯這兩者控制上述第1連接點(diǎn)與上述第2電位點(diǎn)之間的導(dǎo)通的第2開關(guān)。
13.一種存儲(chǔ)器，其特征在于具備(a)多條寫入字線；(b)多條寫入位線；以及多個(gè)與上述一條字線和上述一條位線對(duì)應(yīng)地被設(shè)置的(c)存儲(chǔ)單元，上述(c)存儲(chǔ)單元具有(c-1)包含存儲(chǔ)節(jié)點(diǎn)的記憶單元；(c-2)第1晶體管，利用供給上述寫入位線的邏輯來(lái)控制導(dǎo)通；以及(c-3)第2晶體管，利用供給上述寫入字線的邏輯來(lái)控制導(dǎo)通，上述記憶單元還包含第3晶體管，具有與上述存儲(chǔ)節(jié)點(diǎn)連接的第1電流電極、供給與上述第1邏輯互補(bǔ)的邏輯對(duì)應(yīng)的第2電位的第2電流電極和控制電極；以及第4晶體管，具有與上述第3晶體管的上述控制電極連接的第1電流電極、供給上述第2電位的第2電流電極和與上述存儲(chǔ)節(jié)點(diǎn)連接的控制電極，上述存儲(chǔ)節(jié)點(diǎn)只經(jīng)上述第1晶體管與上述第2晶體管的串聯(lián)連接與供給與第1邏輯對(duì)應(yīng)的第1電位的第1電位點(diǎn)連接。
14.如權(quán)利要求4中所述的存儲(chǔ)器，其特征在于上述記憶單元由交叉耦合的2個(gè)晶體管構(gòu)成。
15.如權(quán)利要求4中所述的存儲(chǔ)器，其特征在于上述第1晶體管的導(dǎo)電型與上述第2晶體管的導(dǎo)電型不同。
全文摘要
本發(fā)明的課題是提供既可迅速地進(jìn)行使記憶內(nèi)容反轉(zhuǎn)的寫入、又可減少不需要的功耗的存儲(chǔ)器。晶體管MN9、MN10串聯(lián)連接在節(jié)點(diǎn)N1與寫入位線41之間。晶體管MN9、MN10的柵分別與寫入控制線44和寫入字線31連接。寫入控制線44供給與寫入位線41、互補(bǔ)寫入位線42的“異或”,運(yùn)算值相當(dāng)?shù)碾娢弧Ｍㄟ^(guò)預(yù)先將寫入工作中不使用的寫入位線41、互補(bǔ)寫入位線42預(yù)充電為相同的電位,晶體管MN9關(guān)斷。
文檔編號(hào)G11C8/16GK1341941SQ0112248
公開日2002年3月27日 申請(qǐng)日期2001年7月10日 優(yōu)先權(quán)日2000年7月10日
發(fā)明者國(guó)清辰也 申請(qǐng)人:三菱電機(jī)株式會(huì)社