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一種gpio驗證系統(tǒng)與方法

文檔序號:10489180閱讀:401來源:國知局
一種gpio驗證系統(tǒng)與方法
【專利摘要】本發(fā)明公開了一種GPIO驗證系統(tǒng)與方法,系統(tǒng)包括:上位機模塊和驗證模塊;所述上位機模塊與所述驗證模塊相連接,所述驗證模塊包括驗證GPIO管腳,通過所述驗證GPIO管腳與所述目標待測芯片相連接,所述上位機模塊為目標待測芯片配置對應的目標GPIO信息,并將所述目標GPIO信息發(fā)送至所述驗證模塊,所述驗證模塊根據所述目標GPIO信息確定所述目標待測芯片的GPIO的目標驗證內容,根據所述目標驗證內容進行驗證GPIO管腳的配置,再根據所述目標待測芯片的各GPIO管腳的輸入輸出信息對所述目標待測芯片的各GPIO管腳進行驗證,可以高效全面地驗證芯片的GPIO,且對于不同芯片的GPIO驗證,只需使用上位機模塊重新配置,即可進行驗證,提高了芯片GPIO的驗證效率。
【專利說明】
一種GP1驗證系統(tǒng)與方法
技術領域
[0001]本發(fā)明涉及IC驗證領域,特別是涉及一種GP1驗證系統(tǒng)與方法。
【背景技術】
[0002]隨著微電子技術的發(fā)展,集成芯片的應用越來越廣泛,而在集成芯片的研發(fā)過程中,設計完集成芯片后,需要對該集成芯片的GP1的功能進行驗證,以確保最后生產出來的芯片的正確性。
[0003]目前對于集成芯片的GP1的驗證,有的是人工手動在集成芯片的GP1上提供高電平或者低電平,再使用集成芯片讀取外部電平來驗證集成芯片的GP1輸入功能,這種驗證方式效率低,并且驗證不夠充分,比如人工手動將集成芯片的全部GP1供給高電平,使用軟件配置集成芯片的所有GP1為輸入,然后讀取GP1輸入電平值,將不能驗證各個GP1之間的相互影響,而且對于集成芯片的各個GP1的上拉電阻和下拉電阻的控制是否正確無法判斷;而有的是在集成芯片的GP1外連接其他微控制器來配合驗證,將與集成芯片連接的微控制器的GP1全部配置為輸出,輸出高電平或者低電平,再讀取集成芯片的所有GP1的輸入是否為全O或全1,或者是配置集成芯片的所有GP1為輸出模式,輸出高電平或者低電平,使用與集成芯片連接的微控制器讀取集成芯片的GP1輸出的電平值,觀察集成芯片是否能正常輸出高電平或者低電平,但這種方式也不能驗證集成芯片各個GP1之間的相互影響,并且如果后續(xù)研發(fā)新的集成芯片,驗證集成芯片GP1的程序又需要重新開發(fā),驗證效率較低。

【發(fā)明內容】

[0004]有鑒于此,本發(fā)明的主要目的在于提供一種GP1驗證系統(tǒng)與方法,可以高效地對集成芯片的GP1進行驗證。
[0005]為實現上述目的,本發(fā)明提供了一種GP1驗證系統(tǒng),包括:上位機模塊和驗證模塊;
[0006]所述上位機模塊與所述驗證模塊相連接,用于為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊;
[0007]所述驗證模塊包括驗證GP1管腳,通過所述驗證GP1管腳與所述目標待測芯片相連接,用于根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。
[0008]優(yōu)選地,所述目標GP1信息包括:
[0009]所述目標待測芯片的GP1分組信息,各所述目標待測芯片的GP1分組的管腳分配信息,所述目標待測芯片的GP1管腳上拉電阻信息,所述目標待測芯片的GP1管腳下拉電阻信息,所述目標待測芯片的GP1管腳開漏輸出信息,所述目標待測芯片的GP1管腳推挽輸出信息,所述目標待測芯片的GP1管腳類型設置寄存器地址和設置對應GP1管腳為普通GP1管腳的數值。
[0010]優(yōu)選地,所述驗證模塊還包括:
[0011 ]與各所述驗證GP1管腳相對應的,根據所述目標驗證內容與對應的驗證GP1管腳進行程控連接的上拉電阻與下拉電阻;
[0012]與所述目標待測芯片相連接,用于與所述目標待測芯片進行信息交換的通信通路。
[0013]優(yōu)選地,所述目標待測芯片的GP1的目標驗證內容包括:
[0014]浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證。
[0015]本發(fā)明還提供了一種GP1驗證方法,包括:
[0016]上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊;
[0017]所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。
[0018]優(yōu)選地,所述目標GP1信息包括:
[0019]所述目標待測芯片的GP1分組信息,各所述目標待測芯片的GP1分組的管腳分配信息,所述目標待測芯片的GP1管腳上拉電阻信息,所述目標待測芯片的GP1管腳下拉電阻信息,所述目標待測芯片的GP1管腳開漏輸出信息,所述目標待測芯片的GP1管腳推挽輸出信息,所述目標待測芯片的GP1管腳類型設置寄存器地址和設置對應GP1管腳為普通GP1管腳的數值。
[0020]優(yōu)選地,所述驗證模塊根據所述目標驗證內容進行驗證GP1管腳的配置包括:
[0021 ]所述驗證模塊根據所述目標驗證內容控制各所述驗證GP1管腳與對應的上拉電阻與下拉電阻連通或斷開。
[0022]優(yōu)選地,所述目標待測芯片的GP1的驗證內容包括:
[0023]浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證。
[0024]應用本發(fā)明提供的一種GP1驗證系統(tǒng)與方法,系統(tǒng)包括:上位機模塊和驗證模塊;所述上位機模塊與所述驗證模塊相連接,所述驗證模塊包括驗證GP1管腳,通過所述驗證GP1管腳與所述目標待測芯片相連接,所述上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊,所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證,可以高效全面地驗證芯片的GP10,且對于不同芯片的GP1驗證,只需使用上位機模塊重新配置,即可進行驗證,提高了芯片GP1的驗證效率。
【附圖說明】
[0025]為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案,下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹,顯而易見地,下面描述中的附圖僅僅是本發(fā)明的一部分實施例,對于本領域普通技術人員來講,在不付出創(chuàng)造性勞動的前提下,還可以根據提供的附圖獲得其他的附圖。
[0026]圖1為本發(fā)明一種GP1驗證系統(tǒng)實施例的結構示意圖;
[0027]圖2為本發(fā)明一種GP1驗證系統(tǒng)實施例的詳細結構示意圖;
[0028]圖3為本發(fā)明一種GP1驗證方法實施例的流程圖。
【具體實施方式】
[0029]下面將結合本發(fā)明實施例中的附圖,對本發(fā)明實施例中的技術方案進行清楚、完整地描述,顯然,所描述的實施例僅僅是本發(fā)明一部分實施例,而不是全部的實施例。基于本發(fā)明中的實施例,本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例,都屬于本發(fā)明保護的范圍。
[0030]本發(fā)明提供了一種GP1驗證系統(tǒng),圖1示出了本發(fā)明一種GP1驗證系統(tǒng)實施例的結構示意圖,包括:上位機模塊101和驗證模塊102;
[0031]所述上位機模塊101與所述驗證模塊102相連接,用于為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊102;
[0032]所述目標GP1信息可包括所述目標待測芯片的GP1分組信息,各所述目標待測芯片的GP1分組的管腳分配信息,所述目標待測芯片的GP1管腳上拉電阻信息,所述目標待測芯片的GP1管腳下拉電阻信息,所述目標待測芯片的GP1管腳開漏輸出信息,所述目標待測芯片的GP1管腳推挽輸出信息,所述目標待測芯片的GP1管腳類型設置寄存器地址和設置對應GP1管腳為普通GP1管腳的數值等。
[0033]所述驗證模塊102包括驗證GP1管腳,通過所述驗證GP1管腳與所述目標待測芯片相連接,用于根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。
[0034]本實施例中所述驗證模塊還可包括:
[0035]與各所述驗證GP1管腳相對應的,根據所述目標驗證內容與對應的驗證GP1管腳進行程控連接的上拉電阻與下拉電阻;
[0036]與所述目標待測芯片相連接,用于與所述目標待測芯片進行信息交換的通信通路。
[0037]所述目標待測芯片的GP1的驗證內容可包括浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證等。
[0038]如圖2所示,為本發(fā)明一種GP1驗證系統(tǒng)實施例的詳細結構示意圖,驗證模塊有很多驗證GP1管腳,每個驗證GP1管腳有可配置的上拉電阻和下拉電阻,這些GP1管腳能夠與目標待測芯片的GP1管腳相連接,驗證模塊將利用從上位機模塊接收到的目標GP1信息來配置目標待測芯片的GP1功能。驗證模塊與目標待測芯片之間還有一路通信通路,這個通信通路是驗證模塊與目標待測芯片進行信息交換的通路,這兩者都設計了基于這一通路的通信協議。
[0039]應用本實施例提供的一種GP1驗證系統(tǒng),包括:上位機模塊和驗證模塊;所述上位機模塊與所述驗證模塊相連接,所述驗證模塊包括驗證GP1管腳,通過所述驗證GP1管腳與所述目標待測芯片相連接,所述上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊,所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證,可以高效全面地驗證芯片的GP10,且對于不同芯片的GP1驗證,只需使用上位機模塊重新配置,即可進行驗證,提高了芯片GP1的驗證效率。
[0040]本發(fā)明還提供了一種GP1驗證方法,圖3示出了本發(fā)明一種GP1驗證方法實施例的流程圖,包括:
[0041 ]步驟SlOl:上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊;
[0042]上位機模塊設置目標待測芯片的目標GP1信息,比如設置目標待測芯片的GP1分組(比如GP1A,GP1B,GP1C等),設置每一個GP1分組的管腳分配信息(GP1AO?GP1A15,GP1BO?GP10B9,GP10C5?GP10C15等)。具體實施時目標待測芯片的GP1分組可在上位機模塊的一個文本框中填入設置,比如目標待測芯片的GP1包括GP10A/GP10B/GP10C/GP10D/GP10E/GP10F,則在該文本框中填入數值5(表示O?5);GP10分組的管腳分配信息在另一個文本框中填入,這個填入的數值是一個不小于目標待測芯片每一個GP1分組的GP1下標數,比如目標待測芯片每一個GP1分組的GP1管腳分配是GP1AO?GP10A15,GP10B0?GP10B9,GP10C5?GP10C15,GP10D8?GP10B23,GP10E15?GP10E25,GP10F0?GP10F20時,則可在該文本框中填入大于等于25的數值,比如設置為31(表示O?31),有了上面兩步操作后上位機模塊界面上生成一個6行32列的一張?zhí)镒址礁瘢缓笾恍枰凑漳繕舜郎y芯片的GP1管腳分配情況將6行32列的田字方格的對應位置上打勾以作標記,比如將第一行的O?15列勾選,第二行的O?9列勾選,第三行的5?15列勾選,第四行的8?23列勾選,第五行的15?25列勾選,第六行的O?20列勾選,這樣表示待測芯片這些管腳是存在的,然后設置目標待測芯片的GP1上拉電阻信息,在目標待測芯片每一個存在的GP1管腳對應的田字方格位置上標記無上拉電阻(比如標記為I),有固定上拉電阻,且程序不能編程關斷的上拉電阻(比如標記為2),程序可編程關斷的上拉電阻(比如標記為3)。然后配置目標待測芯片的GP1下拉電阻信息,過程與配置目標待測芯片上拉電阻信息類似,然后配置目標待測芯片的每個GP1管腳開漏輸出情況,在目標待測芯片每一個存在的GP1管腳對應的田字方格位置上標記對應GP1管腳開漏輸出情況,如無開漏輸出功能(比如標記為I),有開漏輸出模式,并且對應GP1管腳輸出時只能開漏輸出(比如標記為2),有開漏輸出模式,并且對應GP1管腳能夠配置為其他輸出模式,比如配置為推挽輸出模式等(比如標記為3),最后設置每一個GP1配置功能類型的寄存器地址和配置其為普通GP1時的寄存器值,這個是對于現在很多芯片的GP1復用的情況,比如一個GP1管腳可以作為普通GP1使用,也可以作為UART的TX管腳使用,甚至該GP1管腳還能配置為其他功能使用,在目標待測芯片每一個存在的GP1管腳對應的田字方格位置上填入對應GP1管腳配置功能類型寄存器的地址和將該GP1作為普通GP1使用時應該配置的值,比如GP10A7的配置功能類型寄存器的值為O時作普通GP1用,為I時作UART的TX管腳使用,為2時作ADC的輸入管腳使用等,并且配置功能類型寄存器的地址為0x2878,那么就需要選擇GP10A7的格子,在地址位置設置為0x2878,在值的位置設置為O,其他GP1管腳的配置類似,上位機模塊將目標待測芯片的GP1相關信息設置好,以方便傳送給驗證模塊做后續(xù)處理,可以使用UART方式或者USB通訊方式傳送給驗證模塊,使用何種傳送方式不做要求。
[0043]步驟S102:所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。
[0044]所述目標待測芯片的GP1的目標驗證內容可包括浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證等,根據目標驗證內容配置驗證模塊的驗證GP1管腳,即控制各所述驗證GP1管腳與對應的上拉電阻與下拉電阻連通或斷開。然后獲取目標待測芯片的GP1管腳的輸入或輸出信息,根據這些信息驗證各GP1管腳是否異常。
[0045]根據圖2所示的結構示意圖,下面對不同的目標驗證內容分別進行說明:
[0046]1、目標待測芯片浮空輸入驗證:驗證模塊將自身的全部有效GP1配置為上拉輸入,并通過通信通路20配置目標待測芯片的全部GP10(31/32/33……3n)為浮空輸入模式,然后驗證模塊通過通信通路20讀取目標待測芯片的所有GP1的輸入電平值到驗證模塊的內存中,然后判斷處理是否全部都為I,正常的話應該全部為I;如果有為O就報錯,即在驗證模塊中記錄出錯的詳細信息,并發(fā)送到上位機模塊的對應界面上顯示出出錯的類型和詳細位置,比如驗證模塊檢查到目標待測芯片的GP10A7輸入電平值為O,則驗證模塊處理完成后將在內存中記錄該出錯的位置和類型,并將錯誤信息傳送到上位機模塊上進行顯示;驗證模塊只將自身的第一個GP10(100 210)配置為下拉輸入,再次通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有100(31)為O,其他都為I;然后驗證模塊將自身的第一個GP10( 100 210)配置為上拉輸入,只將自身第二個GP1dOO 220)配置為下拉輸入,再通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有1l (32)為O,其他都為I;如此循環(huán)直到目標待測芯片的全部GP1管腳檢查完畢。這里也可以使用這種方式來驗證目標待測芯片浮空輸入:驗證模塊將自己的全部有效GP1配置為下拉輸入,并通過通信通路20配置目標待測芯片的全部GP10(31/32/33……3n)為浮空輸入模式,然后驗證模塊通過通信通路20讀取目標待測芯片的所有GP1的輸入電平值進行判斷,判斷是否全部都為O;然后驗證模塊只將自身的第一個GP10(100 210)配置為上拉輸入,再次通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有100 (31)為I,其他都為O;然后驗證模塊將自身的第一個GPlOdOO 210)配置為下拉輸入,只將自身第二個GPlOdOO 220)配置為上拉輸入,再通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有1l(32)為I,其他都為O;如此循環(huán)直到目標待測芯片的全部GP1管腳檢查完畢,檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0047]2、目標待測芯片禁止輸入驗證:驗證模塊將自身的全部有效GP1配置為上拉輸入,并通過通信通路20配置目標待測芯片的全部GP10(31/32/33……3n)為浮空輸入模式,然后驗證模塊通過通信通路20讀取目標待測芯片的所有GP1的輸入電平值進行判斷,判斷是否全部都為I;如果有為O就報錯,即在驗證模塊中記錄出錯的詳細信息,并發(fā)送到上位機模塊的對應界面上顯示出出錯的類型和詳細位置,比如驗證模塊檢查到目標待測芯片的GP10A7輸入電平值為O,則驗證模塊處理完成后將在內存中記錄該出錯的位置和類型,并將錯誤信息傳送到上位機模塊上進行顯示;驗證模塊只將自身的第一個GP1(10 210)配置為下拉輸入,再次通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有100(31)為0,其他都為I;驗證模塊通過通信通路20將目標待測芯片的第一個GP10(100 31)配置為禁止輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATAl,然后驗證模塊將自身的第一個GP10(100 210)配置為上拉輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATAl ’,驗證模塊判斷DATAl與DATA1’是否相等,并且除了目標待測芯片的第一個GP10(100 31)的輸入電平值為x(可能是0,也可能是I),其他都為I;然后驗證模塊只將自身第二個GP10(100 220)配置為下拉輸入,通過通信通路20將目標待測芯片的第一個GP10(100 31)配置為使能輸入,并檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有1l (32)為O,其他都為I;然后驗證模塊通過通信通路20將目標待測芯片的第二個GP1aoi 32)配置為禁止輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATA2,然后驗證模塊將自身的第二個GP1aoi 220)配置為上拉輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATA2’,驗證模塊判斷DATA2與DATA2’是否相等,并且除了目標待測芯片的第二個GP1aoi 32)的輸入電平值為x(可能是0,也可能是I),其他都為I;如此循環(huán)直到目標待測芯片的全部GP1管腳檢查完畢。這里也可以使用這種方式來驗證目標待測芯片禁止輸入:驗證模塊將自身的全部有效GP1配置為下拉輸入,并通過通信通路20配置目標待測芯片的全部GP10(31/32/33……3n)為浮空輸入模式,然后驗證模塊通過通信通路20讀取目標待測芯片的所有GP1的輸入電平值進行判斷,判斷是否全部都為O;如果有為I就報錯,即在驗證模塊中記錄出錯的詳細信息,并發(fā)送到上位機模塊的對應界面上顯示出出錯的類型和詳細位置,比如驗證模塊檢查到目標待測芯片的GP10A7輸入電平值為I,則驗證模塊處理完成后將在內存中記錄該出錯的位置和類型,并將錯誤信息傳送到上位機模塊上進行顯示;驗證模塊只將自身的第一個GP10(100 210)配置為上拉輸入,再次通過通信通路20檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有100(31)為I,其他都為O;驗證模塊通過通信通路20將目標待測芯片的第一個GP10(100 31)配置為禁止輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATAl,然后驗證模塊將自身的第一個GP10(100 210)配置為下拉輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATA1’,驗證模塊判斷DATAl與DATA1’是否相等,并且除了目標待測芯片的第一個GP10(100 31)的輸入電平值為x(可能是O,也可能是I),其他都為O;然后驗證模塊只將自身第二個GP10(100 220)配置為上拉輸入,再通過通信通路20將目標待測芯片的第一個GP10(100 31)配置為使能輸入,并檢查目標待測芯片的GP1輸入電平值,判斷目標待測芯片的GP1輸入電平值是否只有1I (32)為I,其他都為O;然后驗證模塊通過通信通路20將目標待測芯片的第二個GP1aoi 32)配置為禁止輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATA2,然后驗證模塊將自身的第二個GP 10(101220)配置為下拉輸入,通過通信通路20檢查目標待測芯片的GP1輸入電平值記錄為DATA2’,驗證模塊判斷DATA2與DATA2’是否相等,并且除了目標待測芯片的第二個GP1aoi32)的輸入電平值為x(可能是0,也可能是I),其他都為O;如此循環(huán)直到目標待測芯片的全部GP1管腳檢查完畢,檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0048]3、目標待測芯片上拉輸入驗證:驗證模塊將自身的全部有效GP1配置為浮空輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為上拉輸入模式,然后驗證模塊通過通信通路20檢查目標待測芯片的所有GP1的輸入電平值是否為全I;驗證模塊將自身的第一個GP10(100 210)配置為推挽輸出O,驗證模塊通過通信通路20檢查目標待測芯片的GP1是否只有第一個GP10(100 31)的輸入電平值為O,其他都為I;驗證模塊將自身的第一個GP10(100 210)配置為浮空輸入,第二個GP1dOl 220)配置為推挽輸出O,驗證模塊通過通信通路20檢查目標待測芯片的GP1是否只有第二個GP1aoi 32)的輸入電平值為0,其他都為I;如此循環(huán),一直到目標待測芯片的最后一個GP10。檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0049]4、目標待測芯片下拉輸入驗證:驗證模塊將自身的全部有效GP1配置為浮空輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為下拉輸入模式,然后驗證模塊通過通信通路20檢查目標待測芯片的所有GP1的輸入電平值是否為全O;驗證模塊將自身的第一個GP10(100 210)配置為推挽輸出I,驗證模塊通過通信通路20檢查目標待測芯片的GP1是否只有第一個GP10(100 31)的輸入電平值為I,其他都為O;驗證模塊將自身的第一個GP10(100 210)配置為浮空輸入,第二個GP1dOl 220)配置為推挽輸出I,驗證模塊通過通信通路20檢查目標待測芯片的GP1是否只有第二個GP1aoi 32)的輸入電平值為I,其他都為O;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束。檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0050]5、目標待測芯片推挽輸出驗證:驗證模塊將自身的全部有效GP1配置為浮空輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為推挽輸出模式并全部輸出1,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全I;驗證模塊通過通信通路20配置目標待測芯片的第一個GP1dOO 31)推挽輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第一個GP10(100 210)為0,其他都為I;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)推挽輸出I,且第二個GP1(1l 32)推挽輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第二個GP1aoi 220)為0,其他都為I;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束。這里也可以使用這種方式來驗證目標待測芯片推挽輸出:驗證模塊將自身的全部有效GP1配置為浮空輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為推挽輸出模式并全部輸出0,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(10031)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第一個GP10(100 210)為I,其他都為O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)推挽輸出0,且第二個GP1(1l 32)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第二個GP1aoi 220)為I,其他都為O;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束,檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0051]6、目標待測芯片禁止輸出驗證:驗證模塊將自身的全部有效GP1配置為下拉輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為推挽輸出模式并全部輸出1,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全I;驗證模塊通過通信通路20配置目標待測芯片的第一個GP1dOO 31)推挽輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第一個GP10(100 210)為0,其他都為I;然后驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)禁止輸出,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATAl,驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA1’,判斷讀取到的DATAl與DATA1’是否相等,并且除了驗證模塊的第一個GP10(100 210)為O,其他的有效GP1均為I;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)使能輸出,并配置目標待測芯片的第二個GP1(1l 32)推挽輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第二個GP1aoi 220)的輸入電平值為0,其他都為I;然后驗證模塊通過通信通路20配置目標待測芯片的第二個GP1aoi 32)禁止輸出,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA2,驗證模塊通過通信通路20配置目標待測芯片的第二個GP1aoi 32)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA2’,判斷讀取到的DATA2與DATA2’是否相等,并且除了驗證模塊的第二個GP1aoi 220)為0,其他的有效GP1均為I;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束。這里也可以使用這種方式來驗證目標待測芯片禁止輸出:驗證模塊將自身的全部有效GP1配置為上拉輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為推挽輸出模式并全部輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第一個GP10(100 210)為I,其他都為O;然后驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)禁止輸出,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATAl,驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)推挽輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA1’,判斷讀取到的DATAl與DATA1’是否相等,并且除了驗證模塊的第一個GP10(100210)為I,其他的有效GP1均為O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP1dOO 31)使能輸出,并配置目標待測芯片的第二個GP1aoi 32)推挽輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第二個GP1aoi 220)的輸入電平值為I,其他都為O;然后驗證模塊通過通信通路20配置目標待測芯片的第二個GP1aoi 32)禁止輸出,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA2,驗證模塊通過通信通路20配置目標待測芯片的第二個GP1aoi 32)推挽輸出0,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值記錄為DATA2’,判斷讀取到的DATA2與DATA2’是否相等,并且除了驗證模塊的第二個GP1dOl 220)為I,其他的有效GP1均為O;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束,檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0052]7、目標待測芯片開漏輸出驗證:驗證模塊將自身的全部有效GP1配置為下拉輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為開漏輸出模式并全部輸出0,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP1dOO 31)開漏輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否全部為O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)開漏輸出0,且第二個GP1aoi 32)開漏輸出1,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否全部為O;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束。然后驗證模塊將自身的全部有效GP1配置為上拉輸入,并且驗證模塊通過通信通路20配置目標待測芯片的全部GP1為開漏輸出模式并全部輸出O,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否為全O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)開漏輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第一個GP10(100 210)為I,其他都為O;驗證模塊通過通信通路20配置目標待測芯片的第一個GP10(100 31)開漏輸出0,且第二個GP1aoi 32)開漏輸出I,然后驗證模塊讀取目標待測芯片的全部GP1的輸出電平值,驗證模塊判斷讀取到的目標待測芯片輸出電平值是否只有第二個GP1aoi 220)為I,其他都為O;如此循環(huán),一直到目標待測芯片的最后一個GP1驗證結束,檢查判斷的實現方式不做要求,這里只是優(yōu)選方式,驗證模塊可在檢查出有錯誤時將詳細信息進行記錄。
[0053]應用本實施例提供的一種GP1驗證方法,所述上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊,所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證,可以高效全面地驗證芯片的GP10,且對于不同芯片的GP1驗證,只需使用上位機模塊重新配置,即可進行驗證,提高了芯片GP1的驗證效率。
[0054]需要說明的是,本說明書中的各個實施例均采用遞進的方式描述,每個實施例重點說明的都是與其他實施例的不同之處,各個實施例之間相同相似的部分互相參見即可。對于系統(tǒng)類實施例而言,由于其與方法實施例基本相似,所以描述的比較簡單,相關之處參見方法實施例的部分說明即可。
[0055]最后,還需要說明的是,術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含,從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素,而且還包括沒有明確列出的其他要素,或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下,由語句“包括一個……”限定的要素,并不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
[0056]以上對本發(fā)明所提供的系統(tǒng)與方法進行了詳細介紹,本文中應用了具體個例對本發(fā)明的原理及實施方式進行了闡述,以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想;同時,對于本領域的一般技術人員,依據本發(fā)明的思想,在【具體實施方式】及應用范圍上均會有改變之處,綜上所述,本說明書內容不應理解為對本發(fā)明的限制。
【主權項】
1.一種GP1驗證系統(tǒng),其特征在于,包括:上位機模塊和驗證模塊; 所述上位機模塊與所述驗證模塊相連接,用于為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊; 所述驗證模塊包括驗證GP1管腳,通過所述驗證GP1管腳與所述目標待測芯片相連接,用于根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。2.根據權利要求1所述的GP1驗證系統(tǒng),其特征在于,所述目標GP1信息包括: 所述目標待測芯片的GP1分組信息,各所述目標待測芯片的GP1分組的管腳分配信息,所述目標待測芯片的GP1管腳上拉電阻信息,所述目標待測芯片的GP1管腳下拉電阻信息,所述目標待測芯片的GP1管腳開漏輸出信息,所述目標待測芯片的GP1管腳推挽輸出信息,所述目標待測芯片的GP1管腳類型設置寄存器地址和設置對應GP1管腳為普通GP1管腳的數值。3.根據權利要求1所述的GP1驗證系統(tǒng),其特征在于,所述驗證模塊還包括: 與各所述驗證GP1管腳相對應的,根據所述目標驗證內容與對應的驗證GP1管腳進行程控連接的上拉電阻與下拉電阻; 與所述目標待測芯片相連接,用于與所述目標待測芯片進行信息交換的通信通路。4.根據權利要求1所述的GP1驗證系統(tǒng),其特征在于,所述目標待測芯片的GP1的目標驗證內容包括: 浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證。5.一種GP1驗證方法,其特征在于,包括: 上位機模塊為目標待測芯片配置對應的目標GP1信息,并將所述目標GP1信息發(fā)送至所述驗證模塊; 所述驗證模塊根據所述目標GP1信息確定所述目標待測芯片的GP1的目標驗證內容,根據所述目標驗證內容進行驗證GP1管腳的配置,再根據所述目標待測芯片的各GP1管腳的輸入輸出信息對所述目標待測芯片的各GP1管腳進行驗證。6.根據權利要求5所述的GP1驗證方法,其特征在于,所述目標GP1信息包括: 所述目標待測芯片的GP1分組信息,各所述目標待測芯片的GP1分組的管腳分配信息,所述目標待測芯片的GP1管腳上拉電阻信息,所述目標待測芯片的GP1管腳下拉電阻信息,所述目標待測芯片的GP1管腳開漏輸出信息,所述目標待測芯片的GP1管腳推挽輸出信息,所述目標待測芯片的GP1管腳類型設置寄存器地址和設置對應GP1管腳為普通GP1管腳的數值。7.根據權利要求5所述的GP1驗證方法,其特征在于,所述驗證模塊根據所述目標驗證內容進行驗證GP1管腳的配置包括: 所述驗證模塊根據所述目標驗證內容控制各所述驗證GP1管腳與對應的上拉電阻與下拉電阻連通或斷開。8.根據權利要求5所述的GP1驗證方法,其特征在于,所述目標待測芯片的GP1的驗證內容包括: 浮空輸入驗證,禁止輸入驗證,上拉輸入驗證,下拉輸入驗證,推挽輸出驗證,禁止輸出驗證和開漏輸出驗證。
【文檔編號】G06F17/50GK105844056SQ201610236254
【公開日】2016年8月10日
【申請日】2016年4月15日
【發(fā)明人】盧杰
【申請人】萬高(杭州)科技有限公司
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