一種基于fpga可自動(dòng)擴(kuò)展地址的控制系統(tǒng)的制作方法
【專利摘要】本發(fā)明涉及一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，包括一個(gè)地址產(chǎn)生模塊，多個(gè)地址解碼模塊和多個(gè)地址控制模塊，每一列對(duì)應(yīng)一個(gè)地址解碼模塊，每一行對(duì)應(yīng)一個(gè)地址控制模塊，地址產(chǎn)生模塊產(chǎn)生一個(gè)地址，地址通過(guò)第一總線傳遞給每一個(gè)地址解碼模塊，地址解碼模塊接受到地址后，根據(jù)自身的地址做比較，譯碼出地址打開(kāi)Word Line，結(jié)束后返回一個(gè)信號(hào)至地址控制模塊，地址控制模塊判斷當(dāng)前行有沒(méi)有出現(xiàn)信號(hào)，并通過(guò)第二總線傳給地址產(chǎn)生模塊，地址產(chǎn)生模塊根據(jù)信號(hào)對(duì)地址的相應(yīng)部分清零或加一。該控制系統(tǒng)用于給FPGA中的各個(gè)模塊分配配置數(shù)據(jù)，其地址可自由擴(kuò)展，可適用于各規(guī)模的FPGA內(nèi)，可靠性高，流片風(fēng)險(xiǎn)小。
【專利說(shuō)明】
一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于可編程邏輯器件的技術(shù)領(lǐng)域，涉及一種控制系統(tǒng)，尤其是一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)。
【背景技術(shù)】
[0002]可編程邏輯器件FPGA，通過(guò)軟件工具，開(kāi)發(fā)，仿真和測(cè)試，快速地將設(shè)計(jì)編程到器件中，節(jié)省大量的非重復(fù)性工程成本和電路研發(fā)周期，同時(shí)可編程邏輯器件是基于重復(fù)配置的存儲(chǔ)技術(shù)，只需要重新下載編程，即可完成電路的修改?？删幊踢壿嬈骷哂虚_(kāi)發(fā)周期短，成本低，風(fēng)險(xiǎn)小，集成度高，靈活性大，且便于電子系統(tǒng)維護(hù)和升級(jí)等優(yōu)點(diǎn)，因此受到了廣大終端產(chǎn)品用戶的青睞，成為了集成電路芯片的主流，且被廣泛應(yīng)用在各種領(lǐng)域如通信、控制、視頻、信息處理、電子、互聯(lián)網(wǎng)、汽車以及航空航天等。
[0003]可編程邏輯器件FPGA，主要包含控制系統(tǒng)，可編程邏輯單元CLB，數(shù)字信號(hào)處理DSP，存儲(chǔ)單元BRAM以及一些高速接口，時(shí)鐘模塊和IP核等，而控制系統(tǒng)是可編程邏輯器件中最重要的結(jié)構(gòu)，是軟件下載編程的接口，是配置整個(gè)FPGA中各模塊的控制系統(tǒng)，只有控制系統(tǒng)能正確無(wú)誤的把軟件生成的bitstream下載到配置SRAM，F(xiàn)PGA中才能正常工作。要實(shí)現(xiàn)把對(duì)應(yīng)的bitstream下載到對(duì)應(yīng)的配置SRAM中，就必須要地址控制系統(tǒng)。因?yàn)楝F(xiàn)在開(kāi)發(fā)不同規(guī)模的FPGA，就需要重新設(shè)計(jì)一套對(duì)應(yīng)的地址控制系統(tǒng)，對(duì)于不同規(guī)模大小的FPGA，不能共用一套地址控制系統(tǒng)，由于每設(shè)計(jì)一套地址控制系統(tǒng)需要人力成本，及新開(kāi)發(fā)的地址控制系統(tǒng)會(huì)存在一定的風(fēng)險(xiǎn)。而不管不同規(guī)模大小的FPGA都共用一套控制系統(tǒng)的話就不會(huì)存在流片的風(fēng)險(xiǎn)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問(wèn)題是克服現(xiàn)有的缺陷，提供一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其地址可以任意擴(kuò)展，靈活便利適應(yīng)各規(guī)模的FPGA。
[0005 ]為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了如下的技術(shù)方案:
[0006]本發(fā)明一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，包括一個(gè)地址產(chǎn)生模塊，多個(gè)地址解碼模塊和多個(gè)地址控制模塊，每一列對(duì)應(yīng)一個(gè)地址解碼模塊，每一行對(duì)應(yīng)一個(gè)地址控制模塊，地址產(chǎn)生模塊產(chǎn)生一個(gè)地址，地址通過(guò)第一總線傳遞給每一個(gè)地址解碼模塊，地址解碼模塊接受到地址后，根據(jù)自身的地址做比較，譯碼出地址打開(kāi)Word Line，結(jié)束后返回一個(gè)信號(hào)至地址控制模塊，地址控制模塊判斷當(dāng)前行有沒(méi)有出現(xiàn)信號(hào)，并通過(guò)第二總線傳給地址產(chǎn)生模塊，地址產(chǎn)生模塊根據(jù)信號(hào)對(duì)地址的相應(yīng)部分清零或加一。
[0007]進(jìn)一步地，地址產(chǎn)生模塊產(chǎn)生的地址分成3部分:RowAddress ,ColumnAddress，Minor Address，且可增加地址的位寬。
[0008]進(jìn)一步地，F(xiàn)PGA包括輸入輸出口，存儲(chǔ)單元，可編程邏輯單元和數(shù)字信號(hào)處理，且可以任意增加模塊，增加行數(shù)。
[0009]進(jìn)一步地，F(xiàn)PGA中每個(gè)模塊都對(duì)應(yīng)一個(gè)地址解碼模塊，每個(gè)模塊的MinorAddress地址不一樣，每個(gè)模塊對(duì)應(yīng)的地址解碼模塊內(nèi)用于比較的MinorAddress大小不一樣。
[0010]進(jìn)一步地，每一行的每一個(gè)地址解碼模塊，用于返回C0LUMN_CNT_EN信號(hào)。
[0011]進(jìn)一步地，除了最后一行外的每一行的最后一個(gè)地址解碼模塊，用于返回R0W_CNT_EN信號(hào)。
[0012]進(jìn)一步地，最后一行的最后一個(gè)地址解碼模塊，用于返回R0W_CNT_EN、R0W_END信號(hào)。
[0013]進(jìn)一步地，地址控制模塊，用來(lái)判斷當(dāng)前行有沒(méi)有出現(xiàn)R0W_CNT_EN、C0LUMN_CNT_EN、ADDR_END信號(hào)，并傳給地址產(chǎn)生模塊。
[0014]進(jìn)一步地，地址產(chǎn)生模塊是一個(gè)產(chǎn)生地址的計(jì)數(shù)器。
[0015]本發(fā)明的有益效果:該控制系統(tǒng)用于給FPGA中的各個(gè)模塊分配配置數(shù)據(jù)，以達(dá)到FPGA滿足用戶想要的功能，因此，該控制系統(tǒng)可配置能力強(qiáng)，地址可自由擴(kuò)展，可適用于各規(guī)模的FPGA內(nèi)，可靠性高，流片風(fēng)險(xiǎn)小。
【附圖說(shuō)明】
[0016]圖1為本發(fā)明FPGA內(nèi)的模塊示意圖；
[0017]圖2為本發(fā)明一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)的地址結(jié)構(gòu)圖；
[0018]圖3為本發(fā)明一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)的架構(gòu)圖。
【具體實(shí)施方式】
[0019]本發(fā)明所列舉的實(shí)施例，只是用于幫助理解本發(fā)明，不應(yīng)理解為對(duì)本發(fā)明保護(hù)范圍的限定，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明思想的前提下，還可以對(duì)本發(fā)明進(jìn)行改進(jìn)和修飾，這些改進(jìn)和修飾也落入本發(fā)明權(quán)利要求保護(hù)的范圍內(nèi)。
[0020]如圖1所示，F(xiàn)PGA內(nèi)的模塊包括:輸入輸出口 1B，存儲(chǔ)單元BRAM，可編程邏輯單元CLB，數(shù)字信號(hào)處理DSP，根據(jù)設(shè)計(jì)需求可以任意增加模塊，增加行數(shù)。
[0021 ] 如圖2所示，為一個(gè)32位的地址結(jié)構(gòu)，可以分成3部分:RowAddress:代表第幾行，ColumnAddress:代表當(dāng)前行內(nèi)第幾個(gè)模塊，MinorAddress:代表當(dāng)前模塊內(nèi)的具體地址，根據(jù)設(shè)計(jì)需要可增加地址的位寬。
[0022]本發(fā)明一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)的描述:
[0023]如圖1所示，F(xiàn)PGA內(nèi)的模塊包括輸入輸出口 1B，存儲(chǔ)單元BRAM，可編程邏輯單元CLB，數(shù)字信號(hào)處理DSP，每一個(gè)模塊都對(duì)應(yīng)一個(gè)地址解碼模塊Addr_decoder，由于每個(gè)模塊的MinorAddress地址不一樣，故每個(gè)模塊對(duì)應(yīng)的地址解碼模塊Addr_decoder內(nèi)用于比較的MinorAddress大小也不一樣。
[0024]如圖3所示，每一行(除了最后一行ROW Last)最后一個(gè)地址解碼模塊，對(duì)應(yīng)Addr_decoder (5)，用于返回R0W_CNT_EN信號(hào)，也即換行使能信號(hào)。
[0025]如圖3所不，最后一行ROW Last的最后一個(gè)地址解碼模塊，對(duì)應(yīng)Addr_decoder(6)，用于返回R0W_CNT_EN、R0W_END信號(hào)，也即地址結(jié)束使能信號(hào)。
[0026]如圖3所示，每一行對(duì)應(yīng)一個(gè)地址控制模塊Addr_Ctrl(3)，用來(lái)判斷當(dāng)前行有沒(méi)有出現(xiàn)R0W_CNT_EN，⑶LUMN_CNT_EN，ADDR_END信號(hào)，并通過(guò)第二總線(2)傳給地址產(chǎn)生模塊Addr_gen(7)。
[0027]如圖3所示，地址產(chǎn)生模塊Addr_gen(7)是產(chǎn)生地址的一個(gè)計(jì)數(shù)器，MinorAddress一直在累加，只有收到C0LUMN_CNT_EN信號(hào)，MinorAddress會(huì)清零，Column_Address才加一；當(dāng)收到R0W_CNT_EN信號(hào),MinorAddress會(huì)清零，Column_Address會(huì)清零，RowAddress加一；當(dāng)收到 ADDR_EN 信號(hào)，Minor Address 會(huì)清零，Column_Address 會(huì)清零，RowAddress 會(huì)清零，地址產(chǎn)生模塊Addr_gen( 7)結(jié)束。
[0028]本發(fā)明一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)的原理:
[0029]如圖3所示，由地址產(chǎn)生模塊Addr_gen(7)產(chǎn)生一個(gè)地址，此地址包括(如圖2所示)RowAddress ,ColumnAddress ,MinorAddress。地址通過(guò)第一總線(I)傳遞給每一個(gè)地址解碼模塊Addr_decoder(4，5,6)。地址解碼模塊Addr_decoder(4，5，6)接受到地址后會(huì)根據(jù)自身的地址做比較，譯碼出地址打開(kāi)Word Line。
[0030]地址解碼模塊Addr_decoder(4)結(jié)束會(huì)返回一個(gè)COLUMN_CNT_EN信號(hào)，告訴地址產(chǎn)生模塊Addr_gen(7)這一模塊的地址已經(jīng)結(jié)束，地址產(chǎn)生模塊Addr_gen(7)就會(huì)把MinorAddress 清零，Co IumnAddress 加一個(gè)。
[0031]地址解碼模塊Addr_decoder(5)是對(duì)應(yīng)在(除了最后一行)每一行最后一個(gè)模塊，用以返回R0W_CNT_EN結(jié)束信號(hào)，告訴地址產(chǎn)生模塊Addr_gen (7)這一行的地址已經(jīng)結(jié)束，地址產(chǎn)生模塊 Addr_gen( 7)就會(huì)把 MinorAddress 清零，Co IumnAddress 清零，RowAddress 加一。
[0032]地址解碼模塊Addr_decoder(6)是對(duì)應(yīng)最后一行最后一個(gè)模塊，用以返回ADD_END結(jié)束信號(hào)，告訴地址產(chǎn)生模塊Addr_gen(7)所有地址已經(jīng)計(jì)數(shù)結(jié)束，地址產(chǎn)生模塊Addr_gen
(7)就會(huì)把 MinorAddress 清零，Co IumnAddress 清零，RowAddress 清零。
[0033]FPGA內(nèi)的模塊根據(jù)設(shè)計(jì)需求可以任意增加模塊，增加行數(shù)，地址產(chǎn)生模塊產(chǎn)生的地址根據(jù)設(shè)計(jì)需要可增加其位寬，因此，其地址可以任意自由擴(kuò)展，靈活便利適用于各規(guī)模的FPGA內(nèi)，可靠性高，流片風(fēng)險(xiǎn)小；該控制系統(tǒng)用于給FPGA中的各個(gè)模塊分配配置數(shù)據(jù)，以達(dá)到FPGA滿足用戶想要的功能，因此，該控制系統(tǒng)可配置能力強(qiáng)，不管不同規(guī)模大小的FPGA都共用一套控制系統(tǒng)，人力成本降低，開(kāi)發(fā)風(fēng)險(xiǎn)小。
【主權(quán)項(xiàng)】
1.一種基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:包括一個(gè)地址產(chǎn)生模塊，多個(gè)地址解碼模塊和多個(gè)地址控制模塊，每一列對(duì)應(yīng)一個(gè)地址解碼模塊，每一行對(duì)應(yīng)一個(gè)地址控制模塊，地址產(chǎn)生模塊產(chǎn)生一個(gè)地址，地址通過(guò)第一總線傳遞給每一個(gè)地址解碼模塊，地址解碼模塊接受到地址后，根據(jù)自身的地址做比較，譯碼出地址打開(kāi)Word Line，結(jié)束后返回一個(gè)信號(hào)至地址控制模塊，地址控制模塊判斷當(dāng)前行有沒(méi)有出現(xiàn)信號(hào)，并通過(guò)第二總線傳給地址產(chǎn)生模塊，地址產(chǎn)生模塊根據(jù)信號(hào)對(duì)地址的相應(yīng)部分清零或加一。2.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述地址產(chǎn)生模塊產(chǎn)生的地址分成3部分:Row Address ,Column Address ,Minor Address，且可增加地址的位寬。3.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述FPGA包括輸入輸出口，存儲(chǔ)單元，可編程邏輯單元和數(shù)字信號(hào)處理，且可以任意增加模塊，增加行數(shù)。4.根據(jù)權(quán)利要求3所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述FPGA中每個(gè)模塊都對(duì)應(yīng)一個(gè)地址解碼模塊，每個(gè)模塊的Minor Address地址不一樣，每個(gè)模塊對(duì)應(yīng)的地址解碼模塊內(nèi)用于比較的Minor Address大小不一樣。5.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述每一行的每一個(gè)地址解碼模塊，用于返回COLUMN_CNT_EN信號(hào)。6.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述除了最后一行外的每一行的最后一個(gè)地址解碼模塊，用于返回R0W_CNT_EN信號(hào)。7.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述最后一行的最后一個(gè)地址解碼模塊，用于返回ROW_CNT_EN、ROW_END信號(hào)。8.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述地址控制模塊，用來(lái)判斷當(dāng)前行有沒(méi)有出現(xiàn)ROW_CNT_EN、COLUMN_CNT_EN、ADDR_END信號(hào)，并傳給地址產(chǎn)生模塊。9.根據(jù)權(quán)利要求1所述的基于FPGA可自動(dòng)擴(kuò)展地址的控制系統(tǒng)，其特征在于:所述地址產(chǎn)生模塊是一個(gè)產(chǎn)生地址的計(jì)數(shù)器。
【文檔編號(hào)】G06F17/50GK105843986SQ201610143865
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2016年3月14日
【發(fā)明人】莊雪亞, 于宗光, 胡凱, 單悅爾, 閆華
【申請(qǐng)人】中國(guó)電子科技集團(tuán)公司第五十八研究所