RAM數(shù)據(jù)總接口寬度&為144位寬，高速AD采樣量化位寬K 2為12位 寬，PXI總線數(shù)據(jù)接口寬度1(3為32位寬來(lái)進(jìn)行本發(fā)明方法的具體傳輸解析實(shí)施過(guò)程說(shuō)明。
[0115] 根據(jù)以上信息，首先確定PXI地址分段組成的方式。對(duì)于一次SRAM讀取的數(shù)據(jù)， 其包含的采樣數(shù)據(jù)個(gè)數(shù)N1，可確定為
[0116] 為了節(jié)省開(kāi)銷，最大化實(shí)現(xiàn)存儲(chǔ)資源的利用，在設(shè)計(jì)時(shí)將SRAM接口寬度選取為AD 位寬的整數(shù)倍，對(duì)于非整數(shù)倍，剩余的不足一次存儲(chǔ)的SRAM位寬將被閑置。
[0117] 對(duì)于一次PXI總線讀取的數(shù)據(jù)可最大包含的采樣數(shù)據(jù)個(gè)數(shù)N2SK 3與K2比值的 最大正整數(shù)取值，即
。因此，地址選通控制地址段的位寬W1需滿足
，由此可確定1為3,即采用PXI地址總線的2~ 0位進(jìn)行地址選通控制地址段，實(shí)現(xiàn)對(duì)一次SRAM地址讀取數(shù)據(jù)包含的12個(gè)AD采樣數(shù)據(jù)的 選通讀取操作。而SRAM地址空間尋址地址段位寬^由所選取的具體SRAM型號(hào)所確定，例 如，本實(shí)施例中擬定SRAM為IM尋址空間，因此W 2= 20,即采用PXI地址總線的22~3位 來(lái)進(jìn)行SRAM地址譯碼尋址，所以本實(shí)施例中PXI地址總線只使用其低23位進(jìn)行數(shù)據(jù)讀寫(xiě) 操作即可。
[0118] 因 SRAM數(shù)據(jù)總寬度為144位，一次SRAM讀取包含12次AD采樣數(shù)據(jù)，而PXI數(shù)據(jù) 總線寬度為32位，一次讀取最多能夠讀取2個(gè)完整的AD采樣數(shù)據(jù)，所以一次SRAM讀取的 數(shù)據(jù)需6次PXI讀取操作才能夠讀取完畢，而采用PXI地址總線的2~O位進(jìn)行地址選通 控制，3位地址可選通控制8次數(shù)據(jù)的讀取，為了實(shí)現(xiàn)PXI總線的連續(xù)讀取操作，每8次選通 控制的高2次在FPGA中以送零進(jìn)行填充。依據(jù)數(shù)據(jù)讀取的順序，需嚴(yán)格的將6次讀取的順 序在FPGA中給予相對(duì)應(yīng)的數(shù)據(jù)，PXI地址進(jìn)行SRAM數(shù)據(jù)讀取的控制描述如下表1所示。
[0119] 表1 :PXI地址使用描述
[0120]
[0121] 由于AD采樣輸出數(shù)據(jù)寬度為12位，所以對(duì)于每個(gè)32位PXI數(shù)據(jù)共包含2次AD 數(shù)據(jù)，11~0為第n-1次采樣，23~12為第η次采樣，31~24不關(guān)注，低位次在時(shí)間上前 于高位次，數(shù)據(jù)依地址從低到高遞增讀取。
[0122] 對(duì)于已經(jīng)存入SRAM中的N = 1024次采樣數(shù)據(jù)的讀取傳輸解析過(guò)程，上位機(jī)主控 單元取數(shù)前，首先依據(jù)所需獲取采樣數(shù)據(jù)的長(zhǎng)度來(lái)確定PXI總線進(jìn)行取數(shù)時(shí)實(shí)際的地址范 圍。
[0123] 因每次SRAM尋址變更一次，每取12個(gè)AD數(shù)據(jù)，PXI總線就需進(jìn)行2次無(wú)效的取 零操作，所以PXI總線實(shí)際進(jìn)行取數(shù)的次數(shù)要比實(shí)際需要的N次數(shù)據(jù)要多，PXI總線實(shí)際連 續(xù)讀數(shù)次數(shù)NL，可確定為：
[0125] 其中，
用于計(jì)算N次采樣數(shù)據(jù)讀取所需的PXI操作次數(shù)
用于計(jì) 算N次采樣數(shù)據(jù)連續(xù)讀取中需多做的PXI操作次數(shù)。
[0126] PXI實(shí)際需讀取操作次數(shù)確定后，從已設(shè)定好的基地址開(kāi)始，進(jìn)行32位數(shù)據(jù)總線 的682次連續(xù)地址遞增取數(shù)，獲取682個(gè)32位寬的數(shù)據(jù)數(shù)組Χ Ν?。此處PXI的基地址可以 為零地址開(kāi)始，也可以不為零地址開(kāi)始，可根據(jù)具體PXI地址使用情況和SRAM存儲(chǔ)情況來(lái) 做變更，可靈活應(yīng)用。然后，以此數(shù)據(jù)數(shù)組為基礎(chǔ)，進(jìn)行傳輸數(shù)據(jù)的解析。
[0127] 因本實(shí)施例中，PXI總線地址的低3位連續(xù)變化的最后2次所獲取的數(shù)據(jù)為FPGA 所送的零值無(wú)用數(shù)據(jù)，所以首先需將其剔除掉。
[0128] 剔除無(wú)用數(shù)據(jù)的方法為，從數(shù)據(jù)數(shù)組Xi的682個(gè)數(shù)據(jù)的開(kāi)始計(jì)數(shù)，以若計(jì)數(shù)值被 8求余的值為6或7,則判定該數(shù)據(jù)為無(wú)用數(shù)據(jù)，將其剔除，若余數(shù)不為6或7,則判定為有用 讀取數(shù)據(jù)，將其依次賦值給新數(shù)據(jù)數(shù)組I，最后剔除170個(gè)無(wú)用數(shù)據(jù)，得到512個(gè)有用數(shù)據(jù)。
[0129] 有用數(shù)據(jù)數(shù)組\的每一個(gè)數(shù)據(jù)為32位寬PXI數(shù)據(jù)，每個(gè)數(shù)據(jù)含2個(gè)有用AD數(shù)據(jù)， 所以需將\的每一個(gè)數(shù)據(jù)進(jìn)行AD數(shù)據(jù)的分離，重新組合成實(shí)際需要的1024個(gè)AD數(shù)據(jù)，分 離的方法為：從數(shù)據(jù)數(shù)組I的開(kāi)始進(jìn)行，將32位數(shù)據(jù)的低12位與十六進(jìn)制數(shù)OxFFF進(jìn)行 按位與操作，所得到的新數(shù)將只保留其低12有效信息，即為一個(gè)有效AD數(shù)據(jù)，賦值給最終 數(shù)據(jù)數(shù)組X，將32位數(shù)據(jù)向右移12位，將原本處于23~12位的另一個(gè)有效AD數(shù)據(jù)移至低 位，然后與十六進(jìn)制數(shù)OxFFF進(jìn)行按位與操作，所得到的新數(shù)將只保留其低12有效信息，然 后賦值給數(shù)據(jù)數(shù)組X的下一個(gè)數(shù)，以此完成所有\(zhòng)數(shù)組到X數(shù)組的AD數(shù)據(jù)分離操作，便可 得到X數(shù)組1024個(gè)實(shí)際需要的從SRAM讀取的數(shù)據(jù)。
[0130] 在整個(gè)傳輸解析的過(guò)程中，存在中間補(bǔ)送零值和剔除零值無(wú)用數(shù)據(jù)的過(guò)程，這里 只是進(jìn)行舉例說(shuō)明本發(fā)明方法的實(shí)際應(yīng)用過(guò)程和應(yīng)用中可能存在的情況，雖然每8次讀取 操作中有2次讀取的為無(wú)用數(shù)據(jù)，看似浪費(fèi)了傳輸時(shí)間，但在實(shí)際工作中，由于PXI總線的 持續(xù)讀取能力得以實(shí)現(xiàn)，實(shí)際上總的工作效率相比于現(xiàn)有技術(shù)方法是大大提高的。
[0131] 如果前端SRM數(shù)據(jù)寬度K1擴(kuò)展到192位寬時(shí)，則不需再進(jìn)行無(wú)用數(shù)據(jù)的中間補(bǔ) 充，實(shí)際傳輸效率將更高。
[0132] 本實(shí)施例中，PXI數(shù)據(jù)總線只使用了其低24位，高8位沒(méi)有得到利用，這也是和設(shè) 計(jì)有關(guān)，本實(shí)施例只是舉例說(shuō)明實(shí)際應(yīng)用中可能會(huì)存在這種情況，如果高速AD取樣量化位 寬1( 2為8位時(shí)，則本實(shí)施例則會(huì)在PXI數(shù)據(jù)傳輸效率方面達(dá)到最大化。
[0133] 本發(fā)明的方法通過(guò)PXI總線地址直接進(jìn)行SRAM地址空間尋址譯碼和一次SRAM讀 取數(shù)據(jù)的多次讀取選通判斷處理，以利用地址譯碼與地址選通同步控制實(shí)現(xiàn)的方式進(jìn)行， 大大簡(jiǎn)化了數(shù)據(jù)處理流程中多個(gè)環(huán)節(jié)的協(xié)調(diào)處理過(guò)程，同時(shí)以地址直接譯碼尋址SRAM地 址空間的方式巧妙解決了 SRAM操作速率與PXI總線速率相匹配的問(wèn)題，避免了 SRAM讀寫(xiě) 時(shí)鐘分離設(shè)計(jì)的麻煩和風(fēng)險(xiǎn)隱患。通過(guò)PXI地址直接選通讀取一次SRAM的數(shù)據(jù)段位方式， 減少了 FPGA邏輯實(shí)現(xiàn)，同時(shí)也巧妙的能夠與SRAM尋址相結(jié)合，實(shí)現(xiàn)PXI總線的直接SRAM 寬口數(shù)據(jù)連續(xù)讀取，能夠以PXI塊傳輸或突發(fā)傳輸?shù)姆绞竭M(jìn)行數(shù)據(jù)快速連續(xù)讀取操作，大 大提高了寬口 SRAM數(shù)據(jù)讀取的速率與效率，縮短了上位機(jī)數(shù)據(jù)處理的時(shí)間，提升了系統(tǒng)性 能。
[0134] 以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精 神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種基于寬口SRAM存儲(chǔ)的高速AD數(shù)據(jù)PXI總線傳輸解析方法，其特征在于，包括以 下步驟： 步驟（1):對(duì)于已經(jīng)存入SRAM中的N次高速AD采樣數(shù)據(jù)的PXI總線讀取傳輸解析過(guò) 程，首先需依據(jù)SRAM數(shù)據(jù)總接口寬度K1、高速AD采樣量化位寬K2、PXI總線數(shù)據(jù)接口寬度 K3、SRAM地址總線寬度W2來(lái)確定PXI地址總線譯碼組成和PXI總線從SRAM中讀取N次高 速AD采樣數(shù)據(jù)所實(shí)際需進(jìn)行的讀取次數(shù)NL; 步驟（2) :PXI總線實(shí)際需進(jìn)行讀取操作的次數(shù)NL確定后，則上位機(jī)主控單元通過(guò)PXI總線從已設(shè)定好的基地址開(kāi)始，進(jìn)行NL次連續(xù)遍歷取數(shù)，依次獲取NL個(gè)K3位寬的數(shù)據(jù)數(shù) 組Xnl; 步驟⑶：判斷數(shù)據(jù)數(shù)組Xi是否需進(jìn)行無(wú)用數(shù)據(jù)的剔除處理，是則對(duì)Xi進(jìn)行無(wú)用數(shù)據(jù) 剔除處理，并得到N5個(gè)含有有用AD數(shù)據(jù)的PXI讀取的SRAM新數(shù)據(jù)數(shù)組XU否則將數(shù)據(jù)數(shù) 組Xi直接賦值給數(shù)據(jù)數(shù)組X^ 步驟（4):對(duì)數(shù)據(jù)數(shù)組Xt進(jìn)行AD數(shù)據(jù)的分離處理，得到從SRAM中讀取的N個(gè)高速AD采樣數(shù)據(jù)數(shù)組X，X數(shù)據(jù)傳給下一個(gè)流程進(jìn)行其他信號(hào)分析處理，并返回步驟（1)，等待下一 批數(shù)據(jù)的傳輸解析處理。2. 如權(quán)利要求1所述的一種基于寬口SRAM存儲(chǔ)的高速AD數(shù)據(jù)PXI總線傳輸解析方 法，其特征在于，所述步驟（1)中，所述的PXI地址總線譯碼為由SRAM地址空間尋址地址段 和地址選通控制地址段組成； 其中，SRAM地址空間尋址地址段位寬為W2，由SRAM器件的地址總線寬度來(lái)決定，該段 內(nèi)地址總線在FPGA中與SRAM地址總線對(duì)接；地址選通控制地址段位寬為W1;PXI地址總線 的低W1-I位到O位定義為地址選通控制地址段，PXI地址總線的WdW1-I位到1位定義為 SRAM地址空間尋址地址段。3. 如權(quán)利要求2所述的一種基于寬口SRAM存儲(chǔ)的高速AD數(shù)據(jù)PXI總線傳輸解析方 法，其特征在于，所述的地址選通控制地址段位寬W1的確定方法為：其需滿足如下關(guān)系：其中，N1定義為一次SRAM讀取數(shù)據(jù)包含的完整AD采樣數(shù)據(jù)的最大個(gè)數(shù)，N2S義為一 次PXI總線讀取數(shù)據(jù)最大包含的完整AD采樣數(shù)據(jù)個(gè)數(shù)；N1^N2的值設(shè)為N4，若N4大于0,表示最后一次讀取的AD數(shù)據(jù)個(gè)數(shù)少于N2。4. 如權(quán)利要求3所述的一種基于寬口SRAM存儲(chǔ)的高