一種基于fpga的便攜式高速數(shù)據(jù)采集方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于計算機數(shù)據(jù)采集領(lǐng)域，尤其涉及一種基于FPGA(現(xiàn)場可編程門陣列)的便攜式、低功耗、USB接口的高速數(shù)據(jù)采集方法。
【背景技術(shù)】
[0002]現(xiàn)有的數(shù)據(jù)采集方法多采用PC1、PXI接口作為數(shù)據(jù)傳輸接口，PCI總線是一種局部總線，支持即插即用，中斷共享等功能，具有總線結(jié)構(gòu)簡單、設(shè)計簡單的特點，同時缺點也十分明顯，即并行總線無法連接多個設(shè)備，總線擴展性差，線間干擾會導(dǎo)致系統(tǒng)無法正常工作；連接多個設(shè)備時，總線帶寬降低，數(shù)據(jù)傳輸速率變慢。同時，需要將數(shù)據(jù)采集設(shè)備插于主機機箱中，不利于移動作業(yè)，且電磁屏蔽性能不好。
[0003]專利公開號CN101408902A提供了一種基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸方法，其原理是模擬信號通過模數(shù)轉(zhuǎn)換模塊后得到數(shù)字信號，直接輸出給FPGA進行信號處理。但此方法的模擬信號采集部分并沒有進行信號的預(yù)處理，被采集的信號會受到各種噪聲干擾，影響數(shù)據(jù)采集與處理的準(zhǔn)確性。
[0004]論文《基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設(shè)計》中使用FPGA與ARM結(jié)合的設(shè)計方法，這種方法的原理是，利用FPGA實現(xiàn)系統(tǒng)邏輯控制，利用ARM實現(xiàn)系統(tǒng)存儲配置。但該數(shù)據(jù)采集方法降低了系統(tǒng)的集成度，增加了數(shù)據(jù)采集系統(tǒng)的冗余度，使得系統(tǒng)不具備便攜性。

【發(fā)明內(nèi)容】

[0005]本發(fā)明旨在解決已有數(shù)據(jù)采集方法存在的數(shù)據(jù)采集系統(tǒng)體積龐大，結(jié)構(gòu)復(fù)雜，數(shù)據(jù)傳輸速度慢、抗干擾能力差等缺陷，進而提供一種可實現(xiàn)采樣率125MSPS的12位高速數(shù)據(jù)的采集與轉(zhuǎn)換，并通過USB接口高速傳輸?shù)幕贔PGA的便攜式高速數(shù)據(jù)采集方法。
[0006]為此，本發(fā)明所采取的解決方案是:
[0007]一種基于FPGA的便攜式高速數(shù)據(jù)采集方法，其特征在于，將FPGA與USB接口結(jié)合，在FPGA芯片上增設(shè)電源控制模塊、時序控制模塊、數(shù)據(jù)緩存管理模塊、數(shù)據(jù)傳輸控制模塊，各模塊協(xié)同工作將數(shù)據(jù)高速采集并通過USB接口傳輸至上位機，在上位機通過LABVIEW虛擬儀器軟件顯示采集的數(shù)據(jù)圖像；其具體方法為:
[0008]1、采用將待測的輸入信號通過放大、濾波操作轉(zhuǎn)換成采集設(shè)備能夠識別的標(biāo)準(zhǔn)信號的信號調(diào)理方法，利用濾波器、轉(zhuǎn)換器、放大器電路來改變輸入的信號類型并輸出之。從而解決已有專利沒有對采集信號進行預(yù)處理導(dǎo)致信號受到外界噪聲干擾的缺點。
[0009]2、采用A/D轉(zhuǎn)換即模數(shù)轉(zhuǎn)換電路，通過抽樣、量化和編碼對采集的模擬信號進行高速模數(shù)轉(zhuǎn)換，檢測信號通過信號調(diào)理電路后，經(jīng)過模數(shù)轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換部分是數(shù)據(jù)采集系統(tǒng)的核心部分，直接影響系統(tǒng)的采樣速度和采樣精度。在FPGA控制邏輯控制下，把采樣值存于FPGA內(nèi)部FIFO中。
[0010]3、通過電源控制電路為系統(tǒng)提供所需的穩(wěn)定電壓，以保證各個功能模塊正常工作，其中信號調(diào)理電路需要+5V，-5V電壓，A/D轉(zhuǎn)換電路、USB接口電路分別需要3.3V電壓，F(xiàn)PGA芯片需要3.3V，2.5V，1.2V電壓；電源控制電路保證各個功能模塊正常工作。
[0011]4、時鐘電路實現(xiàn)對高速、大動態(tài)范圍模數(shù)轉(zhuǎn)換器ADC提供精密的時鐘，采用差分時鐘輸入獲得采樣性能，將從FPGA分配出來單端的時鐘轉(zhuǎn)化為差分形式，在差分電纜中以高速率使信號傳輸，其低壓幅和低電流驅(qū)動輸出實現(xiàn)低噪聲和低功耗，在線路傳輸中抑制噪聲。
[0012]5、使用Verilog HDL行為描述語言，也是結(jié)構(gòu)描述語言，編寫代碼后將功能行為模塊通過工具轉(zhuǎn)化為門級互聯(lián)結(jié)構(gòu)模塊，通過模數(shù)轉(zhuǎn)換控制模塊、時鐘分頻模塊、FIFO模塊、USB控制模塊的控制邏輯配合完成數(shù)據(jù)的采集與傳輸，F(xiàn)PGA作為系統(tǒng)控制核心器件，集成各功能模塊，極大降低了系統(tǒng)的冗余程度，便于對各功能模塊統(tǒng)一管理。
[0013]所述模數(shù)轉(zhuǎn)換控制模塊對模數(shù)轉(zhuǎn)換器提供相關(guān)控制信號，完成對外部模數(shù)轉(zhuǎn)換電路的控制。
[0014]通過時鐘分頻模塊對時鐘信號按照要求進行分頻工作，并將分頻后的時鐘信號送入其他模塊，為各個模塊提供準(zhǔn)確的時鐘信號，使得各功能模塊在準(zhǔn)確的時序下正常工作，達(dá)到簡化邏輯設(shè)計和系統(tǒng)設(shè)計，有效地提高設(shè)計的可靠性的有益效果。
[0015]所述FIFO模塊為先進先出的數(shù)據(jù)緩存器，模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速率為12位125MSPS,每秒的數(shù)據(jù)量為125MX 12bit=1500Mbps,在兩個不同的時鐘域間使用FIFO作為數(shù)據(jù)緩沖，控制數(shù)據(jù)先進先出，協(xié)調(diào)速率匹配。
[0016]所述USB控制模塊:USB接口 USB芯片內(nèi)部資源以及固件程序控制，USB芯片所接受的數(shù)據(jù)以及固件程序的讀、寫事件的發(fā)生都是通過芯片的相應(yīng)引腳的信號作為依據(jù)，專門編寫USB控制模塊以向芯片輸送正確的事件發(fā)生信號以及相應(yīng)數(shù)據(jù)；USB接口作為串口標(biāo)準(zhǔn)，支持設(shè)備即插即用，最多可連接127個外設(shè)，USB2.0傳輸速率為480Mbps，滿足高速數(shù)據(jù)傳輸?shù)男枨?，同時提高數(shù)據(jù)采集系統(tǒng)的便攜性能。
[0017]本發(fā)明的有益效果為:
[0018]1、由于將多功能模塊集成到同一塊FPGA上，集成度提高，大大縮小的板卡的尺寸，方便攜帶，并便于在狹小的空間作業(yè)。
[0019]2、本發(fā)明在FPGA上進行功能模塊的編寫配置等工作，可以隨時根據(jù)具體需要在FPGA上添加相應(yīng)的功能模塊，繼而擴展數(shù)據(jù)采集系統(tǒng)的功能。
[0020]3、通過硬件描述語言Verilog HDL在FPGA上設(shè)計功能模塊，避免在控制器件FPGA外部設(shè)計單獨的功能模塊，增加數(shù)據(jù)采集系統(tǒng)的成本以及體積，減小了系統(tǒng)冗余程度，降低系統(tǒng)內(nèi)部干擾。
[0021]4、本發(fā)明使用USB接口作為高速數(shù)據(jù)傳輸?shù)耐ǖ?，實現(xiàn)即插即用的功能，并通過USB接口對系統(tǒng)供電，降低了系統(tǒng)的功耗。
[0022]5、本發(fā)明通過FPGA的數(shù)字時鐘管理器(DCM)進行倍頻，為先進先出存儲FIFO的讀寫等功能模塊需要較高的內(nèi)部時鐘頻率，因此不需要設(shè)計額外的時鐘電路，簡化了邏輯設(shè)計和系統(tǒng)設(shè)計，有效地提高設(shè)計的可靠性。
【附圖說明】
[0023]圖1是高速數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)框圖；
[0024]圖2是A/D轉(zhuǎn)換控制狀態(tài)轉(zhuǎn)換圖；
[0025]圖3是USB設(shè)備與控制器連接示意圖。
【具體實施方式】
[0026]下面結(jié)合附圖對本發(fā)明作進一步說明。
[0027]如圖1所示，本發(fā)明模塊化設(shè)計的數(shù)據(jù)采集系統(tǒng)包括模擬量輸入、預(yù)處理電路、A/D (模數(shù))轉(zhuǎn)換電路、時鐘源、FPGA、USB控制器、USB接口及上位機八個部分。其中信號調(diào)理預(yù)處理電路、A/D轉(zhuǎn)換電路是數(shù)據(jù)采集部分；數(shù)據(jù)存儲和控制模塊集成在FPGA上，同時系統(tǒng)還包括數(shù)據(jù)傳輸接口(USB)和位于計算機上的驅(qū)動程序和應(yīng)用程序。USB接口作為串口標(biāo)準(zhǔn)，支持設(shè)備即插即用，最多可連接127個外設(shè)，USB2.0傳輸速率為480Mbps。
[0028]采集系統(tǒng)的具體工作過程是:在數(shù)據(jù)采集部分中，采集的模擬信號經(jīng)過放大濾波，再被AD轉(zhuǎn)換電路轉(zhuǎn)換為數(shù)字信號，在FPGA控制邏輯控制下，把采樣值存于FPGA內(nèi)部FIFO中，F(xiàn)PGA內(nèi)部FIFO的數(shù)據(jù)由FPGA的USB接口控制數(shù)據(jù)傳輸，通過USB控制器傳輸至PC機，PC機完成數(shù)據(jù)存儲以及信號后處理。FPGA通過數(shù)字時鐘管理器(DCM)為系統(tǒng)提供時序控制，完成對ADC (模數(shù)轉(zhuǎn)換器)的控制和對USB的控制。
[0029]電源控制電路為系統(tǒng)提供所需的穩(wěn)定電壓，以保證各個功能模塊正常工作，其中信號調(diào)理電路需要+5V，-5V電壓，A/D轉(zhuǎn)換電路、USB接口電路分別需要3.3V電壓，F(xiàn)PGA芯片需要3.3V，2.5V, 1.2V電壓。
[0030]信號調(diào)理電路實現(xiàn)對模擬信號的放大濾波，采用RF變壓器與運算放大器結(jié)合的電路來實現(xiàn)對采集信號的預(yù)處理，實現(xiàn)將輸入信號幅度進行比例放大或縮小、抑制噪聲、濾波以及隔離等一系列功能。將單端信號接入到RF變壓器ADTl-1WT的初級線圈，變壓器次級的中心抽頭接到A/D模數(shù)轉(zhuǎn)換器的CM引腳上，目的是在變壓器的次級得到了兩個幅度相等但相位相反的差分信號，這兩個信號分別接到INP和I匪上。C33與R20、R27共同實現(xiàn)一個低通RC濾波器，用來限制ADC (模數(shù)轉(zhuǎn)換器)的輸入噪聲，同時在ADC (模數(shù)轉(zhuǎn)換器)開關(guān)動作時隔離了信號源，起到退藕作用，能夠有效的解決電源噪聲問題。在變壓器的初級線圈一端分別接入0.1uF和100pF的鉭電容，并聯(lián)用作藕合電路，對高頻和低頻信號均呈現(xiàn)通路，可同時濾去高頻和低頻成份，起寬帶濾波作用。
[0031]A/D模數(shù)轉(zhuǎn)換電路中，模擬輸入引腳INP、I匪接到前面信號調(diào)理電路的變壓器次級線圈一端，調(diào)理電路由一個差分跟蹤，保持放大器和開關(guān)電容組成。使用這種差分輸入技術(shù)時確保了高采樣率條件下的高性能，同時