專利名稱:具有多個控制存貯器的用于微程序控制數(shù)據(jù)處理系統(tǒng)的裝置和方法
本發(fā)明，一般來說，涉及的是數(shù)據(jù)處理系統(tǒng)，更具體來講，是涉及用微程序技術來實現(xiàn)的中央處理子系統(tǒng)。通過所給出的在不同時間期間上借助于同樣的微指令作存取的多個控制存貯器，實現(xiàn)簡化中央處理子系統(tǒng)。
圖1示出了一個典型的數(shù)據(jù)處理系統(tǒng)。該數(shù)據(jù)處理系統(tǒng)至少包括一個中央處理裝置或子系統(tǒng)10(或11)，至少一個輸入/輸出裝置或子系統(tǒng)13(或14)，一個主存貯裝置或子系統(tǒng)15，以及聯(lián)接這些裝置或子系統(tǒng)的系統(tǒng)總線19。該中央處理裝置以軟件或固件存貯的程序中的指令順序處理這些邏輯信號組。一般是把邏輯信號組及其程序本身(至少在程序的執(zhí)行期間)存貯在存貯裝置內(nèi)。該輸入/輸出裝置給出該數(shù)據(jù)處理系統(tǒng)與終端機、各個大容量存貯裝置、各通信裝置、以及其它要求聯(lián)接到該數(shù)據(jù)處理系統(tǒng)上的裝置之間的接口。為了使該數(shù)據(jù)處理系統(tǒng)初始化，以及為了控制測試及診斷程序，可以把控制臺接到中央處理機上，并且當該系統(tǒng)處于運行狀態(tài)時把它作為一個終端來使用。借助于在數(shù)據(jù)處理系統(tǒng)各子系統(tǒng)之間提供聯(lián)接的系統(tǒng)總線，給出用于改換數(shù)據(jù)處理系統(tǒng)的結構，以適應各種處理要求的一種適宜的方法。本發(fā)明涉及的指令的執(zhí)行是通過中央處理機來完成的。
在如圖1所示的數(shù)據(jù)處理系統(tǒng)中，其數(shù)據(jù)信號組的實際處理是在通常稱之為程序的有關指令組的控制下進行的。這些指令是按順序執(zhí)行的。圖2a說明了根據(jù)有關技術對指令序列的執(zhí)行。第一個時間間隔T0表示中央處理機子系統(tǒng)執(zhí)行指令＃1。執(zhí)行了該第一個指令之后，在第二個時間間隔T0內(nèi)，中央處理機子系統(tǒng)依次執(zhí)行下一個指令＃2。一旦完成了指令＃2，則在第三個時間間隔T0上，該數(shù)據(jù)處理機執(zhí)行指令＃3。為了保持指令的順序執(zhí)行，該數(shù)據(jù)處理機對任何指令的執(zhí)行時間間隔，都要求是予先確定的時間間隔。如果指令的執(zhí)行時間是可變的話，那么在該中央處理機內(nèi)就必須包括一些復雜的裝置，以便協(xié)調在該中央處理機內(nèi)各邏輯部件組之間，以及在該中央處理機與該數(shù)據(jù)處理系統(tǒng)的其它子系統(tǒng)之間的數(shù)據(jù)信號組的交換。因此，這三個指令的執(zhí)行周期通常將是基本時間周期的三倍。很明顯，要能使指令系統(tǒng)中最長的指令也可以執(zhí)行，該基本時間間隔就必須要足夠的長。
為了讓中央處理機能更快地執(zhí)行指令，在此設計了用于把通常稱為宏指令的執(zhí)行分解成至少一個微指令執(zhí)行的方法。依次將每個微指令分成一個微指令段組，由中央處理機按順序執(zhí)行每個段。通過組織該裝置以適當方式執(zhí)行微指令段，就可以按疊加方式實現(xiàn)微指令的執(zhí)行了。這種方式稱之為指令系統(tǒng)的“流水線”執(zhí)行方式。這時，每個分段微指令的執(zhí)行時間周期可以(雖然并非一定是必要)取比非分段微指令的執(zhí)行所要求的時間周期稍長一些，因為該附加裝置要求把微指令分成為微指令段，所以也有可能比非分段微指令更快地執(zhí)行指令流。圖2b示出了將一個微指令分成為多個段的情況，可以看出，每個段都涉及到中央處理機中的分開的并且是相互獨立的操作部件組。根據(jù)數(shù)據(jù)處理系統(tǒng)設計上基本公知的技術，那些寄存器和門就把執(zhí)行專門段的操作部件組分開了。該子間隔t0，對于每個段來說，都必須有足夠長的時間周期，以便使得每個裝置組中所有可能的段都可以執(zhí)行。
圖2C說明，通過采用“流水線”方式，其結果是提高了順序執(zhí)行微指令速度的可能?，F(xiàn)在是以等于n倍t0的新的時間周期t0′(可能要長些)完成指令＃1。這里，t0是執(zhí)行每個微指令段所要求的子間隔，n是執(zhí)行每個微指令所要求的微指令段的數(shù)目。按順序的下一個微指令，即微指令＃2，是在微指令＃1開始后的一個間隔t0上起始。按順序的第三個微指令，即微指令＃3，又在微指令＃2開始后的一個間隔t0上起始。每個微指令都可以使它的執(zhí)行時間量增加。然而，一旦完成第一個微指令的起始時間間隔過去之后，則每個微指令都將在每個時間間隔t0之后才完成。因而，既使其單個微指令的執(zhí)行可以采取更長的時間，對于微指令序列來說，可以加速序列的執(zhí)行。
圖3a示出了實現(xiàn)微指令序列“流水線”執(zhí)行的中央處理機10的結構。該中央處理機分成一個指令子系統(tǒng)31和一個與它相聯(lián)的控制器32，一個執(zhí)行子系統(tǒng)33以及一個超高速緩沖存貯子系統(tǒng)(或本地存貯子系統(tǒng))34。將超高速緩沖存貯子系統(tǒng)34聯(lián)接到系統(tǒng)總線19上，并且在控制器32控制下，利用系統(tǒng)總線與該數(shù)據(jù)處理系統(tǒng)的其它子系統(tǒng)交換邏輯信號組。執(zhí)行子系統(tǒng)33也在控制器32的控制下，實現(xiàn)通過執(zhí)行指令而確定的數(shù)據(jù)信號組的處理。指令子系統(tǒng)31接收要執(zhí)行的宏指令，并且以能夠用來控制中央處理機10的運行方式修整其指令。將該對應其宏指令的信號加到一個隨機存取存貯器上，或加到控制器32中的邏輯上，因此通過該宏指令信號尋址的控制器32中的隨機存取存貯器的存儲單元包含有一個地址。把這個地址再加到控制器32內(nèi)的一個控制存貯器上。該控制存貯器是一個可尋址的存貯器。把從控制存貯器中輸出的信號稱之為微指令，并且也是加到中央處理系統(tǒng)的邏輯部件上的邏輯信號。由微指令給出的信號，控制中央處理機的運行。按組設置這些來自微指令的信號，這些組稱之為微程序，并且可以把每個微程序用來控制一部分中央處理機，例如控制一個微指令段的執(zhí)行。
圖3a示出該數(shù)據(jù)處理機的簡化組成，為說明本發(fā)明起見，我們把為完成一個指令的執(zhí)行，將中央處理機10的每個裝置的時間都取作相等的時間。因此借助于該數(shù)據(jù)處理機10，對于要執(zhí)行的指令來說，圖2c說明了一組指令的執(zhí)行。要知道，在這里所用的術語“周期”，不應當只限于中央處理機的一個全時鐘周期。圖3b，4a及4b可以表示中央處理機的全周期，也可以表示中央處理機的部分周期，這要取決于本專業(yè)領域內(nèi)的普通專業(yè)技術人員所周知的邏輯設計上的考慮。參見圖2c和3a，在第一個時間間隔t0期間，將通過指令裝置處理第一個指令。在第二個時間間隔t0期間，該數(shù)據(jù)處理機的執(zhí)行子系統(tǒng)33可以處理第一個指令，而中央處理系統(tǒng)的指令子系統(tǒng)31可以處理第二個指令。在第三個時間間隔t0期間，該超高速緩沖存貯器可以處理指令＃1，該執(zhí)行系統(tǒng)可以處理指令＃2，而指令裝置可以處理指令＃3。只要把指令輸入到指令子系統(tǒng)31或者通過微轉移和序列發(fā)生器(示于圖4b)給出地址，則在高速緩沖存貯器子系統(tǒng)，執(zhí)行子系統(tǒng)以及指令子系統(tǒng)中進行的同時處理的這種三級“流水線”就可以連續(xù)下去。
很顯然，把該數(shù)據(jù)處理機劃分成為所指出的幾個功能裝置，一般來說，對于給出一個可運行的“流水線”結構是不夠充分的。以上所描述的每個功能子系統(tǒng)31，32，33及34為了完成每個必要的運算，從而完成每個指令的執(zhí)行，均可以要求有多個子系統(tǒng)。由于將該中央處理機10劃分為許多按順序執(zhí)行給定微指令的子系統(tǒng)，因此，有時必須把稱作為微程序并控制各個裝置的信號組有次序地進行延遲，從而把該微程序與該信號組流協(xié)調一致起來，并通過中央處理機10的這些子系統(tǒng)進行處理。
圖3b示出了用于延遲給出微程序的控制器32′。正如圖3b中所示，從如象指令子系統(tǒng)31(參見圖3a)中的指令緩沖器(未示出)中取出宏指令，并把它加到譯碼隨機存取存貯器50上。在時間T3期間，將隨機存取存貯器50的輸出，以及用于完成宏指令的一組微指令中的第一個微指令的地址，通過如象鎖存器70及緩沖器80這樣的暫時存貯元件加到控制存貯器60上(以下將會看到，不應當對所用到的術語“鎖存器”或“緩沖器”給予限制，任何暫態(tài)存貯元件，如象觸發(fā)器電路或觸發(fā)電路，都是可以替換的)。控制存貯器60產(chǎn)生相關聯(lián)的一組微程序，然后把它加到鎖存器62上。
把鎖存器62分成三段，以適應圖2c所說明的三級“流水線”工作。因而，在時間周期T4期間，鎖存器62輸出在其中以微程序存貯的三組邏輯信號組中的一個，并把它送到中央處理機的子系統(tǒng)上去，同時，把其余的兩組邏輯信號組加到鎖存器64。在時間周期T5期間，鎖存器64輸出其余兩組微程序中的一組，并把它送到中央處理機的子系統(tǒng)上去，而且把最后一組微程序存入鎖存器68。而后，在時間周期T6期間，鎖存器68輸出其最后的一組微程序。
正如大家知道的那樣，隨著中央處理機復雜性的增加，控制器的復雜性也增加了，微指令大大增加，并且不易控制，隨之而來的是在裝置32中鎖存器的數(shù)目和尺寸也增加了。因此，一直感到需要給出更加易于操縱的微指令控制技術，并且減少加到中央處理機10的子系統(tǒng)上去的那些微程序中包含的問題。
本發(fā)明的目的是提供一個改進的數(shù)據(jù)處理系統(tǒng)。
本發(fā)明的另一個目的是提供一個改進的微程序控制的數(shù)據(jù)處理系統(tǒng)。
本發(fā)明的另一個目的是提供一個具有多個控制存貯器的中央處理機。
本發(fā)明更特別的目的是給出多個控制存貯器，在這些控制存貯器中，可以把那些相同的微地址加到從這些控制存貯器中所選擇出的一個上。
本發(fā)明的另一個特別的目的是給出多個控制存貯器，在不同的系統(tǒng)時鐘周期期間，可以把地址加到這些控制存貯器上去。
根據(jù)本發(fā)明，在微程序的控制下，借助于中央處理機的運行來實現(xiàn)以上所提及的目的和一些其它的目的?？刂蒲b置給出控制處理數(shù)據(jù)信號組的裝置的一些信號。控制裝置包括許多用于將地址信號組轉換成微指令段的控制存貯器。通過采用多個控制存貯器，在不同的時鐘周期期間就可產(chǎn)生微指令段，并且可以及時地與各個微指令的執(zhí)行協(xié)調一致。這些控制存貯器導致多個微指令段，并且每個微指令均具有比來自單個控制存貯器的微指令更窄的字段。通過在不同的時間(對于一個給定的地址而言)上產(chǎn)生微指令，從而減少通常用于將微指令與該段的執(zhí)行相協(xié)調的部件數(shù)目。
本發(fā)明的這些特征以及其它的一些特征，在閱讀下面帶有附圖的說明書后，將會得到理解。
圖1是采用了本發(fā)明數(shù)據(jù)處理系統(tǒng)的方框圖。
圖2a，圖2b及圖2c將一條指令劃分為段的圖解。
圖3a是帶有能夠實現(xiàn)分段指令執(zhí)行的控制器的中央處理機的方框圖。
圖3b是用于圖3a所示的中央處理機中的控制器的方框圖。
圖4a是根據(jù)本發(fā)明構成的具有多控制器的數(shù)據(jù)處理系統(tǒng)的方框圖。
圖4b是在圖4a中加上時序圖的控制器的方框圖。
1.附圖的詳細說明前面根據(jù)有關的技術描述了圖1、2及3。這種中央處理機的控制器32中設有多個控制存貯器。圖4b示出了本發(fā)明控制器32更為詳細的方框圖。在圖4a和圖4b中示出了多個時間間隔，特別是T1至T6。這些時間間隔通常涉及用于執(zhí)行一個微指令的中央處理機的控制流，也就是說，每個時間間隔通常涉及一個微指令段的執(zhí)行。從超高速緩沖存貯器子系統(tǒng)34中取出指令并送入指令緩沖器401。在予定的時間上，從指令緩沖器401中取出一個給定的(宏)指令，在時間T2期間，經(jīng)過鎖存器410把它加到譯碼隨機存取存貯器402上，把來自該譯碼隨機存取存貯器402的輸出信號加到多路轉換器/鎖存器電路403的第一組終端上。在時間T2期間，把來自該多路轉換器/鎖存器電路403的輸出信號加到第一控制器404，同時也加到鎖存器電路416上。但是在到達時間T4之前，輸出信號沒有送入鎖存器電路416?？刂拼尜A器404的輸出信號直接加到微轉移及序列發(fā)生邏輯器405及鎖存器電路411。在時間T4期間，把來自鎖存器電路416的輸出信號加到控制存貯器402及鎖存器電路414。把控制存貯器402的輸出信號直接加到鎖存器電路413。在時間T5期間，把來自鎖存器電路414的輸出信號加到第三個控制存貯器409，而該第三控制存貯器409的輸出信號直接加到鎖存器電路419。因此，可以看出，分別在時間間隔T4、T5和T6期間，鎖存器411，413和419的輸出信號是微指令段，這些微指令段可以借助相同的地址和在相連貫的時鐘周期內(nèi)產(chǎn)生。
作為基本的中央處理裝置的例子，示出了帶有鎖存器電路426的執(zhí)行邏輯單元425和帶有鎖存器電路421的寄存存貯器420。這樣的中央處理裝置在不同的時間接收微程序，并且可以接收來自不同的控制存貯器的微指令段。把鎖存器電路410，403，411，413，414，416和419，連同鎖存器電路421和426都包括在內(nèi)，為的是強調按裝置分組并按時間進行劃分。
作為該裝置的一個例子，把微轉移及序列發(fā)生邏輯405包括在內(nèi)。這樣的裝置要求盡早地接收來自控制存貯器的信號。在一些其它的運算中，使用微轉移序列發(fā)生器來實現(xiàn)轉移運算以及轉移子程序。把來自控制存貯器404的微指令段加至裝置405，可以調用象轉移運算或轉移子程序這樣的運算。把來自控制存貯器404的信號加給多路轉換器/鎖存器電路403，使得電路403能從微轉移及序列發(fā)生邏輯單元405中選擇出信號來。應當強調的是，一旦電路403從微轉移及序列發(fā)生邏輯單元405中選擇了信號，那么就把該控制器32轉向開始一個新的并且在時間T2期間起始的微指令。
2.最佳實施方案通常按照數(shù)據(jù)信號組完成邏輯運算的執(zhí)行邏輯單元425一般包括有若干個裝置，并且可以多種模式運行。為了控制每個按其適當模式進行操作的裝置，需要不同組的邏輯信號(微程序)。另外，一般來講，都是在一個時鐘周期內(nèi)完成該執(zhí)行邏輯單元425的操作。同樣地，該執(zhí)行邏輯單元以及連帶的裝置的有效操作，要求那些要處理的數(shù)據(jù)對其執(zhí)行邏輯單元的適當部件來說是容易獲得的。在現(xiàn)代的中央處理系統(tǒng)的設計中，該執(zhí)行邏輯單元一般將實現(xiàn)多種運算，但僅僅是把那些理想的運算結果輸送至隨后適宜的邏輯部件。在該最佳實施方案中，在第一個系統(tǒng)時鐘周期內(nèi)要進行運算的數(shù)據(jù)信號組，在隨后的系統(tǒng)時鐘周期內(nèi)數(shù)據(jù)信號組上的運算，以及在后來的系統(tǒng)時鐘周期內(nèi)其運算結果的利用和分配都發(fā)生在一個相對窄的時鐘周期帶之中。
然而，根據(jù)公知的技術原理，可以把這些操作分隔開。
因此，在微指令順序的期間內(nèi)，可以把多個控制存貯器與數(shù)據(jù)信號組的順序處理同步起來。顯然，如果可以達到更適宜的微指令段的同步的話，就可以把加到控制存貯器上的地址信號延遲到每個控制存貯器的一個時鐘周期以外。再有，也是很顯然的，雖然在整個所完成的微指令的寬度上并沒有任何節(jié)省，但是通過把微指令至少劃分成為兩個比較小的微指令就可以在實現(xiàn)過程中得到很多方便。
作為一個特例，如果中央處理機的原始控制存貯器有150位的字段和約15位的地址字段，那么采用三個約有50位字段的控制存貯器和一個周期延遲的地址字段，就在圖3b中的鎖存器62上大約省去了100個鎖存器。再者，在鎖存器64上能省去50個鎖存器，而在鎖存器414上僅增加了15個鎖存器。
很顯然，這些串聯(lián)起來的鎖存器403，416和414可以減少部機的數(shù)目。這些部件必須根據(jù)所采用的對一個控制存貯器的一個地址同時被驅動。這種在信號分配扇出上的減少是很有意義的。因而，可以看出，隨著中央處理機復雜程度的增加，微指令的大小或“流水線”中的級數(shù)也隨之增加，而采用本發(fā)明則可大大降低中央處理機控制器中邏輯電路實現(xiàn)的復雜程度。
所有上述描述說明了本發(fā)明最佳實施方案的工作。但這并不意味這就是本發(fā)明的保護范圍。本發(fā)明的保護范圍僅限于以下的權利要求
書。從上述描述可以看出，那些圍繞本發(fā)明的精神及范疇的種種變型，對那些本專業(yè)領域內(nèi)的普通專業(yè)人員來說，都將是很顯然的。
權利要求
1.一個微程序控制的中央處理機，包括有根據(jù)一個宏指令，能夠處理數(shù)據(jù)信號組的多個部件，其中，把上述中央處理機劃分成與一個微指令段相關聯(lián)并相對應的邏輯部件組，并將每個微指令段按照予定的時間順序加到所帶的邏輯部件組上；第一控制存貯器對應于上述宏指令相連帶著的第一地址信號組，并至少給出一個第一微指令段；以及第二控制存貯器，適于接收相對上述第一地址信號組的第二地址信號組，并至少給出一個第二微指令段，而且從上述第一個微指令段中按照不同的時鐘周期產(chǎn)生該第二微指令段。
2.權利要求
1中的中央處理機，還包括一個對應于相對上述第二地址信號組的第三地址信號組的第三控制存貯器，并至少給出一個第三微指令段，而且從上述第一及第二微指令段中按照不同的時鐘周期產(chǎn)生該第三微指令段。
3.權利要求
2中的中央處理機，其中上述第一、第二及第三地址信號組，通常是等同的。
4.用于控制微程序控制的數(shù)據(jù)處理系統(tǒng)而產(chǎn)生微指令段的方法，包括如下步驟在第一個系統(tǒng)時鐘周期中，通過第一個控制存貯器至少產(chǎn)生一個第一微指令段;以及在第二個系統(tǒng)的時鐘周期中，通過第二個控制存貯器至少產(chǎn)生一個第二微指令段。
5.權利要求
4中，產(chǎn)生微指令的方法，還包括在第三個系統(tǒng)時鐘周期中，通過第三個控制存貯器至少產(chǎn)生一個第三微指令段的步驟。
6.權利要求
5中，產(chǎn)生微指令的方法，還包括對該第一個、第二個及第三個控制存貯器，實質上都采用同樣的地址信號組的步驟。
專利摘要
在所揭示的微程序控制的數(shù)據(jù)處理系統(tǒng)中，使用了多個控制存貯器，按照對宏指令順序的響應控制該數(shù)據(jù)處理系統(tǒng)。在每個控制存貯器之間設置有鎖存部件。這些鎖存部件是在給定的地址上產(chǎn)生的，并在不同的系統(tǒng)時鐘周期內(nèi)把它加到每個控制存貯器上。由此，在不同的時鐘周期內(nèi)，從每個控制存貯中給出相對應的微指令段，并使它有可能通過中央處理機把其微指令段與其對應著的數(shù)據(jù)流協(xié)調一致。采用多個控制存貯器可以減少為延遲微指令段所需的“門”的數(shù)目。
文檔編號G06F9/22GK87102161SQ87102161
公開日1987年9月9日 申請日期1987年1月29日
發(fā)明者羅伯特·E·斯圖爾特, 唐納德·F·胡珀 申請人:數(shù)字設備公司導出引文BiBTeX, EndNote, RefMan