專利名稱：數(shù)據(jù)處理的間接定址的取代方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種間接定址方法，尤指一種利用虛擬地址與間接地址寄存器的接線而通過地址碼的置換動作獲得實(shí)際地址碼，再對實(shí)際寄存器進(jìn)行讀寫的數(shù)據(jù)處理的間接定址的取代方法。
于一般微處理機(jī)(MPU)的定址法而言，間接定址法是使用一間接寄存器(如指標(biāo)寄存器或索引寄存器)配合一數(shù)據(jù)寄存器(如數(shù)據(jù)區(qū)段寄存器)的作用而獲得實(shí)際地址，其實(shí)際地址即為數(shù)據(jù)寄存器的內(nèi)含值與間接寄存器內(nèi)所放置的數(shù)值之和，因此，于數(shù)據(jù)存取時必須占用數(shù)據(jù)寄存器的空間，并浪費(fèi)運(yùn)算時間，降低了使用效能。
另外，習(xí)知微處理機(jī)內(nèi)的指令解碼于解碼時再區(qū)分直接定直模式及間接定址模式，然后采用不同流程去完成指令功能(請參閱

圖1)，且其解碼的線路時序彈性小，如下所示將對習(xí)知的時序安排(請參閱圖1)作一說明以二級管線結(jié)構(gòu)(PI RELI NE)為例
此時DECODE及EXECUTION時間即限制住整處理機(jī)的性能。
此時必須將DECODE后所有訊號全部記錄以備執(zhí)行(EXECUTION)時使用。
再者，習(xí)知的定址模式及指令運(yùn)算方式往往能提供強(qiáng)大功能，然而愈復(fù)雜的指令所需線路愈大且愈難設(shè)計(jì)，設(shè)計(jì)時間愈長，而且愈難利用現(xiàn)有的管線結(jié)構(gòu)Pipeline及超大規(guī)模Superscale技術(shù)。
有關(guān)管線結(jié)構(gòu)的說明假定一工作W需P1～P5五個單元依序完成而每一單元需花1T時間完成，則此項(xiàng)工作從輸入數(shù)據(jù)開始至得到結(jié)果需5T時間，倘若一工作完成后下一工作才進(jìn)入執(zhí)行，則N個工作需N*5*T時間。
當(dāng)數(shù)據(jù)在單元P1～P5的任一單元中時，其余單元其實(shí)并無數(shù)據(jù)在運(yùn)算執(zhí)行，管線結(jié)構(gòu)原理即在利用此一特性，當(dāng)W1在單元P2執(zhí)行時，突出的P1單元即不再等W1工作完成而繼續(xù)接收W2數(shù)據(jù)繼續(xù)執(zhí)行，若有N個工作需執(zhí)行，除第一個及最后一個需花5T時間外，每一1T時間都能有一工作完成，總計(jì)完成全部需(N+8)*T時間。
當(dāng)N值愈大時，管線結(jié)構(gòu)所能節(jié)省時間即愈多。
當(dāng)N＞＞8時非管線結(jié)構(gòu)所完成相同工作所花時間為管線結(jié)構(gòu)的五倍。
一般而言當(dāng)N值夠大時，非管線結(jié)構(gòu)所完成相同工作所花時間為管線結(jié)構(gòu)所花時間倍數(shù)約相當(dāng)于管線的級數(shù)。
本發(fā)明的主要目的，在于提供一種效率高的間接定址方法，即在不占用數(shù)據(jù)寄存器空間及運(yùn)算時間下即能進(jìn)行間接定址的動作而進(jìn)行數(shù)據(jù)讀寫工作，主要是通過設(shè)定間接定址的動作而進(jìn)行數(shù)據(jù)讀寫工作，是通過設(shè)定間接地址寄存器再對虛擬地址進(jìn)行讀寫，即可對間接定址寄存器所指的實(shí)際寄存器進(jìn)行讀寫工作。
其中，本發(fā)明的間接地址寄存器及虛擬地址在應(yīng)用上皆屬特殊寄存器，而此種寄存器地址占用記憶體地址的方式乃衍生于記憶體對映I/O(MEMORYMAPPING I/O)用法，并加以擴(kuò)展至常用的特殊寄存器，例如計(jì)時/計(jì)數(shù)器(TI MER/COUNTER)，中斷控制寄存器(INTERRUPT CONTROL REGISTER)及輸出/入寄存器等。此種對映方式在微處理機(jī)上有M68000系列，在微控制器上有INTEL8051系列等IC，尤在微控制器上應(yīng)用為多，其優(yōu)點(diǎn)如下(1)特殊寄存器地址使用記憶體地址，則設(shè)計(jì)特殊寄存器時不需另外增加線路進(jìn)行解碼，而只需利用記憶體解碼線路即可，并且不需為這些寄存器增加額外指令及指令解碼線路，故此種方式對簡化IC線路具有很大幫助。
(2)在微控制器及微處理機(jī)中對上述特殊寄存器常有強(qiáng)大的運(yùn)算需求，如對I/O做位元運(yùn)算(設(shè)定位元或清除位元)，這些線路若是連用在特殊寄存器記憶體分開的線路則只能提供給特殊寄存器使用，無形中限制了更大的功能，但若使特殊寄存器與記憶體地址合并使用則上述新增功能亦能擴(kuò)展給記憶體使用，可大大提高記憶體的使用效能。
此外，本發(fā)明的另一目的是將復(fù)雜多功能的指令通過統(tǒng)計(jì)分析將其區(qū)分成最簡單常用的指令，因其簡單故能以高效率的線路實(shí)現(xiàn)，因其簡單故容易修改，因其簡單故容易規(guī)律化，如此在管線結(jié)構(gòu)(Pipeline)及超大規(guī)模技術(shù)Superscale的應(yīng)用上更容易提高整體性能。
配合附圖及實(shí)施例對本發(fā)明的特征詳細(xì)說明如下附圖簡單說明圖1一般傳統(tǒng)的指令解碼流程圖。
圖2本發(fā)明實(shí)施例的指令解碼流程圖。
圖3本發(fā)明實(shí)施例的間接定址的取代方法示意圖。
圖4本發(fā)明實(shí)施例的結(jié)構(gòu)示意圖。
圖5本發(fā)明實(shí)施例的虛擬地址檢測線路的簡意示意圖。
圖6本發(fā)明實(shí)施例的間接地址寄存器與地址碼置換線路的接線示意圖。
請參閱圖2，其為本發(fā)明實(shí)施例的指令解碼流程圖，其所使用的指令實(shí)際上皆為直接定址，而間接地址模式在指令解碼前就已將虛擬地址置換成真實(shí)址，故微處理機(jī)內(nèi)運(yùn)算及控制單元設(shè)計(jì)上將簡化成只有直接定址模式；此外，于時序安排上本發(fā)明較習(xí)知解碼線路合理且彈性大，其時序安排說明如下(請參閱圖2)以二組管線結(jié)構(gòu)為例FETCH+ DECODE2+|DECODE1|EXECUTION|FETCH+ DECODE2+|DECODE1|EXECUTION|當(dāng)DECODE1及EXECUTION時間限制住整體微處理機(jī)性能時可將DECODE1分配至FETCHCYCLEDECODE|FETCH|EXECUTION|DECODE|FETCH|EXECUTION|當(dāng)FETCH時間過長(大于DECODE及EXECUTION時間)則可將DECODE1及DECODE2合并至EXECUTION CYCLE如圖1，2所示，其中讀取指令周期在于從記憶體讀取可執(zhí)行碼，該可執(zhí)行碼主要提供解碼周期時解碼之依據(jù)。
指令解碼周期在于接收讀取指令周期所得的可執(zhí)行碼，將其分解成各項(xiàng)微控制訊號，這些微控制訊號提供接下來執(zhí)行周期的各細(xì)項(xiàng)控制動作。
執(zhí)行周期包含數(shù)據(jù)讀取周期、數(shù)據(jù)運(yùn)算周期、結(jié)果寫出周期等，各周期動作基本上受解碼周期所分解的各微控制訊號控制。
將上述各周期套入管線結(jié)構(gòu)原理有各種方式，管線級數(shù)由2級制十?dāng)?shù)級不等，主要考慮在于效率與成本求得平衡。
請參閱圖3，其為本發(fā)明實(shí)施例的間接定址的取代方法示意圖，其中包含有虛擬地址區(qū)域10、間接地址區(qū)域20及實(shí)際寄存器30，而地址訊號(addr)則是由虛擬地址區(qū)域10進(jìn)入，經(jīng)過間接地址寄存器20與實(shí)際寄存器30的參考關(guān)系(ref)而由實(shí)際寄存器30將數(shù)據(jù)輸出(date out)，當(dāng)然前述的參考關(guān)系(ref)是通過一些檢測、置換的線路所實(shí)現(xiàn)，該參考關(guān)系說明如下，請參閱圖4，其為本發(fā)明實(shí)施例的結(jié)構(gòu)示意圖，當(dāng)執(zhí)行一指令時，指令碼40送至虛擬地址檢測線路50，用以發(fā)現(xiàn)指令是否使用間接定址法，而輸出一指示訊號(ind)至間接地址寄存器80以決定是否使用間接地址暫存器，另一方面虛擬地址偵測線路50中的地址碼addr接連至地址碼置換線路60，而間接地址暫存器80的輸出端亦接連至地址碼置換線路60而可執(zhí)行解碼作用，以獲得實(shí)際的地址。
本發(fā)明實(shí)施例的實(shí)現(xiàn)方式是采用虛擬地址，虛擬地址測線路50可簡化如圖5所示的多輸入的或非門，圖5為本發(fā)明實(shí)施例的虛擬地址檢測線路的簡意示意圖，即是當(dāng)?shù)刂反a為時即獲得指示訊號(ind)成為邏輯狀態(tài)，藉以轉(zhuǎn)換間接地址寄存器內(nèi)的地址進(jìn)而觸發(fā)地址碼置換線路，再經(jīng)由其中的解碼作用以取代虛擬地址而獲得實(shí)際的地址。
再請參考本發(fā)明實(shí)施例圖6所示，該間接地址寄存器可由D型觸發(fā)器及與非門所組成。地址碼置換線路可由非門及與非門所組成。
綜上所述，本發(fā)明具有如下效果(1)指令編排上不需要區(qū)分直接定址指令及間接定址指令，只要實(shí)現(xiàn)直接定址指令即可，是以相同指令碼數(shù)目在指令編碼上可提供更多樣的指令，而這些指令都提供直接定址及間接定址的功能，不因指令增多而縮減定址功能。
(2)指令上下區(qū)分直接定址指令及間接定址指令，在“指令解碼”線路上遠(yuǎn)較習(xí)知的解碼線路簡單。
(3)在時序安排上本創(chuàng)作較習(xí)知解碼線路合理且彈性較大。
(4)以虛擬地址OHH做為間接地址的判斷方法，在于OOH碼有易于辨認(rèn)及易于取代的優(yōu)點(diǎn)，無論是設(shè)計(jì)上及實(shí)體線路上皆能簡化，且地址僅占記憶體啟始地址，故對記憶體的完整性影響最小。
權(quán)利要求
1.一種數(shù)據(jù)處理的間接定址的取代方法，主要通過包括一虛擬地址檢測電路、一間接地址寄存器、一地址碼置換電路相互連接的電路；其間接定址的取代方法為將指令碼傳輸至所述虛擬地址檢測電路，其中產(chǎn)生一指示訊號至間接地址寄存器，另一方面將所述虛擬地址檢測電路中的地址碼接至該地址碼置換電路；間接地址寄存器的輸出亦傳輸至該地址碼置換電路而獲得一實(shí)際的地址；藉由設(shè)定間接地址寄存器再針對虛擬地址進(jìn)行讀寫，則可對間接地址寄存器所指的實(shí)體寄存器進(jìn)行讀寫工作。
2.根據(jù)權(quán)利要求1所述的間接定址的取代方法，其特征在于，采用OOH當(dāng)作虛擬地址，所述虛擬地址檢測電路為一具有多個輸入端的或非門。
3.根據(jù)權(quán)利要求1所述的間接定址的取代方法，其特征在于，所述間接地址寄存器由D型觸發(fā)器及與非門組成。
4.根據(jù)權(quán)利要求1所述的間接定址的取代方法，其特征在于，所述地址碼置換電路由非門及與非門組成。
全文摘要
一種數(shù)據(jù)處理的間接定址的取代方法,主要是通過虛擬地址與間接地址寄存器連線而經(jīng)由地址碼的置換動作而可對于所指定的實(shí)際寄存器進(jìn)行讀寫工作。其取代方法為:將指令碼傳輸至所述虛擬地址檢測電路,其中產(chǎn)生一指示訊號至間接地址寄存器,另一方面將所述虛擬地址檢測電路中的地址碼接至該地址碼置換電路;間接地址寄存器的輸出亦傳輸至該地址碼置換電路而獲得一實(shí)際的地址;藉由設(shè)定間接地址寄存器再針對虛擬地址進(jìn)行讀寫,則可對間接地址寄存器所指的實(shí)體寄存器進(jìn)行讀寫工作。
文檔編號G06F12/10GK1170162SQ9610694
公開日1998年1月14日 申請日期1996年7月4日 優(yōu)先權(quán)日1996年7月4日
發(fā)明者余國成 申請人:合泰半導(dǎo)體股份有限公司