本發(fā)明涉及雷達、導航、通信等領(lǐng)域的數(shù)據(jù)采集與轉(zhuǎn)發(fā)系統(tǒng)，具體涉及一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)。

背景技術(shù)：

為了緊跟國際最新發(fā)展動態(tài)，發(fā)展高效快速信息數(shù)據(jù)鏈等相關(guān)高精尖科學技術(shù)，研究新型不同的通信協(xié)議規(guī)范并應用在實際產(chǎn)品至關(guān)重要。國際主流趨勢表現(xiàn)在模塊化設(shè)計和開放式結(jié)構(gòu)。其中，先進雷達設(shè)備的研制體現(xiàn)了反導系統(tǒng)的標準模塊化和設(shè)備集成化；建設(shè)高性能新型通信基站促進信息流通，滿足人民生活生產(chǎn)需求，服務(wù)國防裝備建設(shè)。

目前國內(nèi)在信息高速傳輸領(lǐng)域已經(jīng)取得了非常大的進步與發(fā)展。在數(shù)據(jù)鏈形成與實現(xiàn)的過程中，高速數(shù)據(jù)采集技術(shù)具有不可替代的支撐作用。目前，隨著采集傳輸速度的不斷升級，在以并行技術(shù)為主的多通道高速采集設(shè)備出現(xiàn)了信號完整性問題以及占用資源過多的缺點。為了解決此類問題，國際jesdc協(xié)會提出了jesd204標準，意在適應數(shù)據(jù)轉(zhuǎn)換器與邏輯器件之間的甚高速傳輸，而目前現(xiàn)有技術(shù)中對jesd204標準的開發(fā)應用還很少，沒有能夠?qū)崿F(xiàn)高速寬帶信號的采集與轉(zhuǎn)發(fā)的系統(tǒng)，不能完全滿足高速信號傳輸?shù)膶嶋H需求。

技術(shù)實現(xiàn)要素：

本發(fā)明克服現(xiàn)有技術(shù)存在的不足，所要解決的技術(shù)問題為：提供一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，實現(xiàn)采樣數(shù)據(jù)的高速傳輸與轉(zhuǎn)發(fā)，從而為計算機實時獲取采集數(shù)據(jù)和進行數(shù)據(jù)分析提供保障，為裝備性能測試提供數(shù)據(jù)支持。

為了解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案為：一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，包括模擬信號調(diào)理模塊、高速adc陣列模塊、高速數(shù)據(jù)采集控制模塊、多通道緩存控制器、緩存模塊、sfp接口模塊、pcie端點接口模塊，所述高速數(shù)據(jù)采集控制模塊包括jesd204b接收模塊、采集流程管理模塊和傳輸控制模塊；所述傳輸控制模塊分別與所述jesd204b接收模塊、采集流程管理模塊和多通道緩存控制器連接，所述多通道緩存控制器與緩存模塊連接；所述jesd204b接收模塊通過高速收發(fā)器與高速adc陣列模塊連接，所述采集流程管理模塊通過spi接口與所述高速adc陣列模塊連接，所述傳輸控制模塊還通過所述sfp接口模塊與通信測試設(shè)備連接，所述傳輸控制模塊還通過pcie端點接口模塊與上位機實現(xiàn)總線連接；所述傳輸控制模塊用于接收上位機發(fā)送的控制流信號，并通過所述采集流程管理模塊轉(zhuǎn)化為adc控制流信號給高速adc陣列模塊，所述傳輸控制模塊還用于通過所述jesd204b接收模塊從所述高速adc陣列模塊中接收數(shù)據(jù)，并通過所述多通道緩存控制器存儲到所述緩存模塊；所述多通道緩存控制器用于根據(jù)傳輸控制模塊發(fā)送的控制信號，實現(xiàn)不同流向數(shù)據(jù)的緩存管理；所述傳輸控制模塊還用于將緩存模塊中的數(shù)據(jù)分別通過所述pcie端點接口模塊發(fā)送到上位機和通過所述sfp接口模塊發(fā)送到通信測試設(shè)備。

所述高速數(shù)據(jù)采集控制模塊、sfp接口模塊、pcie端點接口模塊集成于fpga芯片中。

所述jesd204b接口模塊包括多個高速收發(fā)器、多個監(jiān)測譯碼模塊、鏈路監(jiān)視模塊、錯誤處理模塊和時鐘管理模塊，所述多通道高速收發(fā)器用于從高速adc陣列模塊中接收數(shù)據(jù)，所述監(jiān)測譯碼模塊分別與高速收發(fā)器連接，鏈路監(jiān)視模塊與監(jiān)測譯碼模塊連接，監(jiān)測譯碼模塊與錯誤處理模塊連接，所述監(jiān)測譯碼模塊用于對對應的吉比特高速收發(fā)器gtx接收的jesd204b數(shù)據(jù)進行逗號檢測和字符譯碼，所述鏈路監(jiān)視模塊用于實時監(jiān)測對應鏈路中出現(xiàn)的控制字符的計數(shù)和監(jiān)視高速收發(fā)器反饋的運行不一致標志信號，所述錯誤處理模塊用于在鏈路發(fā)生錯誤時，判斷鏈路是否需要重新建立，并且舍棄此時接收的數(shù)據(jù)。

所述緩存模塊包括基于ddr3接口的sdram芯片和sdram緩存控制器；所述多通道緩存控制器通過fpga芯片內(nèi)置的misip核實現(xiàn)，所述多通道緩存控制器包括migip模塊、寫進程模塊、讀進程模塊、命令進程模塊、一個輸入接口和二個輸出接口，所述migip模塊用于對sdram芯片進行直接控制，所述寫進程模塊和讀進程模塊分別通過輸入接口和輸出接口與migip的用戶接口通信，分別用于完成數(shù)據(jù)的寫入和讀出，所述命令進程模塊用于接收與解碼上層控制信號，實現(xiàn)采樣數(shù)據(jù)向兩個不同路徑的選擇分發(fā)，同時返回讀寫操作完成信號。

所述sfp接口模塊包括四通道高速收發(fā)器組合，鏈路初始化單元、流程控制單元、狀態(tài)控制單元、接收數(shù)據(jù)解包單元、發(fā)送數(shù)據(jù)打包單元和fifo模塊，所述pcie端點接口模塊包括8通道高速收發(fā)器組合、pcie硬核、pio模塊和dma模塊，所述pio模塊用于實現(xiàn)fpga芯片與上位機之間的控制信號流的交換，所述dma模塊用于實現(xiàn)采樣數(shù)據(jù)到上位機之間的高速上傳。

所述的一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其數(shù)據(jù)采集與轉(zhuǎn)發(fā)包括以下步驟：

（1）jesd204b接收模塊首先判斷鏈路是否正確建立，當鏈路完整建立后，所述采集流程管理模塊通過spi接口向高速adc采集陣列發(fā)送adc控制流信號，高速adc采集陣列開始采集數(shù)據(jù)，并將數(shù)據(jù)轉(zhuǎn)換為jesd204b數(shù)據(jù)格式后輸出到j(luò)esd204b接收模塊；

（2）jesd204接收模塊通過高速收發(fā)器接收數(shù)據(jù)并送入緩存模塊緩存；

（3）傳輸控制模塊通過pcie端點接口模塊向上位機發(fā)起dma請求，并通過pcie端點接口模塊將緩存模塊內(nèi)的數(shù)據(jù)轉(zhuǎn)換為pcie格式后通過8通道鏈路高速上傳到上位機；

（4）傳輸控制模塊通過aurora協(xié)議發(fā)出與通信測試設(shè)備的握手信號，并通過sfp接口模塊將緩存模塊內(nèi)的數(shù)據(jù)通過8b/10b的進行編碼后，通過4通道鏈路上傳到通信測試設(shè)備。

所述上位機為嵌入式計算機，所述通信測試設(shè)備為大容量數(shù)據(jù)存儲或分析處理設(shè)備。

本發(fā)明與現(xiàn)有技術(shù)相比具有以下有益效果：本發(fā)明基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，包括與嵌入式計算機通信的高速x8鏈路的pcie接口，其傳輸速率可達40gt/s，完成了pio（可編程輸入輸出）和dma（直接內(nèi)存讀寫）兩種不同類型的tlp（transferlayerpacket）的打包、解包和控制，其中，利用pio模式實現(xiàn)板卡與pc之間控制信號流的交換，利用dma模式實現(xiàn)采樣數(shù)據(jù)的高速上傳pc，保證pc上位機可以實時分析采樣數(shù)據(jù)；還包括與其他通信測試設(shè)備通信的x4鏈路的sfp接口，采用8b/10b的編碼方式，傳輸速率可達到25gt/s，滿足了高速采集系統(tǒng)的數(shù)據(jù)傳輸指標；以及包括模擬輸入帶寬800mhz、單通道采樣率2gmsps、轉(zhuǎn)換精度14位高速ad陣列的jesd204b接口，并且在fpga內(nèi)部設(shè)置了基于ddr3通信協(xié)議的多通道緩存控制器，可以控制外部sdram存儲芯片實現(xiàn)數(shù)據(jù)流多流向的分配與緩存，而且，在高速數(shù)據(jù)采集控制模塊中設(shè)置了基于spi規(guī)范的采集流程管理模塊，實現(xiàn)了對adc陣列模塊的精確控制。

附圖說明

圖1為本發(fā)明實施例提出的一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實施例中高速數(shù)據(jù)采集控制模塊的原理圖；

圖3是本發(fā)明實施例中多通道緩存控制模塊原理圖；

圖4是本發(fā)明實施例中pcie端點模塊原理圖；

圖5是本發(fā)明實施例中sfp接口模塊原理圖。

具體實施方式

為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例；基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如圖1所示，為本發(fā)明實施例提出了一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，包括模擬信號調(diào)理模塊、高速adc陣列模塊、高速數(shù)據(jù)采集控制模塊、多通道緩存控制器（multiportmemroycontroler，mpmc）、緩存模塊、sfp接口模塊、pcie端點接口模塊，所述高速數(shù)據(jù)采集控制模塊包括jesd204b接收模塊、采集流程管理模塊和傳輸控制模塊，所述傳輸控制模塊分別與所述jesd204b接收模塊、采集流程管理模塊和多通道緩存控制器連接，所述多通道緩存控制器與緩存模塊連接；所述jesd204b接收模塊通過高速收發(fā)器與高速adc陣列模塊連接，所述采集流程管理模塊通過spi接口與所述高速adc陣列模塊連接，所述傳輸控制模塊還通過所述sfp接口模塊與通信測試設(shè)備連接，所述傳輸控制模塊還通過pcie端點接口模塊與嵌入式計算機實現(xiàn)總線連接；其中，所述傳輸控制模塊用于接收嵌入式計算機發(fā)送的控制流信號，并通過所述采集流程管理模塊轉(zhuǎn)化為adc控制流信號給高速adc陣列模塊，所述傳輸控制模塊還用于通過所述jesd204b接收模塊從所述高速adc陣列模塊中接收數(shù)據(jù)，并通過所述多通道緩存控制器存儲到所述緩存模塊；所述多通道緩存控制器用于根據(jù)傳輸控制模塊發(fā)送的控制信號，實現(xiàn)不同流向數(shù)據(jù)的緩存管理，即將不同流向數(shù)據(jù)（sfp接口模塊和pcie端點接口模塊）分別緩存到所述緩存單元；所述傳輸控制模塊還用于將緩存模塊中的數(shù)據(jù)分別通過所述pcie端點接口模塊發(fā)送到嵌入式計算機和通過所述sfp接口模塊發(fā)送到通信測試設(shè)備。

其中，如圖1所示，所述高速數(shù)據(jù)采集控制模塊、sfp接口模塊、pcie端點接口模塊集成于fpga芯片中。

如圖2所示，為高速數(shù)據(jù)采集控制模塊的原理示意圖，其中，jesd204b接口模塊包括多個吉比特高速收發(fā)器gtx、多個監(jiān)測譯碼模塊、鏈路監(jiān)視模塊、錯誤處理模塊和時鐘管理模塊，所述多通道高速收發(fā)器用于從高速adc陣列模塊中接收數(shù)據(jù)，所述監(jiān)測譯碼模塊分別與高速收發(fā)器連接，鏈路監(jiān)視模塊與監(jiān)測譯碼模塊連接，監(jiān)測譯碼模塊與錯誤處理模塊連接，所述監(jiān)測譯碼模塊用于對對應的吉比特高速收發(fā)器gtx接收的jesd204b數(shù)據(jù)進行逗號檢測和字符譯碼，所述鏈路監(jiān)視模塊用于實時監(jiān)測對應鏈路中出現(xiàn)的控制字符的計數(shù)和監(jiān)視高速收發(fā)器反饋的運行不一致標志信號，所述錯誤處理模塊用于在鏈路發(fā)生錯誤時，判斷鏈路是否需要重新建立，并且舍棄此時接收的數(shù)據(jù)。所述jesd204b接口模塊接收到數(shù)據(jù)進行64bit數(shù)據(jù)轉(zhuǎn)換后，經(jīng)所述傳輸控制模塊后，由所述多通道緩存控制器控制存儲到緩存模塊中。其中，采集流程管理模塊包括spi接口模塊和采集流程狀態(tài)機，采集流程機用于根據(jù)傳輸控制模塊傳輸?shù)目刂屏餍盘?，生成空閑狀態(tài)信息、初始化信息、或正常采集信息并傳輸所述adc陣列模塊。當采集開始前，采集流程狀態(tài)機通過sync信號控制adc完成鏈路初始化并將adc的工作模式變?yōu)闇y試模式；當開始正常采樣的時候，采集流程狀態(tài)機發(fā)送正式采樣信息，adc的工作模式恢復正常。

如圖3所示，所述緩存模塊包括基于ddr3接口的sdram芯片和sdram緩存控制器，sdram芯片的儲存空間可以為2gb或者更大；所述多通道緩存控制器通過fpga芯片內(nèi)置的migip核實現(xiàn)，所述多通道緩存控制器包括migip模塊、寫進程模塊、讀進程模塊、命令進程模塊、一個輸入接口和兩個輸出接口，所述migip模塊用于對sdram芯片進行直接控制，所述寫進程模塊和讀進程模塊分別通過輸入接口和輸出接口與migip的用戶接口通信，分別用于完成數(shù)據(jù)的寫入和讀出；所述命令進程模塊用于通過輸入接口接收與解碼上層控制信號，實現(xiàn)本系統(tǒng)“一進多出”的數(shù)據(jù)流管理策略，完成采樣數(shù)據(jù)流向兩個不同路徑（sfp接口模塊和pcie端點接口模塊）的選擇分發(fā)，同時返回讀寫操作狀態(tài)信號。因此本發(fā)明中多通道緩存控制器可以實現(xiàn)對數(shù)據(jù)流多流向的實時緩存與控制，本發(fā)明的系統(tǒng)通過fpga邏輯控制多片adc實現(xiàn)流程管理功能，系統(tǒng)采集狀態(tài)的轉(zhuǎn)換主要依靠adc工作狀態(tài)的切換，通過更改adc內(nèi)部的寄存器實現(xiàn)芯片采集狀態(tài)的變化；當采集正式開始后，根據(jù)實際需要由多通道緩存控制器控制采樣數(shù)據(jù)流的去向問題，一種是由fpga發(fā)出dma請求給pc，然后經(jīng)過基于pcie總線與pc實現(xiàn)高速通信；另一種是由fpga發(fā)出與其他設(shè)備的握手信號，利用四通道sfp接口與其他設(shè)備進行高速通信，實現(xiàn)數(shù)據(jù)轉(zhuǎn)發(fā)；無論采樣數(shù)據(jù)的流向是什么，都需要結(jié)合所涉及高速接口的具體傳輸速率對大容量數(shù)據(jù)進行緩存，用于補償不同接口的速率差異。

如圖4所示，所述pcie端點接口模塊包括8通道吉比特高速收發(fā)器gtx組合、pcie硬核、控制模塊、pio模塊和dma模塊，所述pio模塊用于通過x8鏈路實現(xiàn)fpga芯片與嵌入式計算機之間的控制信號流的交換，所述dma模塊用于通過x8鏈路實現(xiàn)采樣數(shù)據(jù)到嵌入式計算機之間的高速上傳。通過應用吉比特高速收發(fā)器和fpga中pcie硬核完成pcie鏈路中的物理層和鏈路層，設(shè)計了pio和dma兩種類型的傳輸層結(jié)構(gòu)，完成不同類型的tlp的解碼與編碼，實現(xiàn)pc與采集板之間數(shù)據(jù)、命令通信。

如圖5所示，所述sfp接口模塊包括四通道吉比特高速收發(fā)器gtx組合，鏈路初始化單元、流程控制單元、狀態(tài)控制單元、接收數(shù)據(jù)解包單元、發(fā)送數(shù)據(jù)打包單元和fifo模塊，基于aurora協(xié)議的四通道sfp接口模塊用于通過x4鏈路將存儲模塊中的采樣數(shù)據(jù)與其他通信測試設(shè)備高速交換。aurora協(xié)議是由賽靈思公司開發(fā)的開源輕量級協(xié)議，具有便于開發(fā)，維護簡單等優(yōu)點；通信測試設(shè)備應用高速串行接口通信，其中基于aurora協(xié)議的sfp光纖模塊廣泛應用于通用測試設(shè)備之間的高速互連。

其中，本發(fā)明的一種基于jesd204b協(xié)議的多通道寬帶信號高速采集與轉(zhuǎn)發(fā)系統(tǒng)，其工作流程包括以下步驟：

（1）jesd204b接收模塊首先判斷鏈路是否正確建立，當鏈路完整建立后，所述采集流程管理模塊通過spi接口向高速adc采集陣列發(fā)送adc控制流信號，高速adc采集陣列開始采集數(shù)據(jù)，并將數(shù)據(jù)轉(zhuǎn)換為jesd204b數(shù)據(jù)格式后輸出到j(luò)esd204b接收模塊；

（2）jesd204接收模塊通過高速收發(fā)器接收數(shù)據(jù)并通過多通道緩存控制器送入緩存模塊緩存；

（3）傳輸控制模塊通過pcie接口向嵌入式計算機發(fā)起dma請求，并通過pcie端點接口模塊將緩存模塊內(nèi)的數(shù)據(jù)轉(zhuǎn)換為pcie格式后通過x8鏈路高速上傳到嵌入式計算機；

（4）傳輸控制模塊通過aurora協(xié)議發(fā)出與通信測試設(shè)備的握手信號，并通過sfp接口模塊將緩存模塊內(nèi)的數(shù)據(jù)通過8b/10b的進行編碼后，通過x4鏈路上傳到通信測試設(shè)備。

當采樣數(shù)據(jù)上傳給上位機，即嵌入式計算機后，這些數(shù)據(jù)會被數(shù)字信號處理軟件分析，進而得到被采樣射頻信號的靜態(tài)參數(shù)和動態(tài)參數(shù)，從而達到測試adc性能或分析被采樣信號特征的功能；如果需要實時轉(zhuǎn)發(fā)這些數(shù)據(jù)，可以通過四通道sfp通信接口將采樣數(shù)據(jù)按照采集通道區(qū)別，傳輸給后端的通信測試設(shè)備，即大容量數(shù)據(jù)存儲或分析處理設(shè)備。

最后應說明的是：以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應當理解：其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。