本發(fā)明涉及電子系統(tǒng)監(jiān)測技術(shù)領(lǐng)域，特別是涉及一種面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路。

背景技術(shù)：

隨著復(fù)雜電子系統(tǒng)向微型化、高集成、多功能方向發(fā)展，片上系統(tǒng)(System-on-Chip，SoC)應(yīng)運而生，在航空航天、軌道交通、核電等高可靠技術(shù)領(lǐng)域應(yīng)用愈來愈廣泛。然而，隨著器件特征尺寸不斷等比例縮小，柵氧化層的厚度不斷變薄，電源電壓卻不宜降低，高電場強度下SoC中晶體管的柵氧化層可靠性成為一個突出問題。柵氧化層性能退化將引起器件閾值電壓漂移、跨導(dǎo)下降、漏電流增加等，進一步可引起柵氧化層的擊穿失效，這稱為與時間相關(guān)的柵介質(zhì)擊穿(Time Dependent Dielectric Breakdown，TDDB)失效。因此，有效保障SoC芯片可靠性至關(guān)重要。

傳統(tǒng)的可靠性模擬、工藝在線檢測、可靠性試驗與失效分析等離線可靠性評價方法，無法實時對器件壽命進行預(yù)測。基于預(yù)兆單元的在片預(yù)警方法，根據(jù)電路失效機理，在宿主電路中增加易損單元，使其先于宿主失效而提供預(yù)警，達到保證主單元安全的目的，實現(xiàn)對宿主電路的實時失效預(yù)警功能。

現(xiàn)有的一種TDDB失效預(yù)警電路，如圖1所示，由二極管D1與D2、啟動旁路電路、應(yīng)力電壓電路和電容C1組成電荷泵。初始狀態(tài)下，開關(guān)S2閉合，測試電容Ctest處于過電壓狀態(tài)。如果測試電容Ctest失效，比較器輸出低電平，進而輸出預(yù)警信號，同時反饋回路控制打開S3，切斷電荷泵。

然而，該電路存在如下缺陷：

(1)只適用于混合CMOS集成電路；

(2)比較器輸出模塊也處在應(yīng)力之下，引起應(yīng)力TDDB失效擊穿，進而可能導(dǎo)致虛警發(fā)生；

(3)該電路輸出只有由“0”跳變至“1”或“1”跳變至“0”的報警功能，而無法監(jiān)測性能退化過程。

綜上所述的TDDB失效預(yù)警電路，使用中存在預(yù)警準確性差風險，且無法監(jiān)測性能退化過程。

技術(shù)實現(xiàn)要素：

基于此，有必要針對上述的技術(shù)問題，提供一種面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路。

一種面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路，包括：時序邏輯模塊、控制電路模塊、TDDB性能退化數(shù)字轉(zhuǎn)化模塊、輸出選擇模塊、計數(shù)器模塊；其中，所述計數(shù)器模塊包括計數(shù)器A和計數(shù)器B；所述TDDB性能退化數(shù)字轉(zhuǎn)化模塊包括兩組相同MOS管電路，第一MOS管電路和第二MOS管電路；

所述時序邏輯模塊包括X、Y、CP信號輸入端和Q1、Q0輸出端，在輸入的X信號、Y信號、CP信號的控制下，輸出高低電平的Q1、Q0信號至控制電路模塊；

所述控制電路模塊將所述Q1、Q0信號轉(zhuǎn)化為開關(guān)狀態(tài)控制信號輸出至TDDB性能退化數(shù)字轉(zhuǎn)化模塊；

所述TDDB性能退化數(shù)字轉(zhuǎn)化模塊內(nèi)的第一MOS管電路的MOS管處于電源電壓的應(yīng)力狀態(tài)下，第二MOS管電路的MOS管處于非應(yīng)力狀態(tài)下；第一MOS管電路和第二MOS管電路在所述開關(guān)狀態(tài)控制信號的控制下，分別輸出第一頻率值和第二頻率值至輸出選擇模塊；

所述輸出選擇模塊將TDDB性能退化數(shù)字轉(zhuǎn)化模塊輸出的第一頻率值輸出至計數(shù)器B中進行記錄，或者將第二頻率值輸出至計數(shù)器A中進行記錄；

所述計數(shù)器模塊通過比較第一頻率值與第二頻率值確定TDDB性能的退化量。

上述面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路，電路中第一MOS管電路的MOS管、第二MOS管電路的MOS管在初始階段其大小是相同的，由于第一MOS管電路的MOS管長時間處于電源電壓VDD應(yīng)力作用下將會使柵極電容產(chǎn)生TDDB退化，而第二MOS管電路的MOS管未有電源電壓應(yīng)力作用則不會產(chǎn)生TDDB退化，因此第二頻率值小于第一頻率值，通過比較計數(shù)器A與計數(shù)器B中的第二頻率值和第一頻率值可準確獲知TDDB性能退化特性。該電路特別適用于高集成、高可靠性要求的SoC芯片上，且結(jié)構(gòu)簡單，輸出可監(jiān)測TDDB性能退化過程，能夠?qū)DDB性能進行準確預(yù)警。

附圖說明

圖1為現(xiàn)有的一種TDDB失效預(yù)警電路的結(jié)構(gòu)框圖；

圖2是面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路的結(jié)構(gòu)框圖；

圖3是時序邏輯模塊狀態(tài)轉(zhuǎn)化圖；

圖4是控制電路模塊邏輯關(guān)系圖；

圖5是TDDB性能退化數(shù)字轉(zhuǎn)化電路的結(jié)構(gòu)圖；

圖6是輸出選擇模塊電路的結(jié)構(gòu)圖。

具體實施方式

下面結(jié)合附圖闡述本發(fā)明的面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路的實施例。

參考圖2所示，圖2為本發(fā)明的面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路的結(jié)構(gòu)框圖，包括：

時序邏輯模塊100、控制電路模塊200、TDDB性能退化數(shù)字轉(zhuǎn)化模塊300、輸出選擇模塊400、計數(shù)器模塊500；其中，所述計數(shù)器模塊500包括計數(shù)器A和計數(shù)器B；所述TDDB性能退化數(shù)字轉(zhuǎn)化模塊300包括兩組相同MOS管電路，第一MOS管電路和第二MOS管電路；

所述時序邏輯模塊100包括X、Y、CP信號輸入端和Q1、Q0輸出端，在輸入的X信號、Y信號、CP(Clock Pulse，時鐘脈沖)信號的控制下，輸出高低電平的Q1、Q0信號至控制電路模塊200；X信號、Y信號可以是高低電平信號，CP信號是脈沖信號；

所述控制電路模塊200將所述Q1、Q0信號轉(zhuǎn)化為開關(guān)狀態(tài)控制信號輸出至TDDB性能退化數(shù)字轉(zhuǎn)化模塊300；Q1、Q0可以是高低電平信號；

所述TDDB性能退化數(shù)字轉(zhuǎn)化模塊300內(nèi)的第一MOS管電路的MOS管處于電源電壓的應(yīng)力狀態(tài)下，第二MOS管電路的MOS管處于非應(yīng)力狀態(tài)下；第一MOS管電路和第二MOS管電路在所述開關(guān)狀態(tài)控制信號的控制下，分別輸出第一頻率值和第二頻率值至輸出選擇模塊400；

所述輸出選擇模塊400將TDDB性能退化數(shù)字轉(zhuǎn)化模塊300輸出的第一頻率值輸出至計數(shù)器B中進行記錄，或者將第二頻率值輸出至計數(shù)器A中進行記錄；

所述計數(shù)器模塊500通過比較第一頻率值與第二頻率值確定TDDB性能的退化量。

上述面向SoC的片上TDDB退化監(jiān)測及失效預(yù)警電路，電路中第一MOS管電路的MOS管、第二MOS管電路的MOS管在初始階段其大小是相同的，由于第一MOS管電路的MOS管長時間處于電源電壓VDD應(yīng)力作用下將會使柵極電容產(chǎn)生TDDB退化，而第二MOS管電路的MOS管未有電源電壓應(yīng)力作用則不會產(chǎn)生TDDB退化，因此第二頻率值小于第一頻率值，通過比較計數(shù)器A與計數(shù)器B中的第二頻率值和第一頻率值可準確獲知TDDB性能退化特性。該電路特別適用于高集成、高可靠性要求的SoC芯片上，且結(jié)構(gòu)簡單，輸出可監(jiān)測TDDB性能退化過程，能夠?qū)DDB性能進行準確預(yù)警。

在一個實施例中，所述Q1、Q0信號對應(yīng)S0、S1、S2、S3四種狀態(tài)中的其中一種；其中，當輸出端Q1為“0”、輸出端Q0為“0”則對應(yīng)為S0狀態(tài)，當輸出端Q1為“0”、輸出端Q0為“1”則對應(yīng)為S1狀態(tài)，當輸出端Q1為“1”、輸出端Q0為“0”則對應(yīng)為S2狀態(tài)，當輸出端Q1為“1”、輸出端Q0為“1”則對應(yīng)為S3狀態(tài)。

在一個實施例中，在一個實施例中，參考圖3所示，圖3是時序邏輯模塊狀態(tài)轉(zhuǎn)化圖，當時序邏輯模塊100輸出S3狀態(tài)時，在輸入端X、輸入端Y任意輸入電平下，時序邏輯模塊100跳轉(zhuǎn)到輸出S2狀態(tài)；

當時序邏輯模塊100處于S2狀態(tài)，且輸入端“XY”為“00”、“01”、“10”中的任何一種時，時序邏輯模塊100繼續(xù)處于S2狀態(tài)；

當時序邏輯模塊100輸出S2狀態(tài)，且輸入端“XY”為“11”時，時序邏輯模塊100從S2狀態(tài)跳轉(zhuǎn)到S0狀態(tài)；

當時序邏輯模塊100輸出S0狀態(tài)，且輸入端“XY”為“01”時，時序邏輯模塊100繼續(xù)處于S2狀態(tài)；

當時序邏輯模塊100輸出S0狀態(tài)，且輸入端“XY”為“00”或“10”時，時序邏輯模塊100從S0狀態(tài)跳轉(zhuǎn)到S2狀態(tài)；

當時序邏輯模塊100輸出S0狀態(tài)，且輸入端“XY”為“11”時，時序邏輯模塊100從S0狀態(tài)跳轉(zhuǎn)到S1狀態(tài)；

當時序邏輯模塊100輸出S1狀態(tài)，且輸入端“XY”為“01”時，時序邏輯模塊100繼續(xù)輸出S1狀態(tài)；

當時序邏輯模塊100輸出S1狀態(tài)，且輸入端“XY”為“00”、“10”或“11”時，時序邏輯模塊100從S1狀態(tài)跳轉(zhuǎn)到S2狀態(tài)。

需要說明的是，時序邏輯模塊100有多種實現(xiàn)方式，可以包括任何可實現(xiàn)本發(fā)明中指定狀態(tài)跳轉(zhuǎn)的電路。

在一個實施例中，參考圖4所示，圖4是控制電路模塊邏輯關(guān)系圖，所述控制電路模塊200包括：

第1輸入端201、第2輸入端202、第1反相器203、第1與門204、第2反相器205、第3反相器206、第1接合點207、第2接合點208、第2與門209、第3與門210、第4與門211、第5與門212、第6與門216、第7與門217、第8與門218、第9與門219、第1輸出端220、第2輸出端221、第3輸出端222、第4輸出端223、第5輸出端224；

第1反相器203的輸入端與第1輸入端201相連，輸出端與接合點208相連；

第1與門204的其中一個輸入端與第1輸入端201相連，另一個輸入端與第2輸入端202相連，輸出端與第3反相器206的輸入端相連；

第2反相器205輸入端與第2輸入端202相連，輸出端與第1接合點207相連；

第2與門209的其中一個輸入端與第1輸入端201相連，另一個輸入端與第1接合點207相連；

第3與門210的其中一個輸入端與第1接合點207相連，另一輸入端與第1反相器203輸出端相連；

第4與門211的其中一個輸入端與第2接合點208相連，另一個輸入端與第2輸入端202相連；

第5與門212的其中一個輸入端與第2輸入端202相連，另一個輸入端與地相連；

第6與門216的其中一個輸入端與第2與門209的輸出端相連，另一輸入端與第5輸出端224相連；

第7與門217的其中一個輸入端與第3與門210的輸出端相連，另一輸入端與第5輸出端224；

第8與門218的其中一個輸入端與門211的輸出端相連，另一輸入端與第5輸出端224；

與門219的其中一個輸入端與門212輸出端相連，另一輸入端與第5輸出端224相連。

在一個實施例中，參考圖5所示，圖5是TDDB性能退化數(shù)字轉(zhuǎn)化電路的結(jié)構(gòu)圖，所述TDDB性能退化數(shù)字轉(zhuǎn)化模塊300包括：

第3輸入端301、第10與門302；

第1開關(guān)303、第3接合點304、第2開關(guān)305、第3開關(guān)306、第1NMOS管307、第4開關(guān)308、第4接合點309、第5開關(guān)310、第6開關(guān)311、第2NMOS管312、第5接合點313、第1反相器314；

第7開關(guān)315、第6接合點316、第8開關(guān)317、第9開關(guān)318、第3NMOS管319、第10開關(guān)320、第7接合點321、第11開關(guān)322、第12開關(guān)323、第4NMOS管324、第8接合點325、第2反相器326；

第13開關(guān)327、第9接合點328、第14開關(guān)329、第15開關(guān)330、第5NMOS管331、第16開關(guān)332、第10接合點333、第17開關(guān)334、第18開關(guān)335、第6NMOS管336、第11接合點337、第3反相器338；

第6輸出端339；

第3開關(guān)306、第9開關(guān)318、第15開關(guān)330分別與第1輸出端220相連；

第1開關(guān)303、第2開關(guān)305、第7開關(guān)315、第8開關(guān)317、第13開關(guān)327、第14開關(guān)329分別與第2輸出端221相連；

第4開關(guān)308第5開關(guān)310、第10開關(guān)320、第11開關(guān)322、第16開關(guān)332、第17開關(guān)334分別與第3輸出端222相連；

第6開關(guān)311、第12開關(guān)323、第18開關(guān)335分別與第4輸出端223相連；

第5輸出端224與第3輸入端301相連；

第10與門302的其中一個輸入端連接第3輸入端301，另一輸入端與第6輸出端339相連，輸出端與第1開關(guān)303相連；

第1開關(guān)303一端與第10與門302的輸出端相連，另一端與第3接合點304相連；

第3開關(guān)306一端與電源VDD相連，另一端與第3接合點304相連；

第2開關(guān)305一端與第3接合點304相連，另一端與第5接合點313相連；

第1NMOS管307的柵極與第3接合點304相連，第1NMOS管307的源漏端與地相連；

第4開關(guān)308一端與第10與門302的輸出端相連，另一端與第4接合點309相連；

第6開關(guān)311一端與電源VDD相連，另一端與第4接合點309相連；

第5開關(guān)310一端與第4接合點309相連，另一端與第5接合點313相連；

第2NMOS管312的柵極與第4接合點309相連，第2NMOS管312的源漏端與地相連；

第1反相器314的輸入端與第5接合點313相連，輸出端與第7開關(guān)315相連；

第7開關(guān)315一端與第1反相器314的輸出端相連，另一端與第6接合點316相連；第9開關(guān)318一端與電源VDD相連，另一端與第6接合點316相連；

第8開關(guān)317一端與第6接合點316相連，另一端與第8接合點325相連；

第3NMOS管319的柵極與第6接合點316相連，第3NMOS管319的源漏端與地相連；

第10開關(guān)320一端與第7接合點321相連，另一端與第1反相器314的輸出端相連；

第12開關(guān)323一端與電源VDD相連，另一端與第7接合點321相連；

第11開關(guān)322一端與第7接合點321相連，另一端與第8接合點325相連；

第4NMOS管324的柵極與第7接合點321相連，第4NMOS管324的源漏端與地相連；

第2反相器326的輸入端與第8接合點325相連，輸出端與第13開關(guān)327相連；

第13開關(guān)327一端與第2反相器326的輸出端相連，另一端與第9接合點328相連；

第15開關(guān)330一端與電源VDD相連，另一端與第9接合點328相連；

第14開關(guān)329一端與第9接合點328相連，另一端與第11接合點337相連；

第5NMOS管331的柵極與第9接合點328相連第5NMOS管331的源漏端與地相連；

第16開關(guān)332一端與第2反相器326的輸出端相連，另一端與第10接合點333相連；

第18開關(guān)335一端與電源VDD相連，另一端與第10接合點333相連；

第17開關(guān)334一端與第10接合點333相連，另一端與第11接合點337相連；

第6NMOS管336的柵極與第10接合點333相連，第6NMOS管336的源漏端與地相連；

第3反相器338的輸入端與第11接合點337相連，輸出端與第6輸出端339相連。

上述實施例的TDDB性能退化數(shù)字轉(zhuǎn)化模塊300的環(huán)形振蕩電路中的反相器數(shù)目為3個，也可以采用其他任意奇數(shù)個的實現(xiàn)形式。

在一個實施例中，參考圖6所示，圖6是輸出選擇模塊電路的結(jié)構(gòu)圖，所述輸出選擇模塊400包括：

第4輸入端401、第5輸入端402、第6輸入端403、第5反相器404、第6反相器405、第11與門406、第12與門407、第13與門408、第14與門409、第7輸出端410、第8輸出端411；

第4輸入端401與第6輸出端339相連；

第5輸入端402與第1輸入端201相連；

第6輸入端403與第2輸入端202相連；

第7輸出端410與計數(shù)器A相連，接入Q1信號；

第8輸出端411與計數(shù)器B相連，接入Q0信號；

第5反相器404的輸入端與第5輸入端402相連，第6反相器405的輸入端與第6輸入端403相連；

第11與門406的其中一輸入端與第6輸入端403相連，另一端與第5反相器404輸出端相連；

第12與門407的其中一輸入端與第5反相器404輸出端相連，另一輸入端與第6反相器405輸出端相連；

第13與門408的其中一輸入端與第11與門406輸出端相連，另一端與第4輸入端401相連，輸出端與第7輸出端410連接；

第14與門409的其中一輸入端與第4輸入端401相連，另一輸入端與第12與門407輸出端相連，輸出端與第8輸出端411連接。

在一個實施例中，時序邏輯模塊100在輸入端X與輸入端Y電平控制下，在S0、S1、S2、S3狀態(tài)之間轉(zhuǎn)換；當時序邏輯模塊100處于S2狀態(tài)時，Q1、Q0信號為“10”；

第1輸入端201為高電平“1”，第2輸入端202為低電平“0”；

第1輸出端220為高電平“1”，控制第3開關(guān)306、第9開關(guān)318、第15開關(guān)330導(dǎo)通；

第2輸出端221為低電平“0”，控制第1開關(guān)303、第2開關(guān)305、第7開關(guān)315、第8開關(guān)317、第13開關(guān)327、第14開關(guān)329斷開；

第3輸出端222為低電平“0”，控制第4開關(guān)308第5開關(guān)310、第10開關(guān)320、第11開關(guān)322、第16開關(guān)332、第17開關(guān)334斷開；

第4輸出端223為低電平“0”，控制第6開關(guān)311、第12開關(guān)323、第18開關(guān)335斷開；

第5輸出端224為高電平“1”，與第3輸入端301相連，第1NMOS管307、第3NMOS管319第5NMOS管331的柵極處于VDD電壓應(yīng)力狀態(tài)。

在一個實施例中，當時序邏輯模塊100處于S0狀態(tài)時，Q1、Q0信號為“00”；

第1輸入端201為低電平“0”，第2輸入端202為低電平“0”；

第1輸出端220為低電平“0”，第3開關(guān)306、第9開關(guān)318、第15開關(guān)330斷開；

第2輸出端221高電平“1”，控制第1開關(guān)303、第2開關(guān)305、第7開關(guān)315、第8開關(guān)317、第13開關(guān)327、第14開關(guān)329導(dǎo)通；

第3輸出端222為低電平“0”，控制第4開關(guān)308第5開關(guān)310、第10開關(guān)320、第11開關(guān)322、第16開關(guān)332、第17開關(guān)334斷開；

第4輸出端223為低電平“0”，控制第6開關(guān)311、第12開關(guān)323、第18開關(guān)335斷開；

第5輸出端224為高電平“1”，與第3輸入端301相連，TDDB性能退化數(shù)字轉(zhuǎn)化模塊300為連接有第1NMOS管307、第3NMOS管319第5NMOS管331的電路，處于振蕩狀態(tài)，第6輸出端339輸出周期性高低電平，其振蕩頻率為第二頻率值。

在一個實施例中，當時序邏輯模塊100處于S1狀態(tài)時，Q1、Q0信號為“01”；

第1輸入端201為第電平“0”，第2輸入端202為高電平“1”；

第1輸出端220為低電平“0”，控制第3開關(guān)306、第9開關(guān)318、第15開關(guān)330斷開；

第2輸出端221為低電平“0”，控制第1開關(guān)303、第2開關(guān)305第2開關(guān)305、第7開關(guān)315、第8開關(guān)317、第13開關(guān)327、第14開關(guān)329斷開；

第3輸出端222為高電平“1”，控制第4開關(guān)308第5開關(guān)310、第10開關(guān)320、第11開關(guān)322、第16開關(guān)332、第17開關(guān)334導(dǎo)通，

第4輸出端223為低電平“0”，控制第6開關(guān)311、第12開關(guān)323、第18開關(guān)335斷開；

第5輸出端224為高電平“1”，與第3輸入端301相連，TDDB性能退化數(shù)字轉(zhuǎn)化模塊300為連接有第2NMOS管312、第4NMOS管324、第6NMOS管336的電路，處于振蕩狀態(tài)，第6輸出端339輸出周期性高低電平，其振蕩頻率為第一頻率值。

在一個實施例中，通過比較計數(shù)器A中的第二頻率值與計數(shù)器B中的第一頻率值，可獲知TDDB性能退化特性。

上述實施例的方案中，時序邏輯模塊100在輸入信號X、Y、CP的控制下輸出特定數(shù)字信號Q1、Q0，即對應(yīng)S0、S1、S2、S3四種狀態(tài)中的其中一種。控制電路模塊200將輸入信號Q、Q0轉(zhuǎn)化為TDDB性能退化數(shù)字轉(zhuǎn)化模塊300中開關(guān)狀態(tài)控制信號，使其處于應(yīng)力狀態(tài)、測試輸出第一頻率值或者測試輸出第二頻率值。輸出選擇模塊400根據(jù)數(shù)字信號Q1、Q0將TDDB性能退化數(shù)字轉(zhuǎn)化模塊300的第一頻率值輸出至計數(shù)器模塊500中的計數(shù)器B中，或者將TDDB性能退化數(shù)字轉(zhuǎn)化模塊300的第二頻率值輸出至計數(shù)器模塊500中的計數(shù)器A中，通過比較計數(shù)器A中的第二頻率值與計數(shù)器B中的第一頻率值則可獲知TDDB性能退化程度，當退化量達到一定閾值時則進行預(yù)警。

由于電路中第1NMOS管307、第3NMOS管319第5NMOS管331與第2NMOS管312、第4NMOS管324、第6NMOS管336，在初始階段其頻率大小是相同的。但當?shù)?NMOS管307、第3NMOS管319第5NMOS管331長時間處于電源電壓VDD應(yīng)力作用下將會使柵極電容產(chǎn)生TDDB退化，而第2NMOS管312、第4NMOS管324、第6NMOS管336未有電源電壓應(yīng)力作用則不會產(chǎn)生TDDB退化，由此，通過對比第一頻率值和第二頻率值的差異即可檢測TDDB退化程度。

以上所述實施例的各技術(shù)特征可以進行任意的組合，為使描述簡潔，未對上述實施例中的各個技術(shù)特征所有可能的組合都進行描述，然而，只要這些技術(shù)特征的組合不存在矛盾，都應(yīng)當認為是本說明書記載的范圍。

以上所述實施例僅表達了本發(fā)明的幾種實施方式，其描述較為具體和詳細，但并不能因此而理解為對發(fā)明專利范圍的限制。應(yīng)當指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本發(fā)明的保護范圍。因此，本發(fā)明專利的保護范圍應(yīng)以所附權(quán)利要求為準。