本發(fā)明涉及數(shù)據(jù)處理
技術(shù)領(lǐng)域：
，尤其涉及一種讀寫數(shù)據(jù)的方法和裝置。
背景技術(shù)：
：在視頻圖像處理的過程中，處理器需要對存儲模塊進行讀寫操作。在很多情況下，處理器的位寬和存儲模塊的位寬不同。其中，處理器的位寬是指處理器在一個時鐘周期內(nèi)能夠處理(例如讀/寫)的數(shù)據(jù)的最大位數(shù)，存儲模塊的位寬是指存儲模塊中的一個地址所指示的存儲空間能夠存儲的數(shù)據(jù)的最大位數(shù)。目前，處理器對存儲模塊的讀寫過程大致如下：若處理器的位寬大于存儲模塊的位寬，則處理器利用一個時鐘周期對一個地址所指示的存儲空間進行讀/寫操作；若處理器的位寬小于存儲模塊的位寬，則處理器利用多個時鐘周期對一個地址所指示的存儲空間進行讀/寫操作。在上述過程中，若處理器的位寬大于存儲模塊的位寬，則處理器在一個時鐘周期內(nèi)實際讀/寫的數(shù)據(jù)的位數(shù)小于處理器的位寬。若處理器的位寬小于存儲模塊的位寬，則當存儲模塊的位寬與處理器的位寬不是整數(shù)倍的關(guān)系時，在利用多個時鐘周期對一個地址所指示的存儲空間進行讀/寫時，在該多個時鐘周期的中的至少一個時鐘周期內(nèi)，實際讀/寫的數(shù)據(jù)的位數(shù)小于處理器的位寬。然而，在一個時鐘周期內(nèi)實際讀/寫的數(shù)據(jù)的位數(shù)小于處理器的位寬，會浪費一部分帶寬資源。技術(shù)實現(xiàn)要素：本發(fā)明的實施例提供一種讀寫數(shù)據(jù)的方法和裝置，用以在處理器的位寬與存儲器的位寬不相等的場景中，提高處理器的帶寬資源的利用率。為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案：第一方面，提供一種寫數(shù)據(jù)的方法，包括：接收處理器發(fā)送的X個寫指令，其中，每個所述寫指令攜帶1個待訪問地址和該待訪問地址對應(yīng)的M個待寫數(shù)據(jù)，X和M均為正整數(shù)，M表示所述處理器的位寬；根據(jù)所述M和存儲器的位寬N，將所述X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為所述存儲器的Y個實際訪問地址，其中，N和Y均為正整數(shù)；M≠N，當M>N時，X<Y；當M<N時，X>Y；在所述Y個實際訪問地址所指示的存儲空間中寫入所述X個寫指令攜帶的X×M個待寫數(shù)據(jù)。第二方面，提供一種寫數(shù)據(jù)的裝置，所述裝置包括：接收單元，用于接收處理器發(fā)送的X個寫指令，其中，每個所述寫指令攜帶1個待訪問地址和該待訪問地址對應(yīng)的M個待寫數(shù)據(jù)，X和M均為正整數(shù)，M表示所述處理器的位寬；轉(zhuǎn)換單元，用于根據(jù)所述M和存儲器的位寬N，將所述X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為所述存儲器的Y個實際訪問地址，其中，N和Y均為正整數(shù)；M≠N，當M>N時，X<Y；當M<N時，X>Y；寫入單元，用于在所述Y個實際訪問地址所指示的存儲空間中寫入所述X個寫指令攜帶的X×M個待寫數(shù)據(jù)。上述第一方面和第二方面提供的技術(shù)方案中，通過接收處理器發(fā)送的X個寫指令，然后，根據(jù)處理器的位寬M和存儲器的位寬N，將該X個寫指令中攜帶的X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址，接著，在該Y個實際訪問地址所指示的存儲空間中寫入該X個寫指令攜帶的X×M個待寫數(shù)據(jù)。與現(xiàn)有技術(shù)相比，本發(fā)明實施提供的技術(shù)方案中將待訪問地址轉(zhuǎn)換為實際訪問地址的步驟，并且利用實際訪問地址進行寫操作；也就是說，在本發(fā)明實施提供的技術(shù)方案中，執(zhí)行一次寫操作能夠?qū)懭氲拇龑憯?shù)據(jù)的位數(shù)(即向一個實際訪問地址中寫入的待寫數(shù)據(jù)的位數(shù))與處理器發(fā)送的一個寫指令中攜帶的待寫數(shù)據(jù)的位數(shù)無關(guān)。因此，在處理器的位寬和存儲器的位寬不相等的場景中，可以在每個寫指令中均攜帶M位待寫數(shù)據(jù)，從而提高處理器的帶寬資源的利用率。第三方面，提供一種讀數(shù)據(jù)的方法，所述方法包括：接收處理器發(fā)送的X個讀指令，其中，每個所述讀指令攜帶1個待訪問地址，X為正整數(shù)；根據(jù)待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系，將所述X個讀指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址；其中，當M>N時，X<Y；當M<N時，X>Y；所述M表示所述處理器的位寬，所述N表示所述存儲器的位寬；Y、M和N均為正整數(shù)；讀取所述Y個實際訪問地址所指示的存儲空間中存儲的數(shù)據(jù)，并發(fā)送給所述處理器。第四方面，提供一種讀數(shù)據(jù)的裝置，所述裝置包括：接收單元，用于接收處理器發(fā)送的X個讀指令，其中，每個所述讀指令攜帶1個待訪問地址，X為正整數(shù)；轉(zhuǎn)換單元，用于根據(jù)待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系，將所述X個讀指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址；其中，當M>N時，X<Y；當M<N時，X>Y；所述M表示所述處理器的位寬，所述N表示所述存儲器的位寬；Y、M和N均為正整數(shù)；讀取單元，用于讀取所述Y個實際訪問地址所指示的存儲空間中存儲的數(shù)據(jù)；發(fā)送單元，用于將所述讀取單元讀取的數(shù)據(jù)發(fā)送給所述處理器。上述第三方面和第四方面提供的技術(shù)方案中，通過接收處理器發(fā)送的X個讀指令，然后，根據(jù)待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系，將X個讀指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址，接著，讀取該Y個實際訪問地址所指示的存儲空間中存儲的數(shù)據(jù)，并發(fā)送給該處理器。相比現(xiàn)有技術(shù)，本發(fā)明實施提供的技術(shù)方案中將待訪問地址轉(zhuǎn)換為了實際訪問地址，并且利用實際訪問地址進行讀操作；也就是說，執(zhí)行一次讀操作能夠讀取的數(shù)據(jù)的位數(shù)(即在一個實際訪問地址中讀取的數(shù)據(jù)的位數(shù))與處理器的位寬無關(guān)。因此，在處理器的位寬和存儲器的位寬不相等的場景中，可以每次均向處理器發(fā)送M(即處理器的位寬)位數(shù)據(jù)，從而提高處理器的帶寬資源的利用率。附圖說明為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實施例提供的一種適用于本發(fā)明實施例的系統(tǒng)架構(gòu)圖；圖2為本發(fā)明實施例提供的一種寫數(shù)據(jù)的方法的流程示意圖；圖2a為本發(fā)明實施例提供的基于圖2的方法的過程示意圖；圖3為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的流程示意圖；圖4為本發(fā)明實施例提供的一種寫數(shù)據(jù)的方法的過程示意圖；圖5為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的過程示意圖；圖6為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的過程示意圖；圖7為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的過程示意圖；圖8為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的過程示意圖；圖9為本發(fā)明實施例提供的一種讀數(shù)據(jù)的方法的流程示意圖；圖10為本發(fā)明實施例提供的一種寫數(shù)據(jù)的結(jié)構(gòu)示意圖；圖11為本發(fā)明實施例提供的一種讀數(shù)據(jù)的結(jié)構(gòu)示意圖。具體實施方式本發(fā)明實施例提供的技術(shù)方案的基本原理是：通過將處理器發(fā)送的讀/寫指令中的待訪問地址轉(zhuǎn)換為實際訪問地址，并利用實際訪問地址對存儲模塊進行讀/寫操作，從而實現(xiàn)在處理器的位寬和存儲器的位寬不相等的場景中，提高處理器的帶寬資源的利用率。首先，對本文中的部分術(shù)語進行解釋說明，以方便本領(lǐng)域技術(shù)人員的理解：1)處理器、存儲模塊本發(fā)明實施例中的“處理器”可以是中央處理器(CentralProcessingUnit，CPU)、微程序控制器(MicroprogrammedControlUnit，MCU)、圖像處理器等。本發(fā)明實施例中的“存儲模塊”可以是存儲芯片等。在硬件實現(xiàn)上，存儲模塊可以包含控制器和存儲器。具體實現(xiàn)時，存儲模塊中的控制器在 處理器的控制下，調(diào)用并執(zhí)行該存儲模塊中的存儲器中的可讀程序，從而實現(xiàn)對數(shù)據(jù)的讀/寫操作。“處理器”和“存儲模塊”可以獨立設(shè)置在兩個設(shè)備中，也可以集成在一個設(shè)備中；當二者集成在一個設(shè)備中時，存儲模塊和處理器可以是集成后的設(shè)備中的功能模塊。如圖1所示，為處理器與存儲模塊的結(jié)構(gòu)及其之間的連接關(guān)系的一種結(jié)構(gòu)示意圖。處理器和存儲模塊上均設(shè)置有通信接口。二者的通信接口之間設(shè)置有連線，該連線可以包括：數(shù)據(jù)總線、地址總線和控制總線等。其中，數(shù)據(jù)總線用于傳輸數(shù)據(jù)，例如處理器向存儲模塊發(fā)送的待寫數(shù)據(jù)，或存儲模塊向處理器發(fā)送的讀取到的數(shù)據(jù)；地址總線用于傳輸?shù)刂沸畔ⅲ绱L問地址；控制總線用于傳輸控制信號，例如讀控制信號或?qū)懣刂菩盘?。為了描述方便，本文中將各總線統(tǒng)稱為系統(tǒng)總線；將在處理器的一個時鐘周期內(nèi)，系統(tǒng)總線上傳輸?shù)男畔⒔y(tǒng)稱為指令，例如讀指令或?qū)懼噶睢?)待訪問地址、實際訪問地址本發(fā)明實施例中的“待訪問地址”是指處理器處理數(shù)據(jù)時所使用的地址，例如處理器向存儲模塊發(fā)送的讀/寫指令中包含的地址。本發(fā)明實施例中的“實際訪問地址”是指存儲模塊處理數(shù)據(jù)時使用的地址，例如存儲模塊中的控制器對存儲器進行讀/寫操作時使用的地址。需要說明的是，現(xiàn)有技術(shù)中，不區(qū)分“待訪問地址”和“實際訪問地址”，例如，現(xiàn)有技術(shù)中，存儲模塊中的控制器直接利用讀/寫指令中包含的地址對存儲器進行讀/寫操作。3)術(shù)語“和/或”、“/”以及“多個”本發(fā)明實施例中的“和/或”僅僅是一種描述關(guān)聯(lián)對象的關(guān)聯(lián)關(guān)系，表示可以存在三種關(guān)系，例如，A和/或B，可以表示：單獨存在A，同時存在A和B，單獨存在B這三種情況?！?”表示“或”的關(guān)系?！岸鄠€”是指兩個或兩個以上。本文中所提供的各方法的執(zhí)行主體可以是存儲模塊，具體的，可以是存儲模塊中的控制器。下文中均以執(zhí)行主體為存儲模塊為例進行說明。本發(fā)明實施例提供的技術(shù)方案的主要改進點在于：對存儲模塊中的控制器的控制功能進行了改進。另外，在某些可選的實現(xiàn)方式中，也對處理 器的處理功能進行了相應(yīng)的改進，具體可參見下文中的描述。下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行示例性描述，顯然，所描述的實施例僅僅是本發(fā)明的一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。需要說明的是，本發(fā)明實施例中，認為：處理器需要向存儲模塊發(fā)送的待寫數(shù)據(jù)的數(shù)量足夠多，即：處理器需要發(fā)送足夠多的寫指令，才能攜帶完該足夠多的待寫數(shù)據(jù)，而本發(fā)明實施例中的寫數(shù)據(jù)的方法是以“存儲模塊從開始接收寫指令到接收到第X個寫指令的過程中或之后，如何執(zhí)行寫操作”為例進行說明的。參見圖2，為本發(fā)明實施例提供的一種寫數(shù)據(jù)的方法的流程示意圖。圖2所示的方法包括以下S101-S103：S101：存儲模塊接收處理器發(fā)送的X個寫指令，其中，每個寫指令攜帶1個待訪問地址和該待訪問地址對應(yīng)的M個待寫數(shù)據(jù)，X和M均為正整數(shù)，M表示處理器的位寬。具體的，存儲模塊接收處理器在X個時鐘周期內(nèi)發(fā)送的X個寫指令，其中，處理器在一個時鐘周期內(nèi)向存儲模塊發(fā)送一個寫指令。S102：存儲模塊根據(jù)M和存儲器的位寬N，將X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址，其中，N和Y均為正整數(shù)；M≠N，當M>N時，X<Y；當M<N時，X>Y。可選的，根據(jù)公式X×M＝Y(jié)×N，將所述X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址。下文中的具體示例均基于該可選的實現(xiàn)方式進行說明。需要說明的是，本文中的“存儲器的位寬”與“存儲模塊的位寬”表示相同的含義，二者可以互換使用。在S101之前，該方法還可以包括：存儲模塊根據(jù)處理器的位寬M和存儲器的位寬N，確定X的取值；示例的，X的取值可以是M與N的公倍數(shù)除以N之后得到的值。在S102之前，該方法還可以包括：存儲模塊根據(jù)處理器的位寬M和存儲器的位寬N，確定X個待訪問地址轉(zhuǎn)換成的實際訪問地址的數(shù)目Y的取值，示例的，Y的取值可以是該公倍數(shù)除以M 之后得到的值?？蛇x的，該公倍數(shù)是最小公倍數(shù)。當M>N時，一個待訪問地址對應(yīng)的待寫數(shù)據(jù)的位數(shù)大于一個實際訪問地址所指示的存儲空間中能夠存儲的待寫數(shù)據(jù)的位數(shù)，該情況下，可以將一個待訪問地址轉(zhuǎn)換為多個實際訪問地址，如表1所示，這樣，后續(xù)可以將一個待訪問地址對應(yīng)的待寫數(shù)據(jù)寫滿一個或多個實際訪問地址所指示的存儲空間；若有剩余的待寫數(shù)據(jù)，則將該剩余的待寫數(shù)據(jù)寫入另一個實際訪問地址所指示的存儲空間中。另外，還可以將多份“剩余的待寫數(shù)據(jù)”對應(yīng)的多個待訪問地址轉(zhuǎn)換為同一個實際訪問地址，如表2或表2a所示，這樣，后續(xù)可以將該多份“剩余的待寫數(shù)據(jù)”寫入同一個實際訪問地址所指示的存儲空間中。例如，假設(shè)M＝20，N＝10，X＝1，Y＝2；那么，待訪問地址與實際訪問地址之間的轉(zhuǎn)換關(guān)系表可以如表1所示：表1寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1、2又如，假設(shè)M＝15，N＝10，X＝2，Y＝3；那么，待訪問地址與實際訪問地址之間的轉(zhuǎn)換關(guān)系表可以如表2或表2a所示：表2寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1、3寫指令2待訪問地址2實際訪問地址2、3表2a寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1、2寫指令2待訪問地址2實際訪問地址2、3當M<N時，一個待訪問地址對應(yīng)的待寫數(shù)據(jù)的位數(shù)小于一個實際訪問地址所指示的存儲空間中能夠存儲的待寫數(shù)據(jù)的位數(shù)，該情況下，可以將一組待訪問地址(即多個待訪問)轉(zhuǎn)換為一個實際訪問地址，如表3所示，這樣，后續(xù)可以將該組待訪問地址對應(yīng)的待寫數(shù)據(jù)寫滿該實際訪問地址所指示的存儲空間；若有剩余的待寫數(shù)據(jù)，則將該剩余的待寫數(shù)據(jù)寫入 另一個實際訪問地址所指示的存儲空間中。另外，還可以將多組待訪問地址中的“剩余的待寫數(shù)據(jù)”所對應(yīng)的多個待訪問地址轉(zhuǎn)換為同一個實際訪問地址，如表4、表4a或表4b所示，這樣，后續(xù)可以將該多份“剩余的待寫數(shù)據(jù)”寫入同一個實際訪問地址所指示的存儲空間中。例如，假設(shè)M＝10，N＝20，X＝2，Y＝1。那么，待訪問地址與實際訪問地址之間的轉(zhuǎn)換關(guān)系表可以如表3所示：表3寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1寫指令2待訪問地址2實際訪問地址1又如，假設(shè)M＝10，N＝15，X＝3，Y＝2。那么，待訪問地址與實際訪問地址之間的轉(zhuǎn)換關(guān)系表可以如表4、表4a或表4b所示：表4寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1寫指令2待訪問地址2實際訪問地址2寫指令3待訪問地址3實際訪問地址1、2表4a寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1、2寫指令2待訪問地址2實際訪問地址1寫指令3待訪問地址3實際訪問地址2表4b寫指令待訪問地址實際訪問地址寫指令1待訪問地址1實際訪問地址1寫指令2待訪問地址2實際訪問地址1、2寫指令3待訪問地址3實際訪問地址2需要說明的是，上述各表均是S102的具體示例，而非對S102的限定。具體實現(xiàn)時，還可以有其他的實現(xiàn)方式，在此不再一一列舉。具體實現(xiàn)時，存儲模塊與處理器之間可以預(yù)先約定好：處理器先發(fā)送 哪部分待寫數(shù)據(jù)，再發(fā)送哪部分待寫數(shù)據(jù)；即，預(yù)先約定好待訪問地址與待寫數(shù)據(jù)之間的對應(yīng)關(guān)系。其具體示例可以參考下文中的各表。這樣，S102可以包括：存儲模塊根據(jù)該存儲模塊的位寬N和預(yù)先約定好的規(guī)則，將X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址。示例的，存儲模塊可以根據(jù)預(yù)先約定好的規(guī)則決定在將X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址時，使用表2還是表2a；或者，存儲模塊可以根據(jù)預(yù)先約定好的規(guī)則決定在將X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址時，使用表4、表4a還是表4b。需要說明的是，具體實現(xiàn)時，在執(zhí)行步驟S101-S102時，存儲模塊可以先后在接收到了X個寫指令之后，再統(tǒng)一將該X個寫指令中攜帶的X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址；也可以在接收到該X個寫指令中的一個或多個寫指令之后，即將該一個或多個寫指令攜帶的待訪問地址轉(zhuǎn)換為實際訪問地址。S103：存儲模塊在該Y個實際訪問地址所指示的存儲空間中寫入該X個寫指令攜帶的X×M個待寫數(shù)據(jù)。參見圖2a，為圖2所示的方法的過程示意圖。該技術(shù)方案中，存儲模塊將待訪問地址轉(zhuǎn)換為實際訪問地址，并且利用實際訪問地址進行寫操作；也就是說，在該技術(shù)方案中，執(zhí)行一次寫操作能夠?qū)懭氲拇龑憯?shù)據(jù)的位數(shù)(即向一個實際訪問地址中寫入的待寫數(shù)據(jù)的位數(shù))與處理器發(fā)送的一個寫指令中攜帶的待寫數(shù)據(jù)的位數(shù)無關(guān)。因此，與現(xiàn)有技術(shù)相比，在處理器的位寬和存儲器的位寬不相等的場景中，可以在每個寫指令中均攜帶M位待寫數(shù)據(jù)，從而提高處理器的帶寬資源的利用率。另外，現(xiàn)有技術(shù)中，存儲模塊接收到處理器發(fā)送的一個寫指令之后，會執(zhí)行一次寫操作，即是針對單個寫指令進行響應(yīng)的；在本發(fā)明實施例中，是在接收到處理器發(fā)送的X個寫指令之后進行寫操作的，一般地，X是大于或等于2的正整數(shù)，即是針對多個的寫指令進行響應(yīng)的。其中，在對多個寫指令進行響應(yīng)的過程中的具體實現(xiàn)過程可以參考下文。結(jié)合圖2所示的方法，如圖3所示，為本發(fā)明實施例提供的另一種寫數(shù)據(jù)的方法的流程示意圖。具體的：在S102之后，該方法還可以包括： 以下步驟S102a：S102a：存儲模塊記錄每個待訪問地址與每個實際訪問地址之間的對應(yīng)關(guān)系。示例的，如上述表1-表4b。該情況下，步驟S103可以包括以下步驟S103.1-S103.2：S103.1：存儲模塊根據(jù)每個待訪問地址與每個實際訪問地址之間的對應(yīng)關(guān)系，以及每個待訪問地址與每個待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，得出每個實際訪問地址與每個待寫數(shù)據(jù)之間的對應(yīng)關(guān)系。基于上述表1-6所示的示例，得到的每個實際訪問地址與每個待寫數(shù)據(jù)之間的對應(yīng)關(guān)系分別對應(yīng)如下表1'-表4b'：表1'表2'表2a'表3'寫指令待寫數(shù)據(jù)待訪問地址實際訪問地址寫指令11-10bit待訪問地址1實際訪問地址1(對應(yīng)1-10bit)寫指令211-20bit待訪問地址2實際訪問地址1(對應(yīng)11-20bit)表4'表4a'表4b'具體實現(xiàn)時，該方法還可以記錄與同一實際訪問地址對應(yīng)的各待寫數(shù)據(jù)之間的接收先后順序，以使得后續(xù)可以按照該順序?qū)⒃摳鞔龑憯?shù)據(jù)寫入該實際訪問地址對應(yīng)的存儲空間中。當然，也可以不記錄同一實際訪問地址對應(yīng)的各待寫數(shù)據(jù)之間的接收先后順序，后續(xù)可以直接按照待寫數(shù)據(jù)流中的待寫數(shù)據(jù)的順序，將該各待寫數(shù)據(jù)寫入該實際訪問地址對應(yīng)的存儲空間中。其中，待寫數(shù)據(jù)流是指處理器需要向存儲模塊中寫入的待寫數(shù)據(jù)構(gòu)成的集合，該集合中的各待寫數(shù)據(jù)之間有固定的順序關(guān)系。在本發(fā)明實施例的一些實現(xiàn)方式中，處理器可以按照待寫數(shù)據(jù)流中的待寫數(shù)據(jù)的順序向存儲模塊發(fā)送待寫數(shù)據(jù)，如下述表2'、表2a'、表3'、表4b'中的任一表所示的示例，即：順序發(fā)送1-30bit(或20bit)待寫數(shù)據(jù)。在另一些實現(xiàn)方式中，處理器可以先對待寫數(shù)據(jù)流中的待寫數(shù)據(jù)的順序進行調(diào)整，在再向存儲模塊發(fā)送調(diào)整順序之后的待寫數(shù)據(jù)，如下述表4'或表4b'所示的示例，即非順序發(fā)送1-30bit待寫數(shù)據(jù)。S103.2：存儲模塊在每個實際訪問地址所指示的存儲空間中寫入該實際訪問地址對應(yīng)的待寫數(shù)據(jù)。具體的：S103.2可以包括：在接收到攜帶與同一實際訪問地址對應(yīng)的所有待訪問地址的寫指令時，在該實際訪問地址所指示的存儲空間中寫入與該實際訪問地址對應(yīng)的待寫數(shù)據(jù)。下面提供S103.2的幾種可選的實現(xiàn)方式：當M>N時，S103.2可以通過以下方式1或方式2實現(xiàn)：方式1：存儲模塊在接收到X個寫指令中的每個寫指令時，執(zhí)行以下步驟：a)將所接收到的寫指令攜帶的N*Int(M/N)個待寫數(shù)據(jù)寫入Int(M/N)個實際訪問地址(即：該N*Int(M/N)個待寫數(shù)據(jù)對應(yīng)的實際訪問地址)所指示的存儲空間中；b)緩存該寫指令攜帶的其他待寫數(shù)據(jù)。本發(fā)明實施例對步驟a)與步驟b)的先后順序不進行限定。另外，在針對該X個寫指令中的部分或全部指令執(zhí)行完上述步驟a)-b)之后，存儲模塊可以根據(jù)每個實際訪問地址與每個待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，對所緩存的待寫數(shù)據(jù)執(zhí)行以下步驟：將對應(yīng)同一實際訪問地址的所有待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中。基于表2'所示的示例，執(zhí)行以下步驟：1)接收到寫指令1時，將寫指令1中攜帶的1-10bit待寫入數(shù)據(jù)寫入實際訪問地址1所指示的存儲空間中，然后緩存11-15bit待寫入數(shù)據(jù)。2)接收到寫指令2時，將寫指令2中攜帶的16-25bit待寫入數(shù)據(jù)寫入實際訪問地址2所指示的存儲空間中，然后緩存26-30bit待寫入數(shù)據(jù)。3)將所緩存的11-15bit和26-30bit待寫入數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址3所指示的存儲空間中。該過程的示意圖如圖4所示。方式2：存儲模塊在接收到X個寫指令中的每個寫指令時，可以執(zhí)行以下步驟：i)若存儲器中緩存有待寫數(shù)據(jù)，則將所緩存的待寫數(shù)據(jù)和所接收到的寫指令攜帶的與所緩存的待寫數(shù)據(jù)對應(yīng)同一實際訪問地址的待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中；ii)將所接收到的寫指令攜帶的N*Int(M/N)個待寫數(shù)據(jù)寫入Int(M/N)個實際訪問地址(即該N*Int(M/N)個待寫數(shù)據(jù)對應(yīng)的實際訪問地 址)所指示的存儲空間中。若存儲模塊中沒有緩存待寫數(shù)據(jù)，則可直接執(zhí)行步驟ii)?？蛇x的，在步驟ii)之后，該方法還可以包括：iii)、若該寫指令還攜帶其他待寫數(shù)據(jù)，則緩存該其他待寫數(shù)據(jù)。本發(fā)明實施例對上述i)-iii)的執(zhí)行順序不進行限定。在一種可選的實現(xiàn)方式中，存儲模塊在接收到X個寫指令中的第1個寫指令時，將該寫指令攜帶的N*Int(M/N)個待寫數(shù)據(jù)寫入該N*Int(M/N)個待寫數(shù)據(jù)對應(yīng)的Int(M/N)個實際訪問地址所指示的存儲空間中，然后緩存其余的待寫入數(shù)據(jù)。基于表2a'所示的示例，執(zhí)行以下步驟：1)接收到寫指令1時，將寫指令1中攜帶的1-10bit待寫入數(shù)據(jù)寫入實際訪問地址1所指示的存儲空間中，然后緩存11-15bit待寫入數(shù)據(jù)。2)接收到寫指令2時，將所緩存的11-15bit與寫指令2中攜帶的16-20bit待訪問數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址2所指示的存儲空間中，然后緩存寫指令2中攜帶的21-30bit待訪問數(shù)據(jù)。3)將所緩存的21-30bit待訪問數(shù)據(jù)寫入實際訪問地址3所指示的存儲空間中。該過程的示意圖如圖5所示。當M<N時，步驟S103.2可以通過以下方式一或方式二實現(xiàn)：方式一、存儲模塊在接收到X個寫指令中的預(yù)設(shè)的X1個寫指令中的每個寫指令時，緩存該寫指令攜帶的M個待寫數(shù)據(jù)；接收到其余的X-X1個寫指令時，根據(jù)每個實際訪問地址與每個待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，對所緩存的待寫數(shù)據(jù)及該X-X1個寫指令攜帶的待寫數(shù)據(jù)執(zhí)行以下步驟：將對應(yīng)同一實際訪問地址的所有待訪問地址所對應(yīng)的待寫數(shù)據(jù)進行拼接，將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中?！邦A(yù)設(shè)的X1個寫指令”是按照預(yù)先約定好的規(guī)則所確定的寫指令。例如，基于表4'所示的示例，預(yù)設(shè)的X1個寫指令是指X(X＝3)個寫指令中的前兩個寫指令；基于表4a'所示的示例，預(yù)設(shè)的X1個寫指令是指X(X＝3)個寫指令中的后兩個寫指令?；诒?'所示的示例，執(zhí)行以下步驟：1)接收到寫指令1時，緩存寫指令1中攜帶的1-10bit待寫入數(shù)據(jù)。2)接收到寫指令2時，緩存寫指令2中攜帶的16-25bit待寫入數(shù)據(jù)。3)接收到寫指令3時，將緩存的1-10bit 待寫入數(shù)據(jù)與寫指令3中攜帶的11-15bit待寫入數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址1所指示的存儲空間中；將緩存的16-25bit待寫入數(shù)據(jù)與寫指令3中攜帶的26-30bit待寫入數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址2所指示的存儲空間中。該過程的示意圖如圖6所示?；诒?a'所示的示例，執(zhí)行以下步驟：1)接收到寫指令1時，緩存寫指令1中攜帶的11-15bit和26-30bit待寫入數(shù)據(jù)。2)接收到寫指令2時，將寫指令2中攜帶的1-10bit待寫入數(shù)據(jù)與所緩存的11-15bit待寫入數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址1所指示的存儲空間中。3)接收到寫指令3時，將寫指令3中攜帶的16-25bit待寫入數(shù)據(jù)與所緩存的26-30bit待寫入數(shù)據(jù)進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址2所指示的存儲空間中。該過程的示意圖如圖7所示。方式二、存儲模塊接收到X個寫指令中的每個寫指令時，執(zhí)行以下步驟：若存儲器中緩存有待寫數(shù)據(jù)，則將所緩存的待寫數(shù)據(jù)和該寫指令攜帶的與所緩存的待寫數(shù)據(jù)對應(yīng)同一實際訪問地址的待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中?？蛇x的，該方法還可以包括：若該寫指令還攜帶其他待寫數(shù)據(jù)，則緩存該其他待寫數(shù)據(jù)。在一種可選的實現(xiàn)方式中，在接收到X個寫指令中的第1個寫指令時，緩存該寫指令攜帶的M個待寫入數(shù)據(jù)。基于表4b'所示的示例，執(zhí)行以下步驟：1)接收到寫指令1時，緩存寫指令1中攜帶的1-10bit待寫入數(shù)據(jù)。2)接收到寫指令2時，將所緩存的1-10bit待寫入數(shù)據(jù)與寫指令2中攜帶的11-15bit進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址1所指示的存儲空間中；然后緩存寫指令2中攜帶的16-20bit待寫入數(shù)據(jù)。3)接收到寫指令3時，將所緩存的16-20bit待寫入數(shù)據(jù)與寫指令2中攜帶的21-30bit進行拼接，并將拼接后得到的待寫入數(shù)據(jù)寫入實際訪問地址2所指示的存儲空間中。該過程的示意圖如圖8所示。需要說明的是，在上述任一種實現(xiàn)實現(xiàn)方式中，當所緩存的待寫數(shù)據(jù) 被寫入存儲模塊的存儲空間之后，就可以被刪除，以節(jié)省緩存空間?；谏衔奶峁┑膶憯?shù)據(jù)的方法，本發(fā)明實施例還提供了讀數(shù)據(jù)的方法。本實施例中相關(guān)內(nèi)容的解釋可以參考上文。需要說明的是，本文中，認為：存儲模塊已經(jīng)按照上文提供的寫數(shù)據(jù)的方法存儲了足夠多的數(shù)據(jù)，以待處理器進行讀取，即處理器需要發(fā)送足夠多的讀指令，才能將該足夠多的數(shù)據(jù)讀取完，而本發(fā)明實施例中的讀數(shù)據(jù)的方法是以“存儲模塊接收到處理器發(fā)送的其中的X個讀指令之后，如何進行讀操作的過程”為例進行說明的。參見圖9，為本發(fā)明實施例提供的一種讀數(shù)據(jù)的方法的流程示意圖。該方法可以包括以下步驟S201-S203：S201：存儲模塊接收處理器發(fā)送的X個讀指令，其中，每個讀指令攜帶1個待訪問地址，X為正整數(shù)。具體的，存儲模塊接收處理器在X個時鐘周期內(nèi)發(fā)送的X個讀指令，其中，處理器在一個時鐘周期內(nèi)發(fā)送一個讀指令。S202：存儲模塊根據(jù)待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系，將該X個讀指令攜帶的X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址；其中，M≠N，當M>N時，X<Y；當M<N時，X>Y；M表示處理器的位寬，N表示存儲器的位寬；Y、M和N均為正整數(shù)。其中，“待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系”是在處理器向存儲模塊中寫數(shù)據(jù)時記錄的。S203：存儲模塊讀取該Y個實際訪問地址所指示的存儲空間中存儲的數(shù)據(jù)，并發(fā)送給處理器。具體的：存儲模塊根據(jù)每個待訪問地址與每個數(shù)據(jù)之間的對應(yīng)關(guān)系，向處理器返回每個讀指令對應(yīng)的數(shù)據(jù)?？蛇x的，對所讀取到的數(shù)據(jù)進行拼接，然后利用一個時鐘周期向處理器返回一個讀指令對應(yīng)的數(shù)據(jù)。其中，“數(shù)據(jù)”即是上文中的“待寫數(shù)據(jù)”。為了最大程度地提高處理器的帶寬資源的利用率，可選的，X×M＝Y(jié)×N。下文中的具體示例均基于該可選的實現(xiàn)方式進行說明。該技術(shù)方案中，存儲模塊將待訪問地址轉(zhuǎn)換為了實際訪問地址，并且 利用實際訪問地址進行讀操作；也就是說，執(zhí)行一次讀操作能夠讀取的數(shù)據(jù)的位數(shù)(即在一個實際訪問地址中讀取的數(shù)據(jù)的位數(shù))與處理器的位寬無關(guān)。因此，與現(xiàn)有技術(shù)相比，在處理器的位寬和存儲器的位寬不相等的場景中，存儲模塊可以每次均向處理器發(fā)送M(即處理器的位寬)位數(shù)據(jù)，這樣，處理器使用較少的讀指令即可讀取到較多的數(shù)據(jù)，提高了處理器的帶寬資源的利用率。另外，現(xiàn)有技術(shù)中，存儲模塊接收到處理器發(fā)送的一個讀指令之后，會執(zhí)行一次讀操作，并向處理器返回本次讀操作所讀取到的數(shù)據(jù)，即是針對單個讀指令進行響應(yīng)的；在本發(fā)明實施例中，是在接收到處理器發(fā)送的X個讀指令之后進行讀操作的，一般地，X是大于或等于2的正整數(shù)，即是針對多個的讀指令進行響應(yīng)的。其中，在對多個讀指令進行響應(yīng)的過程中的具體實現(xiàn)過程可以參考下文。具體實現(xiàn)時，存儲模塊可以先將X個待訪問地址轉(zhuǎn)換為Y個實際訪問地址；再依次讀取該Y個實際訪問地址所指示的存儲空間中的數(shù)據(jù)。也可以先將X個待訪問地址中的一個或多個待訪問地址轉(zhuǎn)換為實際訪問地址之后，即讀取所轉(zhuǎn)換后的實際訪問地址所指示的存儲空間中的數(shù)據(jù)。當然，不限于此。另外，存儲模塊只要讀取出了一個讀指令所對應(yīng)的所有的數(shù)據(jù)，即可向處理器回復該讀指令對應(yīng)的數(shù)據(jù)；若該情況下還讀取到了其他讀指令對應(yīng)的數(shù)據(jù)，則先進行緩存這些數(shù)據(jù)，待讀取到該其他讀指令對應(yīng)的其他數(shù)據(jù)之后，將所緩存的這些數(shù)據(jù)與該其他數(shù)據(jù)之間進行拼接，然后向處理器回復該其他讀指令對應(yīng)的數(shù)據(jù)。下面通過具體的示例進行說明：基于表2'所示的示例，在接收到攜帶待訪問地址1的讀指令1時，確定待訪問地址1對應(yīng)的實際訪問地址，即實際訪問地址1、3；然后，讀取實際訪問地址1對應(yīng)的1-10bit數(shù)據(jù)，以及實際訪問地址3對應(yīng)的11-15bit、26-30bit數(shù)據(jù)；根據(jù)待訪問地址與數(shù)據(jù)之間的對應(yīng)關(guān)系，將1-10bit數(shù)據(jù)和11-15bit數(shù)據(jù)拼接成1-15bit數(shù)據(jù)，并向處理器回復1-15bit數(shù)據(jù)；最后，緩存26-30bit數(shù)據(jù)。在接收到接待有待訪問地址2的讀指令2時，確定待訪問地址2對應(yīng)的實際訪問地址，即實際訪問地址2、3；由于實際訪問地址3對應(yīng)的數(shù)據(jù)(即11-15bit、26-30bit數(shù)據(jù))已經(jīng)被讀取，所以只讀取實 際訪問地址2對應(yīng)的16-25bit數(shù)據(jù)；然后，根據(jù)待訪問地址與數(shù)據(jù)之間的對應(yīng)關(guān)系，將所緩存的26-30bit數(shù)據(jù)與所讀取出的16-25bit數(shù)據(jù)拼接成16-30bit數(shù)據(jù)，并向處理器回復16-30bit數(shù)據(jù)?；诒?b'所示的示例，在接收到攜帶待訪問地址1的讀指令1時，確定待訪問地址1對應(yīng)的實際訪問地址，即實際訪問地址1；然后，讀取實際訪問地址1對應(yīng)的1-15bit數(shù)據(jù)；根據(jù)待訪問地址與數(shù)據(jù)之間的對應(yīng)關(guān)系，向處理器回復1-10bit數(shù)據(jù)；最后，緩存11-15bit數(shù)據(jù)。在接收到攜帶待訪問地址2的讀指令2時，確定待訪問地址2對應(yīng)的實際訪問地址，即實際訪問地址1、2；該情況下，由于實際訪問地址1對應(yīng)的數(shù)據(jù)已經(jīng)被讀取，因此，只讀取實際訪問地址2對應(yīng)的數(shù)據(jù)，即16-20bit和21-30bit數(shù)據(jù)；接著，根據(jù)待訪問地址與數(shù)據(jù)之間的對應(yīng)關(guān)系，將所緩存的11-15bit數(shù)據(jù)與所讀取出的16-20bit數(shù)據(jù)拼接成11-20bit數(shù)據(jù)，并向處理器回復11-20bit數(shù)據(jù)；最后，緩存所讀取到的21-30bit數(shù)據(jù)。在接收到攜帶待訪問地址3的讀指令3時，確定待訪問地址3對應(yīng)的實際訪問地址，即實際訪問地址3；該情況下，由于實際訪問地址3對應(yīng)的數(shù)據(jù)已經(jīng)被讀取，因此，只需要將所緩存的21-30bit數(shù)據(jù)回復給處理器即可。其他示例與此類似，此處不再一一列舉。參見圖10，為本發(fā)明實施例提供的一種寫數(shù)據(jù)的裝置的結(jié)構(gòu)示意圖。該裝置包括：圖10所示的裝置1用于執(zhí)行上文提供的寫數(shù)據(jù)的方法，本實施例中相關(guān)內(nèi)容的解釋可以參考上文。圖10所示的裝置1包括：接收單元11，轉(zhuǎn)換單元12和寫入單元13。其中，接收單元11具體可以是通信接口。接收單元11，用于接收處理器發(fā)送的X個寫指令，其中，每個所述寫指令攜帶1個待訪問地址和該待訪問地址對應(yīng)的M個待寫數(shù)據(jù)，X和M均為正整數(shù)，M表示所述處理器的位寬。轉(zhuǎn)換單元12，用于根據(jù)所述M和存儲器的位寬N，將所述X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為所述存儲器的Y個實際訪問地址，其中，N和Y均為正整數(shù)；M≠N，當M>N時，X<Y；當M<N時，X>Y。寫入單元13，用于在所述Y個實際訪問地址所指示的存儲空間中寫 入所述X個寫指令攜帶的X×M個待寫數(shù)據(jù)?？蛇x的，轉(zhuǎn)換單元12具體用于：根據(jù)公式X×M＝Y(jié)×N，將所述X個寫指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址，其中，所述N表示所述存儲器的位寬?？蛇x的，如圖10所示，裝置1還可以包括記錄單元14，用于錄每個所述待訪問地址與每個所述實際訪問地址之間的對應(yīng)關(guān)系。該情況下，寫入單元13具體用于：根據(jù)每個所述待訪問地址與每個所述實際訪問地址之間的對應(yīng)關(guān)系，以及每個所述待訪問地址與每個所述待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，得出每個所述實際訪問地址與每個所述待寫數(shù)據(jù)之間的對應(yīng)關(guān)系；在每個所述實際訪問地址所指示的存儲空間中寫入該實際訪問地址對應(yīng)的待寫數(shù)據(jù)。在一種可選的實現(xiàn)方式中，寫入單元13具體用于：當M>N時，在接收到所述X個寫指令中的每個寫指令時，執(zhí)行以下步驟：將所接收到的寫指令攜帶的N*Int(M/N)個待寫數(shù)據(jù)寫入Int(M/N)個實際訪問地址所指示的存儲空間中，并緩存該寫指令攜帶的其他待寫數(shù)據(jù)；根據(jù)每個所述實際訪問地址與每個所述待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，對所緩存的待寫數(shù)據(jù)執(zhí)行以下步驟：將對應(yīng)同一實際訪問地址的所有待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中。在一種可選的實現(xiàn)方式中，寫入單元13具體用于：當M<N時，在接收到所述X個寫指令中的預(yù)設(shè)的X1個寫指令中的每個寫指令時，緩存該寫指令攜帶的M個待寫數(shù)據(jù)；接收到其余的X-X1個寫指令時，根據(jù)每個所述實際訪問地址與每個所述待寫數(shù)據(jù)之間的對應(yīng)關(guān)系，對所緩存的待寫數(shù)據(jù)以及所述X-X1個寫指令攜帶的待寫數(shù)據(jù)執(zhí)行以下步驟：將對應(yīng)同一實際訪問地址的所有待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中。在一種可選的實現(xiàn)方式中，寫入單元13具體用于：當M>N時，在接收到所述X個寫指令中的每個寫指令時執(zhí)行以下步驟：若所述存儲器中緩存有待寫數(shù)據(jù)，則將所緩存的待寫數(shù)據(jù)和所接收到的寫指令攜帶的與所緩存的待寫數(shù)據(jù)對應(yīng)同一實際訪問地址的待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中；將所接收到的寫指令 攜帶的N*Int(M/N)個待寫數(shù)據(jù)寫入Int(M/N)個實際訪問地址所指示的存儲空間中?；蛘?，當M<N時，在接收到所述X個寫指令中的每個寫指令時執(zhí)行以下步驟：若所述存儲器中緩存有待寫數(shù)據(jù)，則將所緩存的待寫數(shù)據(jù)和所接收到的寫指令攜帶的與所緩存的待寫數(shù)據(jù)對應(yīng)同一實際訪問地址的待寫數(shù)據(jù)進行拼接，并將拼接后的待寫數(shù)據(jù)寫入該實際訪問地址所指示的存儲空間中。該技術(shù)方案中，將待訪問地址轉(zhuǎn)換為實際訪問地址的，并且利用實際訪問地址進行寫操作；也就是說，在該技術(shù)方案中，執(zhí)行一次寫操作能夠?qū)懭氲拇龑憯?shù)據(jù)的位數(shù)(即向一個實際訪問地址中寫入的待寫數(shù)據(jù)的位數(shù))與處理器發(fā)送的一個寫指令中攜帶的待寫數(shù)據(jù)的位數(shù)無關(guān)。因此，與現(xiàn)有技術(shù)相比，在處理器的位寬和存儲器的位寬不相等的場景中，可以在每個寫指令中均攜帶M位待寫數(shù)據(jù)，從而提高處理器的帶寬資源的利用率。參見圖11，為本發(fā)明實施例提供的一種讀數(shù)據(jù)的裝置的結(jié)構(gòu)示意圖。圖11所示的裝置2用于執(zhí)行上文提供的讀數(shù)據(jù)的方法，本實施例中相關(guān)內(nèi)容的解釋可以參考上文。圖11所示的裝置2包括：接收單元21，轉(zhuǎn)換單元22、讀取單元23和發(fā)送單元24。其中，接收單元21和/或發(fā)送單元24具體可以是通信接口。接收單元21，用于接收處理器發(fā)送的X個讀指令，其中，每個所述讀指令攜帶1個待訪問地址，X為正整數(shù)。轉(zhuǎn)換單元22，用于根據(jù)待訪問地址與實際訪問地址之間的對應(yīng)關(guān)系，將所述X個讀指令攜帶的X個待訪問地址轉(zhuǎn)換為存儲器的Y個實際訪問地址；其中，M≠N，當M>N時，X<Y；當M<N時，X>Y；所述M表示所述處理器的位寬，所述N表示所述存儲器的位寬；Y、M和N均為正整數(shù)。讀取單元23，用于讀取所述Y個實際訪問地址所指示的存儲空間中存儲的數(shù)據(jù)。發(fā)送單元24，用于將讀取單元23讀取的數(shù)據(jù)發(fā)送給所述處理器?？蛇x的，X×M＝Y(jié)×N。該技術(shù)方案中，將待訪問地址轉(zhuǎn)換為了實際訪問地址，并且利用實際 訪問地址進行讀操作；也就是說，執(zhí)行一次讀操作能夠讀取的數(shù)據(jù)的位數(shù)(即在一個實際訪問地址中讀取的數(shù)據(jù)的位數(shù))與處理器的位寬無關(guān)。因此，在處理器的位寬和存儲器的位寬不相等的場景中，可以每次均向處理器發(fā)送M(即處理器的位寬)位數(shù)據(jù)，這樣，處理器使用較少的讀指令即可讀取到較多的數(shù)據(jù)，提高了處理器的帶寬資源的利用率。最后應(yīng)說明的是：以上實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解：其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的精神和范圍。當前第1頁1 2 3