基于近似邏輯電路的軟錯誤屏蔽方法
【專利摘要】本發(fā)明公開了一種基于近似邏輯電路的軟錯誤屏蔽方法，以較低的面積/功耗代價換取與原電路功能接近的近似電路，并通過近似電路對原電路中的重要輸出位或易錯位進行屏蔽，忽略相對次要的輸出位，達到高錯誤覆蓋率且低代價的邏輯錯誤屏蔽系統(tǒng)。本發(fā)明能夠實現(xiàn)高性價比的容錯，相比于先前的容錯方法，避免了傳統(tǒng)的系統(tǒng)完全備份帶來的高能耗/大面積開銷，也沒有自主容錯的時鐘能源過多消耗和數(shù)據(jù)路徑亞穩(wěn)態(tài)問題，無需回滾與修復，且對原電路具有無創(chuàng)性。
【專利說明】基于近似邏輯電路的軟錯誤屏蔽方法

【技術領域】
[0001] 本發(fā)明涉及一種軟錯誤屏蔽技術，具體涉及一種基于近似邏輯電路的軟錯誤屏蔽 方法。

【背景技術】
[0002] 大規(guī)模數(shù)字集成電路己成為電子系統(tǒng)設計的趨勢，隨著集成電路工藝向深亞微米 甚至納米級發(fā)展，集成電路尺寸逐步縮小，其內部易發(fā)生單事件翻轉，這種瞬態(tài)、隨機、可恢 復的錯誤稱為軟錯誤，電子器件發(fā)生軟錯誤的概率受輻射水平、存儲電荷及敏感源漏區(qū)域 面積的影響。軟錯誤在存儲器中一直是極受關注的問題，而在組合邏輯電路中卻一直未得 到足夠的重視，但隨著電路向高頻率、低功耗以及更小的噪聲容限發(fā)展，軟錯誤率在電路的 組合邏輯部分不斷增高。在2011年時，電路的組合邏輯部分軟錯誤率已經與未防護的存儲 器單元相當，軟錯誤問題已成為組合邏輯電路設計的重大問題。因此，迫切需要解決組合 邏輯電路的容軟錯誤問題。對于多數(shù)片上系統(tǒng)而言，芯片內部資源有限，對容錯設計的功耗 /面積開銷有一定的限制，因此，以極小的面積/能耗代價獲得最大的容錯性能是集成電路 設計中的挑戰(zhàn)性問題。
[0003] 研究人員針對門級容錯提出了兩種主要技術：錯誤檢測與恢復和錯誤屏蔽。在錯 誤檢測與恢復方面，Mohanram提出了并發(fā)錯誤的檢測方法、Almukhaizim提出了基于熵驅 動奇偶樹選擇的錯誤檢測方法等；盡管錯誤檢測與恢復技術更為常用，但它所需的額外鎖 存器或觸發(fā)器電路使系統(tǒng)面對不斷增加的時鐘能耗問題和數(shù)據(jù)路徑亞穩(wěn)態(tài)問題，而對于實 時系統(tǒng)而言，只能采用錯誤屏蔽技術。有些研究為確保系統(tǒng)得到高容錯性能，仍然引入面積 代價較高的容錯模型，如雙模比較和三模冗余（TMR)，它們都能夠達到100%的錯誤覆蓋，但 是分別需要100%和200%的面積/功耗為懲罰性代價，國內有關容錯技術主要以TMR技術 為主。為了減少開銷，Mohanram提出局部屏蔽TMR方法和Gomes等將TMR結合近似電路方 法，雖然易于實現(xiàn)，但仍然有成本高、引入大量的空間冗余、靈活性差、抗共模干擾能力差等 缺點，而空間冗余與集成電路的低功耗要求以及芯片新工藝發(fā)展相矛盾?；谘莼布?容錯方法以進化電路特有的冗余特點和系統(tǒng)多樣性為基礎，克服了同構系統(tǒng)間錯誤相關而 引起的相關失效問題，使容錯系統(tǒng)達到更高的可靠性，其關鍵點在于尋求電路復雜度與可 靠性的均衡，如Thorsten等提出的基于負相關方法的容錯電路設計，通過引入負相關評價 機制以減少電路錯誤相關性，增強容錯的魯棒性。但可擴展性問題一直是阻礙演化硬件應 用于實際的最大障礙，也是基于演化硬件的容錯設計面臨的挑戰(zhàn)性難題。
[0004] 在芯片尺寸不斷減小、電路軟錯誤率不斷提高的情況下，需要一種新的極小代價 的軟錯誤屏蔽方法。近似電路是2008年起國際電路設計領域興起的研究熱點，近似邏輯電 路概念最早由Lu提出，它是在給定電路描述的基礎上柔性地實現(xiàn)一個非精確電路，在近似 電路研究中，Choudhury等、Sierawski等、Clemente等以及Yuan等提出了多種近似電路 模型，主要用于時序錯誤、邏輯錯誤的容錯，有些近似電路表達不具有擴展性；Shin等提出 的近似電路適用于精度允許誤差的應用，例如圖像和音頻信號處理，這種電路并不能解決 軟錯誤問題。


【發(fā)明內容】

[0005] 本發(fā)明的發(fā)明目的是提供一種基于近似邏輯電路的軟錯誤屏蔽方法，以較低的面 積/功耗代價換取與原電路功能接近的近似電路，并通過近似電路對原電路中的重要輸出 位或易錯位進行屏蔽，忽略相對次要的輸出位，實現(xiàn)以低代價達到高錯誤覆蓋率的效果，滿 足集成電路系統(tǒng)中有限資源限制下的高可靠性需求。
[0006] 為達到上述發(fā)明目的，本發(fā)明采用的技術方案是：一種基于近似邏輯電路的軟錯 誤屏蔽方法，包括如下步驟： 1) 確定原電路需要邏輯錯誤屏蔽的空間和原電路近似的單向空間； 2) 對實驗電路進行邏輯綜合，將得到的電路網表文件作為原電路形式； 3) 在原電路基礎上進行近似電路的邏輯綜合，得到電路的多級邏輯函數(shù)： 其中，S為電路的全局邏輯函數(shù)，兄，$…為電路局部節(jié)點函數(shù)，每個節(jié)點函數(shù)為 "乘積和"邏輯表達式，根據(jù)公式（1)創(chuàng)建電路樹，將電路的節(jié)點存儲于所述電路樹； 4) 根據(jù)步驟3)中的多級邏輯函數(shù)對節(jié)點進行立方體開閉集選擇屬性的分配； 5) 確定節(jié)點立方體的選擇屬性后，在非屏蔽空間中，選擇覆蓋較多最小項的立方體產 生的近似電路； 6) 對每個節(jié)點選擇立方體后計算電路的輸出邏輯，判斷輸出的邏輯位是否在屏蔽空間 內，若是，則重新選擇其他立方體，否則繼續(xù)下一個節(jié)點的立方體選擇； 7) 重復步驟6)至所有節(jié)點都經過立方體選擇，完成原電路的近似計算，將計算得到的 近似電路存儲于樹中，并寫入網表文件； 8 )根據(jù)公式（2 )將原電路和近似電路進行組合實現(xiàn)屏蔽系統(tǒng)： G:(；SU+Sb 辛⑵ 其中，&aPPM和心aPPM是原電路s的兩個單向近似電路，代表開集近似電路， 代表閉集近似電路。
[0007] 上述技術方案中，所述原電路和近似電路的存儲文件為BLIF格式。
[0008] 上述技術方案中，所述近似電路與原電路的邏輯功能比FwJfwg ，所述 近似電路與原電路的面積比/ ,所述近似電路與原電路的功耗比 ^pr f ^rg < f 哪 ^ f org °
[0009] 由于上述技術方案運用，本發(fā)明與現(xiàn)有技術相比具有下列優(yōu)點： 1.本發(fā)明采用單向近似電路作為原電路的屏蔽電路，能夠對原電路中瞬態(tài)翻轉引起的 邏輯錯誤進行覆蓋，并能實現(xiàn)高性價比的容錯系統(tǒng)。
[0010] 2.本發(fā)明采用基于BLIF的多級近似電路邏輯表達，提高了近似電路的可擴展性， 從而保證了容錯系統(tǒng)的可擴展性。

【專利附圖】

【附圖說明】
[0011] 圖1是實施例一中本發(fā)明的設計流程圖。
[0012] 圖2是實施例一中邏輯錯誤屏蔽空間下的單向近似電路示意圖。
[0013] 圖3是基于BLIF層結構的多級近似電路邏輯綜合示意圖。
[0014] 圖4是單向近似電路與原電路組成邏輯錯誤覆蓋的電路系統(tǒng)示意圖。
[0015] 圖5是實施例二中cmb原電路示意圖。
[0016] 圖6是實施例二中cmb電路的一個1-近似電路示意圖。
[0017] 圖7是實施例二中cmb電路和容錯系統(tǒng)的仿真波形示意圖。
[0018] 圖8是實施例三中x2原電路示意圖。
[0019] 圖9是實施例三中x2電路的一個1-近似電路示意圖。
[0020] 圖10是實施例三中x2電路和容錯系統(tǒng)的仿真波形示意圖。

【具體實施方式】
[0021] 下面結合附圖及實施例對本發(fā)明作進一步描述： 實施例一：參見圖1所示，一種基于近似邏輯電路的軟錯誤屏蔽方法，包括如下步驟： 1) 確定原電路需要邏輯錯誤屏蔽的空間和原電路近似的單向空間，如圖2所示，其中 E m為原電路中需要屏蔽的區(qū)域，1-近似電路的邏輯功能達到原電路的81%，所耗費的 邏輯門數(shù)量為原電路的44.4%，0-近似電路功能為原電路的81%，邏輯門數(shù)量為原電路的 27. 9%，可以看出近似電路具有更高的性價比； 2) 通過Berkeley研究中心的開源abc工具對實驗電路進行邏輯綜合，將得到的BLIF 格式的電路網表文件作為原電路形式； 3) 在原電路基礎上進行近似電路的邏輯綜合，得到電路的多級邏輯函數(shù)： s - X點.? r卜冬-avA .1.?....足-,-(1) 其中，s為電路的全局邏輯函數(shù)，兄，$…為電路局部節(jié)點函數(shù)，每個節(jié)點函數(shù)為 "乘積和"邏輯表達式，根據(jù)公式（1)創(chuàng)建電路樹，將電路的節(jié)點存儲于所述電路樹； 4) 由公式（1)可知，S中所有中間節(jié)點到輸出端都只有唯一路徑，即P = ， 若/^中出現(xiàn)偶數(shù)的"非"運算時，5；'為〇-近似時，函數(shù)為〇-近似電路，當5；'為1-近 似時，y為1-近似電路；若/7中出現(xiàn)，奇數(shù)"非"運算時，兄'為〇-近似時，y為1-近似電 路，當5；'為1-近似時，義為0-近似電路，因此，局部節(jié)點函數(shù)5；到達S端的唯一路徑中 "非"運算數(shù)量決定節(jié)點選擇開集或閉集立方體，根據(jù)該原則對節(jié)點進行立方體開閉集選擇 屬性的分配； 5) 確定節(jié)點立方體的選擇屬性后，在非屏蔽空間中，選擇覆蓋較多最小項的立方體產 生的近似電路； 6) 對每個節(jié)點選擇立方體后計算電路的輸出邏輯，判斷輸出的邏輯位是否在屏蔽空間 內，若是，則重新選擇其他立方體，否則繼續(xù)下一個節(jié)點的立方體選擇； 7) 重復步驟6)至所有節(jié)點都經過立方體選擇，完成原電路的近似計算，將計算得到的 近似電路存儲于樹中，并寫入網表文件； 8) 根據(jù)公式（2)將原電路和近似電路進行組合實現(xiàn)屏蔽系統(tǒng)： ￡5=(5?,,)+?,,⑵ 其中J表示原電路布爾函數(shù)，和兄_appro是原電路S的兩個單向近似電路， 代表開集近似電路，代表閉集近似電路。
[0022] 本實施例中，采用近似電路邏輯綜合程序（Java+EcI ipse )對電路進行邏輯綜合， 參見圖3所示，（a)中原電路包含6個節(jié)點以，5；，$，S3，/^，/?)和4位輸入端，該電路 由15個邏輯門組成，（b)中為一個1-近似電路，它能夠降低40%的面積消耗和實現(xiàn)100%的 功能，該近似電路是刪除了節(jié)點兄中的一個" 1"型局部立方體" 1- 1"和節(jié)點^中"0"型 立方體"〇 〇- 0"。由于"〇"型節(jié)點S2到輸出端S的路徑上只有包含一個NOT門，因此產生 了 1-近似電路。（c)中的1-近似電路實現(xiàn)了 60%面積優(yōu)化和75%的功能，它是通過刪除 "1"型節(jié)點S中的局部立方體"-〇 -1"。
[0023] 參見圖4所示，為對應步驟8)中函數(shù)G的基于單向近似電路的容軟錯誤系統(tǒng)，該 系統(tǒng)由0-近似電路與原電路通過"與"門連接，再與1-近似電路通過"或"門連接?；?近似電路的屏蔽系統(tǒng)只能保證受屏蔽部分輸出比特位的正確性。對于1-近似電路，E - 是電路開集的子集，在空間E U E #中，容錯電路能夠輸出正確的1比特位，當處于 E \( E U E °ff)中，近似電路無法保證輸出正確性；同理，對于0-近似電路，E 是電 路閉集的子集，容錯電路能夠輸出正確的〇比特位，當處于[\( E U E °n)中，近似電路 無法保證輸出正確性。
[0024] 實施例二：參見圖5至7所示，為LGSynth93庫中的基準電路cmb，該電路具有16 位輸入和4位輸出。原電路包含了 51個邏輯門，而1-近似電路包含了 28個邏輯門，1-近 似電路在達到95. 8邏輯功能的同時節(jié)省了 59. 7%的邏輯門數(shù)量和46. 4%的功耗。圖7中， 仿真時間設置為I us,輸入組合分別為0,26,65535,9876,…。符號"_org"表不原電路的 波形，"_appro"表示近似電路的波形，"_faultt 〇leranCe"表示原電路與1-近似電路組 合的容錯系統(tǒng)輸出波形，'乂"，"1'"，" 8"和1"表示4位輸出端。由圖7可知，有兩個由1 變?yōu)椹柕倪壿嬪e誤，當s輸出端發(fā)生1->0的跳變，由近似電路和原電路組成的屏蔽系統(tǒng)在 該錯誤跳變時，輸出端仍然正確；同樣地，在t輸出端發(fā)生的邏輯錯誤1->0跳變，容錯系統(tǒng) 輸出的邏輯位仍然正確。除此以外，觀測到的電路毛刺，也因為近似電路與原電路的相互屏 蔽使得系統(tǒng)的輸出不受到影響。
[0025] 實施例三：參見圖8至10所示，為LGSynth93庫中的基準電路x2,該電路具有10 位輸入和7位輸出，其原電路復雜度稍高于cmb。原電路包含了 85個邏輯門，而1-近似電 路包含33個邏輯門，1-近似電路在達到94. 3%邏輯功能的同時節(jié)省了 61. 7%的邏輯門數(shù) 量和23. 2%的功耗。圖10中，輸入組合是一組隨機數(shù)值，其中，符號"_org"表示原電路的 波形，"_appro"表示近似電路的波形，"_faultt 〇leranCe"表示原電路與1-近似電路組 合的容錯系統(tǒng)輸出波形，"1"，"k"，"m"，"n"，"〇"，"p"和"q"表示7位輸出端。在x2原電 路的所有輸出端中都觀測到了 1_>〇跳變的毛刺，在容錯系統(tǒng)的k和1輸出端，毛刺由于受 到近似電路的屏蔽而消失，在容錯電路其它輸出端中，由于其出現(xiàn)區(qū)域沒有近似電路屏蔽， 所以仍然存在；x2近似電路的m輸出端也出現(xiàn)了毛刺，在該區(qū)域容錯電路得到原電路屏蔽， 因此其毛刺消失。這說明了容錯電路中，近似電路與原電路在相互覆蓋區(qū)域實現(xiàn)相互屏蔽， 1_>〇跳變的毛刺可以得到屏蔽，因此，基于近似電路的邏輯錯誤屏蔽電路在屏蔽區(qū)域是可 以實現(xiàn)容錯的。
【權利要求】
1. 一種基于近似邏輯電路的軟錯誤屏蔽方法，其特征在于，包括如下步驟： 1) 確定原電路需要邏輯錯誤屏蔽的空間和原電路近似的單向空間； 2) 對實驗電路進行邏輯綜合，將得到的電路網表文件作為原電路形式； 3) 在原電路基礎上進行近似電路的邏輯綜合，得到電路的多級邏輯函數(shù)： 十】·卜 *V= AVt 十匕…，.+..】：（1) 其中，S為電路的全局邏輯函數(shù)，乂為電路局部節(jié)點函數(shù)，每個節(jié)點函數(shù)為 "乘積和"邏輯表達式，根據(jù)公式（1)創(chuàng)建電路樹，將電路的節(jié)點存儲于所述電路樹； 4) 根據(jù)步驟3)中的多級邏輯函數(shù)對節(jié)點進行立方體開閉集選擇屬性的分配； 5) 確定節(jié)點立方體的選擇屬性后，在非屏蔽空間中，選擇覆蓋較多最小項的立方體產 生的近似電路； 6) 對每個節(jié)點選擇立方體后計算電路的輸出邏輯，判斷輸出的邏輯位是否在屏蔽空間 內，若是，則重新選擇其他立方體，否則繼續(xù)下一個節(jié)點的立方體選擇； 7) 重復步驟6)至所有節(jié)點都經過立方體選擇，完成原電路的近似計算，將計算得到的 近似電路存儲于樹中，并寫入網表文件； 8) 根據(jù)公式（2)將原
電路和近似電路進行組合實現(xiàn)屏蔽系統(tǒng)： 其中，和心appM是原電路S的兩個單向近似電路，代表開集近似電路，心_ 代表閉集近似電路。
2. 根據(jù)權利要求1所述的一種基于近似邏輯電路的軟錯誤屏蔽方法，其特征在于：所 述原電路和近似電路的存儲文件為BLIF格式。
【文檔編號】G06F17/50GK104376143SQ201410372628
【公開日】2015年2月25日 申請日期:2014年7月31日 優(yōu)先權日:2014年7月31日
【發(fā)明者】陶硯蘊, 鄭建穎, 朱忠奎, 楊勇, 張宇禎 申請人:蘇州大學