專利名稱：一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及數(shù)字電路，特別涉及一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路。
背景技術(shù)：
密碼系統(tǒng)的安全性都依賴于隨機(jī)數(shù)的生成，序列密碼是常用加密方法之一，序列密碼的保密性完全取決于密鑰的隨機(jī)性。通信雙方用一個(gè)隨機(jī)序列與明文序列進(jìn)行疊加來(lái)產(chǎn)生密文，用同一個(gè)隨機(jī)序列與密文序列進(jìn)行疊加來(lái)恢復(fù)明文。真隨機(jī)序列在密碼學(xué)、擴(kuò)頻通信、計(jì)算、控制等領(lǐng)域都有廣泛的應(yīng)用。在實(shí)現(xiàn)本實(shí)用新型的過(guò)程中，發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在以下缺點(diǎn)和不足:現(xiàn)有技術(shù)中的電路所產(chǎn)生的真隨機(jī)序列不穩(wěn)定，產(chǎn)生一定的干擾，且提取到的序列位寬不可調(diào)。

實(shí)用新型內(nèi)容本實(shí)用新型提供了一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路，該數(shù)字電路工作穩(wěn)定，且提取到的序列位寬可調(diào)，詳見(jiàn)下文描述:—種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路,包括:FPGA,所述FPGA向噪聲源芯片電路發(fā)送提取真隨機(jī)數(shù)字序列信號(hào)，所述噪聲源芯片電路接收所述提取真隨機(jī)數(shù)字序列信號(hào)，并將真隨機(jī)數(shù)字序列傳輸至所述FPGA ;所述FPGA向單片機(jī)發(fā)送中斷信號(hào)，所述單片機(jī)收到所述中斷信號(hào)后，發(fā)出讀取信號(hào)至所述FPGA，所述FPGA通過(guò)數(shù)據(jù)總線向所述單片機(jī)傳送所述真隨機(jī)數(shù)字序列；所述單片機(jī)根據(jù)所述真隨機(jī)數(shù)字序列對(duì)保密產(chǎn)品進(jìn)行加密處理。所述噪聲源芯片電 路包括:噪聲源芯片，所述噪聲源芯片的電源端接電阻的一端，所述電阻的另一端分別接電容的一端和電源，所述電容的另一端接地；時(shí)鐘信號(hào)輸入端接時(shí)鐘信號(hào)；數(shù)據(jù)端輸出真隨機(jī)數(shù)字序列。本實(shí)用新型提供的技術(shù)方案的有益效果是:通過(guò)FPGA從噪聲源芯片電路處提取到真隨機(jī)數(shù)字序列，單片機(jī)通過(guò)真隨機(jī)數(shù)字序列對(duì)保密產(chǎn)品進(jìn)行加密處理。該數(shù)字電路提供的真隨機(jī)數(shù)字序列穩(wěn)定可靠，且提取的序列位寬可調(diào)；獲取到真隨機(jī)數(shù)字序列的方式靈活，由FPGA芯片驅(qū)動(dòng)噪聲源芯片，提取過(guò)程簡(jiǎn)單；避免了噪聲干擾，為保密產(chǎn)品提供了安全、有效的序列。

圖1為產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路的原理圖；圖2為噪聲源芯片電路的原理圖；圖3為噪聲源芯片的工作時(shí)序圖。附圖中所列部件列表如下所示:I =FPGA ；2:噪聲源芯片電路；3:單片機(jī)；RD:讀取信號(hào)；[0015]INT:中斷信號(hào)；CLK:時(shí)鐘信號(hào)輸入端；DATA:數(shù)據(jù)輸出端；VDD:電源；R:電阻；C:電容；U:噪聲源芯片；/OE:輸出使能端；GND:接地端；INH:休眠控制輸入端:NC:空管腳Tqdv:有效時(shí)間。
具體實(shí)施方式
為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型實(shí)施方式作進(jìn)一步地詳細(xì)描述。為了提取到穩(wěn)定且可靠的真隨機(jī)序列，避免噪聲的干擾，本實(shí)用新型實(shí)施例提供了一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路，參見(jiàn)圖1，包括:FPGA1，F(xiàn)PGAl向噪聲源芯片電路2發(fā)送提取真隨機(jī)數(shù)字序列信號(hào)，噪聲源芯片電路2接收提取真隨機(jī)數(shù)字序列信號(hào)，并將真隨機(jī)數(shù)字序列傳輸至FPGAl ；FPGA1向單片機(jī)3發(fā)送中斷信號(hào)INT，單片機(jī)3收到中斷信號(hào)INT后，發(fā)出讀取信號(hào)RD至FPGA1，F(xiàn)PGAl通過(guò)數(shù)據(jù)總線向單片機(jī)3傳送真隨機(jī)數(shù)字序列；單片機(jī)3根據(jù)真隨機(jī)數(shù)字序列對(duì)保密產(chǎn)品進(jìn)行加密處理。其中，F(xiàn)PGAl作為驅(qū)動(dòng)器即可實(shí)現(xiàn)噪聲源真隨機(jī)序列的提取與存儲(chǔ)，向單片機(jī)3發(fā)送中斷信號(hào)；也可以由單片機(jī)3控制噪聲源真隨機(jī)序列的讀取時(shí)刻，且提取到的序列位寬可調(diào)。具體實(shí)現(xiàn)時(shí)，F(xiàn)PGAl向噪 聲源芯片電路2的時(shí)鐘信號(hào)輸入端CLK發(fā)送時(shí)鐘信號(hào)，F(xiàn)PGAl接收時(shí)鐘信號(hào)后，通過(guò)數(shù)據(jù)輸出端DATA向FPGAl發(fā)送真隨機(jī)數(shù)字序列。參見(jiàn)圖2，噪聲源芯片電路2包括:噪聲源芯片U，噪聲源芯片U的電源端VDD接電阻R的一端，電阻R的另一端分別接電容C的一端和電源，電容C的另一端接地；時(shí)鐘信號(hào)輸入端CLK接時(shí)鐘信號(hào)；數(shù)據(jù)端DATA輸出真隨機(jī)數(shù)字序列；輸出使能端/OE和接地端GND接地；輸入端(/INH休眠控制輸入端、NC端)懸空，電源端VDD通過(guò)接電阻R來(lái)保護(hù)電路。本實(shí)用新型采用VDD=3.3V，R=40± 10 Ω，同時(shí)接一個(gè)約為0.1 μ f的旁路電容C對(duì)電源去耦；噪聲源芯片U的型號(hào)為WNG8。具體實(shí)現(xiàn)時(shí)，還可以根據(jù)實(shí)際應(yīng)用中的需要進(jìn)行設(shè)定，本實(shí)用新型實(shí)施例對(duì)此不做限制。具體實(shí)現(xiàn)時(shí)，時(shí)鐘信號(hào)輸入端CLK、數(shù)據(jù)端DATA接到FPGAl的相應(yīng)管腳上；/INH休眠控制輸入端懸空使芯片正常工作；/0E輸出使能控制端接低電平，內(nèi)部數(shù)據(jù)輸出到數(shù)據(jù)輸出端DATA。芯片的工作電流彡15mA，數(shù)據(jù)輸出速率達(dá)到20Mbps。參見(jiàn)圖3，F(xiàn)PGAl驅(qū)動(dòng)噪聲源芯片電路2，在時(shí)鐘信號(hào)CLK的上升沿到來(lái)后，輸出數(shù)據(jù)在開(kāi)始有效時(shí)間Tmv后輸出數(shù)據(jù)，本實(shí)用新型采取的WNG8的有效時(shí)間Tmv為30ns。本實(shí)用新型在對(duì)時(shí)鐘信號(hào)CLK的下降沿處提取數(shù)據(jù)信息，在FPGAl內(nèi)部對(duì)發(fā)出的時(shí)鐘信號(hào)CLK進(jìn)行取反以確保在FPGAl驅(qū)動(dòng)過(guò)程中獲取到穩(wěn)定有效的隨機(jī)序列。本領(lǐng)域技術(shù)人員可以理解附圖只是一個(gè)優(yōu)選實(shí)施例的示意圖，上述本實(shí)用新型實(shí)施例序號(hào)僅僅為了描述，不代表實(shí)施例的優(yōu)劣。以上所述僅為本實(shí)用新型的較佳實(shí)施例，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi) 。
權(quán)利要求1.一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路，包括:FPGA (1)，其特征在于， 所述FPGA (I)向噪聲源芯片電路(2)發(fā)送提取真隨機(jī)數(shù)字序列信號(hào)，所述噪聲源芯片電路(2)接收所述提取真隨機(jī)數(shù)字序列信號(hào)，并將真隨機(jī)數(shù)字序列傳輸至所述FPGA (I);所述FPGA (I)向單片機(jī)(3)發(fā)送中斷信號(hào)，所述單片機(jī)(3)收到所述中斷信號(hào)后，發(fā)出讀取信號(hào)至所述FPGA (1)，所述FPGA (I)通過(guò)數(shù)據(jù)總線向所述單片機(jī)(3)傳送所述真隨機(jī)數(shù)字序列；所述單片機(jī)(3)根據(jù)所述真隨機(jī)數(shù)字序列對(duì)保密產(chǎn)品進(jìn)行加密處理。
2.根據(jù)權(quán)利要求1所述的一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路，其特征在于，所述噪聲源芯片電路(2)包括:噪聲源芯片(U)， 所述噪聲源芯片(U)的電源端(VDD)接電阻(R)的一端，所述電阻(R)的另一端分別接電容(C)的一端和電源，所述電容(C)的另一端接地；時(shí)鐘信號(hào)輸入端(CLK)接時(shí)鐘信號(hào)；數(shù)據(jù)端(DATA)輸出 真隨機(jī)數(shù)字序列。
專利摘要一種產(chǎn)生噪聲源真隨機(jī)序列的數(shù)字電路，包括FPGA，所述FPGA向噪聲源芯片電路發(fā)送提取真隨機(jī)數(shù)字序列信號(hào)，所述噪聲源芯片電路接收所述提取真隨機(jī)數(shù)字序列信號(hào)，并將真隨機(jī)數(shù)字序列傳輸至所述FPGA；所述FPGA向單片機(jī)發(fā)送中斷信號(hào)，所述單片機(jī)收到所述中斷信號(hào)后，發(fā)出讀取信號(hào)至所述FPGA，所述FPGA通過(guò)數(shù)據(jù)總線向所述單片機(jī)傳送所述真隨機(jī)數(shù)字序列；所述單片機(jī)根據(jù)所述真隨機(jī)數(shù)字序列對(duì)保密產(chǎn)品進(jìn)行加密處理。該數(shù)字電路提供的真隨機(jī)數(shù)字序列穩(wěn)定可靠，且提取的序列位寬可調(diào)；獲取到真隨機(jī)數(shù)字序列的方式靈活，由FPGA芯片驅(qū)動(dòng)噪聲源芯片，提取過(guò)程簡(jiǎn)單；避免了噪聲干擾，為保密產(chǎn)品提供了安全、有效的序列。
文檔編號(hào)G06F7/58GK203102250SQ20132006894
公開(kāi)日2013年7月31日 申請(qǐng)日期2013年2月6日 優(yōu)先權(quán)日2013年2月6日
發(fā)明者王慶軍 申請(qǐng)人:天津光電聚能專用通信設(shè)備有限公司