處理器芯片及其低功耗設(shè)計的方法
【專利摘要】本發(fā)明提供一種處理器芯片及其低功耗設(shè)計的方法，該處理器芯片包括：多個觸發(fā)器鏈，由自動測試綜合工具生成，每個觸發(fā)器鏈分別包括連接成串行移位模式的多個通用觸發(fā)器；一個或多個組合電路，間隔連接于多個觸發(fā)器鏈之間，組合電路和觸發(fā)器鏈均連接到同一主電源，主電源為可開關(guān)電源；內(nèi)存，通過直接內(nèi)存訪問單元分別與多個觸發(fā)器鏈相連接，內(nèi)存連接到一常開電源而始終有電。本發(fā)明使處理器芯片設(shè)計過程無需要求對低端工藝也提供特殊標準單元庫，并且在設(shè)計流程中使EDA工具使用更簡化。
【專利說明】處理器芯片及其低功耗設(shè)計的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片設(shè)計【技術(shù)領(lǐng)域】，具體來說，本發(fā)明涉及一種處理器(CPU)芯片及其低功耗設(shè)計的方法。
【背景技術(shù)】
[0002]I)目前處理器芯片的構(gòu)造以及實現(xiàn)原理:
[0003]目前處理器芯片低功耗設(shè)計的方式:需要標準單元庫提供兩種特殊單元:保持寄存器單兀(Retention Regsiter Cell)和電源開關(guān)單兀(Power Switch Cell)。
[0004]圖1-1為現(xiàn)有技術(shù)中由標準單元庫提供的一個保持寄存器單元的示意圖；圖1-2為現(xiàn)有技術(shù)中由標準單元庫提供的一個電源開關(guān)單元的示意圖。其中，保持寄存器單元是雙電源帶失電保持的觸發(fā)器；電源開關(guān)單元是提供其他標準單元電源的開關(guān)電路。
[0005]圖2為現(xiàn)有技術(shù)中的一個處理器芯片低功耗實現(xiàn)方式的示意圖。目前處理器芯片低功耗設(shè)計的實現(xiàn)原理為:采用只關(guān)閉組合電路202的電源和保持觸發(fā)器201的部分電源的方法降低電路的靜態(tài)電流，保持觸發(fā)器201的保持部分依然有電，需要保持住原來的內(nèi)容在電源恢復(fù)后裝載到原保持觸發(fā)器201中，使得處理器系統(tǒng)能繼續(xù)運行。
[0006]2)目前處理器芯片設(shè)計流程的缺點:
[0007]a.需要上述標準單元庫的支持。低功耗設(shè)計方法在高端工藝下已成主流，有成熟的EDA工具和相應(yīng)的標準單元庫配套，但在低端工藝下也有低功耗需求卻沒有EDA工具和基本單元庫的支持。通常在90nm工藝以下的標準單元庫才支持低功耗設(shè)計，所以對90nm以上的低端工藝一般不適用。
[0008]b.設(shè)計流程中多數(shù)電子設(shè)計自動化(EDA)工具需要引入低功耗設(shè)計方法，復(fù)雜度高。如圖3所示為現(xiàn)有技術(shù)中的一個處理器芯片低功耗設(shè)計的EDA工具的使用流程圖，低功耗設(shè)計需要滲入整個設(shè)計流程的每一個步驟，每一個EDA工具都要引入低功耗設(shè)計方法。
[0009]所以，現(xiàn)實中存在對低端工藝制造出來的產(chǎn)品靜態(tài)功耗要求更低的靜態(tài)功耗，這種需要在現(xiàn)有技術(shù)中無法得到滿足。

【發(fā)明內(nèi)容】

[0010]本發(fā)明所要解決的一個技術(shù)問題是提供一種處理器芯片及其低功耗設(shè)計的方法，無需要求對低端工藝也提供特殊標準單元庫。
[0011]本發(fā)明所要解決的另一個技術(shù)問題是提供一種處理器芯片及其低功耗設(shè)計的方法，在設(shè)計流程中使EDA工具使用更簡化。
[0012]為解決上述技術(shù)問題，本發(fā)明提供一種處理器芯片，包括:
[0013]多個觸發(fā)器鏈，由自動測試綜合工具生成，每個所述觸發(fā)器鏈分別包括連接成串行移位模式的多個通用觸發(fā)器；
[0014]一個或多個組合電路，間隔連接于多個所述觸發(fā)器鏈之間，所述組合電路和所述觸發(fā)器鏈均連接到同一主電源，所述主電源為可開關(guān)電源；[0015]內(nèi)存，通過直接內(nèi)存訪問單元分別與多個所述觸發(fā)器鏈相連接，所述內(nèi)存連接到一常開電源而始終有電。
[0016]可選地，在所述主電源關(guān)閉之前，所述觸發(fā)器鏈通過移位輸出方式將所有通用觸發(fā)器中的內(nèi)容送出并直接寫到所述內(nèi)存里。
[0017]可選地，所述組合電路包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。
[0018]可選地，所述處理器芯片適用于IlOnm?180nm之間的工藝。
[0019]為解決上述技術(shù)問題，本發(fā)明還提供一種如上所述的處理器芯片的低功耗設(shè)計的方法，依次包括:寄存器傳輸級設(shè)計步驟、邏輯綜合步驟、自動測試綜合步驟、一次靜態(tài)形式驗證步驟、一次靜態(tài)時序驗證步驟、自動布局布線步驟、二次靜態(tài)形式驗證步驟、二次靜態(tài)時序驗證步驟、靜態(tài)功耗驗證步驟、動態(tài)功耗驗證步驟、動態(tài)功能驗證步驟、流片步驟以及自動測試激勵生成步驟；
[0020]其中，在所述自動測試綜合步驟中，借用自動測試綜合工具生成多個觸發(fā)器鏈，每個所述觸發(fā)器鏈分別包括連接成串行移位模式的多個通用觸發(fā)器，多個所述觸發(fā)器鏈通過直接內(nèi)存訪問單元與內(nèi)存相連接。
[0021]可選地，在所述主電源關(guān)閉之前，所述觸發(fā)器鏈通過移位輸出方式將所有通用觸發(fā)器中的內(nèi)容送出并直接寫到所述內(nèi)存里。
[0022]可選地，在所述主電源恢復(fù)之后，所述內(nèi)存將其中的內(nèi)容讀出，重新移位填充所有通用觸發(fā)器，使其恢復(fù)失電前的內(nèi)容。
[0023]可選地，所述組合電路包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。
[0024]可選地，所述處理器芯片適用于IlOnm?180nm之間的工藝。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點:
[0026]本發(fā)明拋開了對特殊標準單元的依賴，解決了芯片設(shè)計技術(shù)和芯片應(yīng)用需求的矛盾，在未有技術(shù)支持的情況下，采用變通的設(shè)計方法來實現(xiàn)相同的目的，在這類芯片的應(yīng)用上更有競爭力。
【專利附圖】

【附圖說明】
[0027]本發(fā)明的上述的以及其他的特征、性質(zhì)和優(yōu)勢將通過下面結(jié)合附圖和實施例的描述而變得更加明顯，其中:
[0028]圖1-1為現(xiàn)有技術(shù)中由標準單元庫提供的一個保持寄存器單元的示意圖；
[0029]圖1-2為現(xiàn)有技術(shù)中由標準單元庫提供的一個電源開關(guān)單元的示意圖；
[0030]圖2為現(xiàn)有技術(shù)中的一個處理器芯片低功耗實現(xiàn)方式的示意圖；
[0031]圖3為現(xiàn)有技術(shù)中的一個處理器芯片低功耗設(shè)計的EDA工具的使用流程圖；
[0032]圖4為本發(fā)明一個實施例的處理器芯片低功耗實現(xiàn)方式的示意圖；
[0033]圖5為本發(fā)明一個實施例的處理器芯片低功耗設(shè)計的EDA工具的使用流程圖。
【具體實施方式】
[0034]下面結(jié)合具體實施例和附圖對本發(fā)明作進一步說明，在以下的描述中闡述了更多的細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明顯然能夠以多種不同于此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下根據(jù)實際應(yīng)用情況作類似推廣、演繹，因此不應(yīng)以此具體實施例的內(nèi)容限制本發(fā)明的保護范圍。
[0035]處理器芯片的實施例
[0036]圖4為本發(fā)明一個實施例的處理器芯片低功耗實現(xiàn)方式的示意圖；圖5為本發(fā)明一個實施例的處理器芯片低功耗設(shè)計的EDA工具的使用流程圖。請結(jié)合圖4和圖5來理解，該處理器芯片可以包括:多個觸發(fā)器鏈401、一個或多個組合電路403以及內(nèi)存405。其中，觸發(fā)器鏈401是在圖5中的自動測試綜合步驟中借用自動測試綜合(DFTC)工具生成，每個觸發(fā)器鏈401分別包括連接成串行移位模式的多個通用觸發(fā)器402。一個或多個組合電路403間隔連接于多個觸發(fā)器鏈401之間，組合電路403和觸發(fā)器鏈401均連接到同一主電源，該主電源為可開關(guān)電源。內(nèi)存405通過直接內(nèi)存訪問(DMA)單元(未圖示)分別與多個觸發(fā)器鏈401相連接，內(nèi)存405連接到一常開電源而始終有電。經(jīng)過低功耗設(shè)計的該處理器芯片能夠降低芯片靜態(tài)總電流，節(jié)約功耗。
[0037]該處理器芯片的工作過程如下:
[0038]步驟1:在主電源關(guān)閉之前，觸發(fā)器鏈401將所有通用觸發(fā)器402中的內(nèi)容通過移位輸出方式送出并直接寫到內(nèi)存405里。
[0039]步驟2:關(guān)閉除了內(nèi)存405以外的所有電路的電源，包括觸發(fā)器鏈401和組合電路403的電源，即需要關(guān)閉上述主電源。因為主電源和該主電源上的負載是靜態(tài)耗電的主要部分，關(guān)閉電源更有效降低芯片總電流。而主電源關(guān)閉后，各通用觸發(fā)器402即失電，故需要在前一步驟把所有通用觸發(fā)器402中的內(nèi)容保存到內(nèi)存405里。
[0040]步驟3:當主電源恢復(fù)開啟后，內(nèi)存405再將其中的內(nèi)容讀出，重新移位填充所有通用觸發(fā)器402，使其恢復(fù)失電前的內(nèi)容，且該內(nèi)存405不失電。
[0041 ] 在本實施例中，該組合電路403可以包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。而該處理器芯片適用于90nm以上的低端工藝，如IlOnm?180nm之間的工藝,無需保持寄存器單元和電源開關(guān)單元等特殊標準單元的支持。另外本發(fā)明無需涉及其他EDA工具，只需在其中一個EDA工具上多一步驟即可。
[0042]可見，本發(fā)明拋開了對標準單元庫中的兩類特殊標準單元的依賴，只需采用通用觸發(fā)器而不是保持觸發(fā)器就可以形成觸發(fā)器鏈，實現(xiàn)本發(fā)明的技術(shù)方案。
[0043]處理器芯片的低功耗設(shè)計的方法實施例
[0044]本實施例沿用前述實施例的元件標號與部分內(nèi)容，其中采用相同的標號來表示相同或近似的元件，并且選擇性地省略了相同技術(shù)內(nèi)容的說明。關(guān)于省略部分的說明可參照前述實施例，本實施例不再重復(fù)贅述。
[0045]請還是結(jié)合圖4和圖5來理解，本實施例的處理器芯片的低功耗設(shè)計的方法，依次包括:寄存器傳輸級設(shè)計步驟、邏輯綜合步驟、自動測試綜合步驟、一次靜態(tài)形式驗證步驟、一次靜態(tài)時序驗證步驟、自動布局布線步驟、二次靜態(tài)形式驗證步驟、二次靜態(tài)時序驗證步驟、靜態(tài)功耗驗證步驟、動態(tài)功耗驗證步驟、動態(tài)功能驗證步驟、流片步驟以及自動測試激勵生成步驟。
[0046]其中，在自動測試綜合步驟中，只需要借助自動測試綜合工具生成多個(串行移位)觸發(fā)器鏈401。每個觸發(fā)器鏈401分別包括連接成串行移位模式的多個通用觸發(fā)器402，多個觸發(fā)器鏈401通過直接內(nèi)存訪問單元與內(nèi)存405相連接。經(jīng)過低功耗設(shè)計的該處理器芯片能夠降低芯片靜態(tài)總電流，節(jié)約功耗。
[0047]在本實施例中，在主電源關(guān)閉之前，觸發(fā)器鏈401通過移位輸出方式將所有通用觸發(fā)器402中的內(nèi)容送出并直接寫到內(nèi)存405里。然后關(guān)閉除了內(nèi)存405以外的所有電路的電源。最后在主電源恢復(fù)之后，內(nèi)存405將其中的內(nèi)容讀出，重新移位填充所有通用觸發(fā)器402，使其恢復(fù)失電前的內(nèi)容。
[0048]在本實施例中，該組合電路403可以包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。而該處理器芯片適用于90nm以上的低端工藝，如IlOnm?180nm之間的工藝,無需保持寄存器單元和電源開關(guān)單元等特殊標準單元的支持。另外本發(fā)明無需涉及其他EDA工具，只需在其中一個EDA工具上多一步驟即可。
[0049]本發(fā)明拋開了對特殊標準單元的依賴，解決了芯片設(shè)計技術(shù)和芯片應(yīng)用需求的矛盾，在未有技術(shù)支持的情況下，采用變通的設(shè)計方法來實現(xiàn)相同的目的，在這類芯片的應(yīng)用上更有競爭力。
[0050]本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何修改、等同變化及修飾，均落入本發(fā)明權(quán)利要求所界定的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種處理器芯片，包括: 多個觸發(fā)器鏈(401)，由自動測試綜合工具生成，每個所述觸發(fā)器鏈(401)分別包括連接成串行移位模式的多個通用觸發(fā)器(402)； 一個或多個組合電路(403)，間隔連接于多個所述觸發(fā)器鏈(401)之間，所述組合電路(403)和所述觸發(fā)器鏈(401)均連接到同一主電源，所述主電源為可開關(guān)電源； 內(nèi)存(405)，通過直接內(nèi)存訪問單元分別與多個所述觸發(fā)器鏈(401)相連接，所述內(nèi)存(405)連接到一常開電源而始終有電。
2.根據(jù)權(quán)利要求1所述的處理器芯片，其特征在于，在所述主電源關(guān)閉之前，所述觸發(fā)器鏈(401)通過移位輸出方式將所有通用觸發(fā)器(402)中的內(nèi)容送出并直接寫到所述內(nèi)存(405)里。
3.根據(jù)權(quán)利要求1所述的處理器芯片，其特征在于，所述組合電路(403)包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。
4.根據(jù)權(quán)利要求1所述的處理器芯片，其特征在于，所述處理器芯片適用于IlOnm?180nm之間的工藝。
5.一種如權(quán)利要求1所述的處理器芯片的低功耗設(shè)計的方法，依次包括:寄存器傳輸級設(shè)計步驟、邏輯綜合步驟、自動測試綜合步驟、一次靜態(tài)形式驗證步驟、一次靜態(tài)時序驗證步驟、自動布局布線步驟、二次靜態(tài)形式驗證步驟、二次靜態(tài)時序驗證步驟、靜態(tài)功耗驗證步驟、動態(tài)功耗驗證步驟、動態(tài)功能驗證步驟、流片步驟以及自動測試激勵生成步驟； 其中，在所述自動測試綜合步驟中，借用自動測試綜合工具生成多個觸發(fā)器鏈(401)，每個所述觸發(fā)器鏈(401)分別包括連接成串行移位模式的多個通用觸發(fā)器(402)，多個所述觸發(fā)器鏈(401)通過直接內(nèi)存訪問單元與內(nèi)存(405)相連接。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，在所述主電源關(guān)閉之前，所述觸發(fā)器鏈(401)通過移位輸出方式將所有通用觸發(fā)器(402)中的內(nèi)容送出并直接寫到所述內(nèi)存(405)里。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，在所述主電源恢復(fù)之后，所述內(nèi)存(405)將其中的內(nèi)容讀出，重新移位填充所有通用觸發(fā)器(402)，使其恢復(fù)失電前的內(nèi)容。
8.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述組合電路(403)包括與門電路、或門電路、非門電路、與非門電路以及異或門電路中的一種或者多種。
9.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述處理器芯片適用于IlOnm?ISOnm之間的工藝。
【文檔編號】G06F17/50GK103544360SQ201310532604
【公開日】2014年1月29日 申請日期:2013年10月30日 優(yōu)先權(quán)日:2013年10月30日
【發(fā)明者】周仲武 申請人:中穎電子股份有限公司