半導(dǎo)體器件的制作方法
【專利摘要】一種半導(dǎo)體器件，包括：第一處理器；第二處理器；第一延遲電路，將向第一處理器中輸入的信號(hào)延遲預(yù)定義數(shù)目的周期并且向第二處理器中輸入該信號(hào)；第一壓縮電路，將來(lái)自第一處理器的n位寬度的信號(hào)壓縮成m位寬度的信號(hào)（其中m<n）并且輸出m位寬度的信號(hào)；第二壓縮電路，將來(lái)自第二處理器的n位寬度壓縮成m位寬度的信號(hào)并且輸m位寬度的信號(hào)；第二延遲電路，將來(lái)自第一壓縮器的信號(hào)延遲預(yù)定義數(shù)目的周期并且輸出經(jīng)延遲的信號(hào)；以及一致性比較電路，按位比較來(lái)自第二延遲電路和來(lái)自第二壓縮電路的信號(hào)的對(duì)應(yīng)位以校驗(yàn)對(duì)應(yīng)位是否相互一致。
【專利說(shuō)明】半導(dǎo)體器件
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]包括說(shuō)明書、說(shuō)明書附圖和說(shuō)明書摘要的、于2012年10月18日提交的第2012-230383號(hào)日本專利申請(qǐng)的公開內(nèi)容通過(guò)完全引用而并入于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種半導(dǎo)體器件，并且更具體地，涉及一種包括處理器(CPU核心)的半導(dǎo)體器件。
【背景技術(shù)】
[0004]要求在半導(dǎo)體器件運(yùn)行之時(shí)快速和準(zhǔn)確檢測(cè)半導(dǎo)體器件的錯(cuò)誤(故障)以便提高半導(dǎo)體器件的功能安全等。這里，功能安全意味著安全功能的正確操作所實(shí)現(xiàn)的安全。例如存在由ISO (國(guó)際標(biāo)準(zhǔn)化組織)規(guī)定的IS026262作為用于車內(nèi)電子設(shè)備等的功能安全標(biāo)準(zhǔn)。作為用于具體化故障保護(hù)功能或容錯(cuò)功能的手段，使用鎖步(lockstep)系統(tǒng)，在該故障保護(hù)功能中控制器件，使得即使器件的故障由于器件的誤動(dòng)作等而出現(xiàn)，仍然保證器件的操作安全，在容錯(cuò)該功能中，即使誤動(dòng)作在零件等中出現(xiàn)，系統(tǒng)仍然可以繼續(xù)運(yùn)行而未停止。在雙核心鎖步系統(tǒng)中，相同配置的兩個(gè)處理器(CPU (中央處理單元)核心)執(zhí)行相同處理，如果有錯(cuò)誤則通過(guò)檢測(cè)在兩個(gè)傳感器獲得的處理結(jié)果之間的差值來(lái)檢測(cè)錯(cuò)誤。
[0005]例如可以引用日本待審專利申請(qǐng)公開N0.He i IO (1998) -116258，該專利申請(qǐng)公開一種鎖步容錯(cuò)計(jì)算機(jī)系統(tǒng)。在日本待審專利申請(qǐng)公開N0.HeilO (1998)-116258中，子系統(tǒng)中的每個(gè)子系統(tǒng)包括:用于數(shù)據(jù)壓縮的并行輸入簽名生成單元，該單元使內(nèi)部模塊的操作能夠?qū)嶋H相互比較；以及邏輯分析單元，該單元用于記憶鎖步子系統(tǒng)的內(nèi)部模塊的輸出。配置在這一專利申請(qǐng)公開中公開的鎖步容錯(cuò)計(jì)算機(jī)系統(tǒng)，使得在不同步事件出現(xiàn)之后，鎖步容錯(cuò)計(jì)算機(jī)系統(tǒng)自動(dòng)搜索邏輯分析單元的蹤跡(trace);對(duì)在它的活躍條件中的第一差值的位置進(jìn)行定位；確定已經(jīng)給出缺陷輸出的內(nèi)部模塊并且指示內(nèi)部模塊出錯(cuò)。
[0006]作為其中壓縮并且相互比較處理器的輸出信號(hào)的相關(guān)技術(shù)之一，例如在日本待審專利申請(qǐng)公開N0.2011-113545中公開包括并行執(zhí)行相同過(guò)程的第一處理單元和第二處理單元的比較/冗余型信息處理設(shè)備，并且配置該比較/冗余型信息處理設(shè)備如下。比較/冗余型信息處理設(shè)備的第一和第二處理單元中的每個(gè)處理單元包括診斷單元，該診斷單元比較和判斷兩個(gè)處理單元進(jìn)行的執(zhí)行所獲得的數(shù)據(jù)是否相互一致。診斷單元包括:摘要信息轉(zhuǎn)換單元，該單元對(duì)處理器計(jì)算的計(jì)算數(shù)據(jù)執(zhí)行哈希運(yùn)算并且壓縮哈希的數(shù)據(jù)以形成摘要信息；摘要信息存儲(chǔ)器單元，該單元記憶摘要信息；以及比較單元，該單元比較由摘要信息存儲(chǔ)器單元記憶的摘要數(shù)據(jù)與由比較單元不屬于的診斷單元處理的摘要信息，并且判斷兩條摘要信息是否相互一致。第一和第二處理單元中的每個(gè)處理單元對(duì)通過(guò)壓縮計(jì)算數(shù)據(jù)而獲得的兩條摘要信息進(jìn)行相互比較、判斷兩條摘要信息是否相互一致并且向系統(tǒng)選擇單元發(fā)送判斷信號(hào)。
[0007]日本待審專利申請(qǐng)公開N0.Hei5 (1993)-324391公開一種在故障保護(hù)處理裝置中使用的錯(cuò)誤檢測(cè)設(shè)備，在該錯(cuò)誤檢測(cè)設(shè)備中通過(guò)在時(shí)鐘同步中操作多個(gè)微處理器(CPU1，CPU2)并且通過(guò)比較在時(shí)鐘同步中運(yùn)行的多個(gè)微處理器的總線輸出(2°至2m)來(lái)觀測(cè)錯(cuò)誤的存在或者不存在。這一錯(cuò)誤檢測(cè)設(shè)備包括總線比較單元，該總線比較單元具有:壓縮處理部，在該壓縮處理部中按位或者按多位的單位串行地對(duì)微處理器(CPU1，CPU2)中的每個(gè)微處理器的多位總線輸出的預(yù)定義位數(shù)(2°至2m)進(jìn)行代碼壓縮；以及比較部，該比較部串行地對(duì)從壓縮處理部輸出的微處理器的壓縮數(shù)據(jù)進(jìn)行相互比較并且在微處理器的運(yùn)算之間有差異的情況下檢測(cè)錯(cuò)誤。
[0008]日本待審專利申請(qǐng)公開N0.Heil (1989)-265171公開一種配置，該配置包括:測(cè)試模式生成器，用于生成隨機(jī)模式作為向組成冗余裝置的多個(gè)設(shè)備中的測(cè)試輸入；壓縮器，用于暫時(shí)壓縮由設(shè)備生成的與測(cè)試輸入關(guān)聯(lián)的輸出以創(chuàng)建相應(yīng)設(shè)備獨(dú)有的壓縮值；加法器，用于在完成向相應(yīng)設(shè)備中的測(cè)試輸入時(shí)在以2為模的算術(shù)中將壓縮器的輸出相加；以及比較器，該比較器將加法器的相加結(jié)果與基于向相應(yīng)設(shè)備中輸入的隨機(jī)模式的模式輸入數(shù)目確定的預(yù)定義隨機(jī)模式進(jìn)行比較以判斷相加結(jié)果是否與預(yù)定義隨機(jī)模式一致。
[0009]日本待審專利申請(qǐng)公開N0.2011-128821公開一種配置，該配置包括:第一代碼分析器(LFSR:線性反饋移位寄存器)，用于壓縮和編碼在第一微處理器的地址總線或者數(shù)據(jù)總線處出現(xiàn)的多位數(shù)據(jù)的歷史；第二代碼分析器，用于以與在代碼分析器的情況下相同的步驟壓縮和編碼在第二微處理器的地址總線或者數(shù)據(jù)總線處出現(xiàn)的多位數(shù)據(jù)的歷史；以及驗(yàn)證裝置，用于比較第一代碼分析器獲得的代碼與第二代碼分析器獲得的代碼，而結(jié)果為可以減輕微處理器的處理負(fù)荷并且同時(shí)可以準(zhǔn)確和快速檢測(cè)故障。
[0010]圖1是示出時(shí)鐘延遲型雙核心鎖步方案的半導(dǎo)體器件的原型示例的圖。參照?qǐng)D1，這一半導(dǎo)體器件包括:用于正常操作的第一處理器(CPU核心)10 ;第二處理(CPU核心)20，用于監(jiān)控用于正常操作的第一處理器的操作；輸入控制電路30 ;以及輸出比較電路40’。組成雙核心鎖步系統(tǒng)的第一和第二處理器10和20具有相同配置，并且它們也分別稱為“主控核心”和“校驗(yàn)器核心”。處理器(10和20)中的每個(gè)處理器例如包括CPU、高速緩存存儲(chǔ)器、高速緩存控制器、中斷控制器(INTC)、中斷接口、總線接口等，但是并非所有這些項(xiàng)目是必需的。此外，也可以是處理器中的每個(gè)處理器還包括執(zhí)行浮點(diǎn)運(yùn)算的浮點(diǎn)處理單元(FPU)、對(duì)外部存儲(chǔ)器執(zhí)行訪問(wèn)控制的存儲(chǔ)器保護(hù)單元(MPU)、用于訪問(wèn)外部外設(shè)(地址空間)的外圍接口。
[0011]向輸入控制電路30中的CPU輸入代表向第一處理器(主控核心)10中輸入的信號(hào)。CPU輸入對(duì)應(yīng)于作為響應(yīng)于由第一處理器10對(duì)存儲(chǔ)器、I/O設(shè)備等(在圖1中未示出)執(zhí)行的訪問(wèn)從存儲(chǔ)器、I/o設(shè)備等發(fā)送的響應(yīng)而向第一處理器10中輸入的信號(hào)。觸發(fā)器(FF)31和32作為將CPU輸入延遲預(yù)定義數(shù)目周期的時(shí)間段的延遲電路工作。觸發(fā)器(FF)31和32中的每個(gè)觸發(fā)器(FF)例如是在時(shí)鐘信號(hào)的上升沿輸出通過(guò)對(duì)向數(shù)據(jù)端子中輸入的信號(hào)進(jìn)行采樣而獲得采樣信號(hào)的邊緣觸發(fā)型D觸發(fā)器(D-FF)。串聯(lián)級(jí)聯(lián)耦合的觸發(fā)器(FF) 31和32作為移位寄存器工作，并且例如在使用時(shí)鐘信號(hào)作為移位時(shí)鐘時(shí)以兩個(gè)時(shí)鐘周期的延遲時(shí)間從觸發(fā)器(FF) 32輸出CPU輸入。備選地，在以觸發(fā)器31在時(shí)鐘信號(hào)的上升沿對(duì)向觸發(fā)器31的數(shù)據(jù)端子中輸入的信號(hào)進(jìn)行采樣并且觸發(fā)器32在時(shí)鐘信號(hào)的下降沿對(duì)向觸發(fā)器32的數(shù)據(jù)端子中輸入的信號(hào)進(jìn)行采樣這樣的方式配置觸發(fā)器(FF)31、32的情況下，觸發(fā)器(FF) 31和32作為具有一個(gè)半時(shí)鐘周期的延遲時(shí)間的延遲電路工作。[0012]向第一處理器10中輸入的信號(hào)(也就是CPU輸入)由觸發(fā)器31和32延遲，并且向第二處理器20中輸入這一延遲信號(hào)。第二處理器20在例如晚兩個(gè)時(shí)鐘周期的時(shí)間段中引入與第一處理器引入的信號(hào)相同的信號(hào)并且在晚兩個(gè)時(shí)鐘周期的時(shí)間段執(zhí)行與第一處理器相同的處理。由于在第一和第二處理器10和20執(zhí)行的多條處理的定時(shí)之間的延遲(分散)而可能分散耗電等的高峰。
[0013]此外，在圖1中無(wú)需贅言，向第一處理器10或者第二處理器20中的輸入信號(hào)(CPU輸入)可以是多位(并行位)信號(hào)。在這一情況下，在輸入控制電路30中，可以根據(jù)輸入多位信號(hào)的位數(shù)并聯(lián)安裝多個(gè)兩級(jí)觸發(fā)器(31，32)。必要的是應(yīng)當(dāng)對(duì)下文描述的附圖給予與以上相同的考慮。
[0014]在輸出比較電路40 ’中，兩級(jí)觸發(fā)器(41，42 )作為延遲電路工作，該延遲電路將從第一處理器輸出的η位信號(hào)(主控輸出)延遲與輸入控制電路30的兩級(jí)觸發(fā)器(31, 32)向(PU輸入給予的延遲時(shí)間相同的延遲時(shí)間。觸發(fā)器(FFXn)41和觸發(fā)器(FFXn)42中的每個(gè)觸發(fā)器(FFXη)包括多個(gè)邊沿觸發(fā)型D觸發(fā)器(D-FF)，每個(gè)邊沿觸發(fā)型D觸發(fā)器(D-FF)在時(shí)鐘信號(hào)的上升沿輸出通過(guò)對(duì)向它的數(shù)據(jù)端子中輸入的信號(hào)進(jìn)行采樣而獲得的采樣數(shù)據(jù)信號(hào)(在圖1中未示出)，并且根據(jù)η位輸出并聯(lián)設(shè)置η個(gè)D觸發(fā)器(η代表D觸發(fā)器的數(shù)目)。在圖1中，“FFXn”表示并聯(lián)設(shè)置η個(gè)I位觸發(fā)器(FF) (η代表I位觸發(fā)器的數(shù)目)。
[0015]兩級(jí)觸發(fā)器(41，42)將從第一處理器10輸出的η位信號(hào)(主控輸出)延遲例如兩個(gè)時(shí)鐘周期的時(shí)間段。
[0016]一致性比較電路43檢查從組成觸發(fā)器42的η個(gè)觸發(fā)器并行輸出的η位信號(hào)和與從第一處理器10的輸出比較晚兩個(gè)時(shí)鐘周期的時(shí)間段從第二處理器20輸出的η位信號(hào)(校驗(yàn)器輸出)是否相互一致。在這一情況下，一致性比較電路43按位將兩個(gè)η位信號(hào)的對(duì)應(yīng)位進(jìn)行相互比較以校驗(yàn)兩個(gè)η位信號(hào)的對(duì)應(yīng)位是否相互一致。
[0017]觸發(fā)器44每時(shí)鐘對(duì)來(lái)自一致性比較電路43的比較結(jié)果輸出(I位)進(jìn)行采樣并且輸出采樣比較結(jié)果輸出作為比較誤差信號(hào)的存在或者不存在。如果有比較誤差，則意味著誤差(諸如數(shù)據(jù)崩潰)已經(jīng)在處理器中出現(xiàn)。在這一情況下，第一處理器10、第二處理器20等根據(jù)功能安全目標(biāo)等執(zhí)行預(yù)定多條處理。在圖1中，向第一和第二處理器10和20 二者中公共輸入時(shí)鐘信號(hào)“clock”、時(shí)鐘使能信號(hào)“cl0ck_enable”(該信號(hào)是用于控制時(shí)鐘信號(hào)的激活的控制信號(hào))和復(fù)位信號(hào)“reset”。此外，不僅向第一和第二處理器10和20中公共輸入而且也向輸入控制電路30和輸出比較電路40’中公共輸入時(shí)鐘信號(hào)clock和復(fù)位信號(hào)reset。

【發(fā)明內(nèi)容】

[0018]下文將給出圖1中所示半導(dǎo)體的原型示例的分析。
[0019]為了比較來(lái)自第一處理器10的輸出信號(hào)(η位)與來(lái)自第二處理器20的輸出信號(hào)(η位)，需要用于將第一處理器10的輸出信號(hào)例如延遲兩個(gè)時(shí)鐘周期的時(shí)間段的延遲電路(兩級(jí)觸發(fā)器(41，42))。如果使用如上述的兩時(shí)鐘延遲方案的這樣的電路，則為了比較第一處理器10的輸出信號(hào)(例如2000位并行輸出)與第二處理器20的輸出信號(hào)(例如2000位并行輸出)，兩級(jí)觸發(fā)器(41，42)(兩級(jí)觸發(fā)器的每級(jí)由FFXn表示)需要四千(2000X2)個(gè)I位觸發(fā)器。作為結(jié)果，電路面積增加并且功率消耗也增加。下文將根據(jù)本發(fā)明的描述和附圖揭示相關(guān)領(lǐng)域的其它問(wèn)題和本發(fā)明的新特征。
[0020]根據(jù)本發(fā)明的一個(gè)方面，一種半導(dǎo)體器件包括:第一處理器；第二處理器；第一延遲電路，將向第一處理器中輸入的信號(hào)延遲預(yù)定義數(shù)目的周期并且向第二處理器中輸入經(jīng)延遲的信號(hào)；第一壓縮電路，引入從第一處理器并行輸出的η位寬度的輸出信號(hào)并且將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)(其中m〈n);第二壓縮電路，引入從第二處理器并行輸出的η位寬度的輸出信號(hào)并且將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)；第二延遲電路，引入從第一壓縮器輸出的m位寬度的信號(hào)、將m位寬度的信號(hào)延遲預(yù)定義數(shù)目的周期的時(shí)間段并且并行輸出經(jīng)延遲的信號(hào)；以及一致性比較電路，按位將從第二延遲電路并行輸出的m位寬度的信號(hào)和從第二壓縮電路并行輸出的m位寬度的信號(hào)的對(duì)應(yīng)位相互比較以校驗(yàn)兩個(gè)信號(hào)的對(duì)應(yīng)位是否相互一致。
[0021]以將從處理器輸出的η位寬度的信號(hào)壓縮成m位寬度的信號(hào)這樣的方式配置根據(jù)本發(fā)明的以上方面的半導(dǎo)體器件，向?qū)?yīng)延遲電路中輸入m位寬度的信號(hào)，因此形成延遲電路的兩級(jí)觸發(fā)器的一級(jí)的觸發(fā)器數(shù)目從η減少成m(m〈n)。作為結(jié)果，可以抑制或者減少時(shí)鐘延遲型鎖步方案的半導(dǎo)體器件的電路面積和功率消耗的增加。
【專利附圖】

【附圖說(shuō)明】
[0022]圖1是示出半導(dǎo)體器件的原型的圖；
[0023]圖2是示出本發(fā)明的第一實(shí)施例的配置的圖；
[0024]圖3是示出根據(jù)第一實(shí)施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0025]圖4是示出根據(jù)第二實(shí)施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0026]圖5是示出根據(jù)第三實(shí)施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0027]圖6是示出根據(jù)第四實(shí)施例的輸出比較電路的配置的示例的圖；
[0028]圖7是示出根據(jù)第五實(shí)施例的一致性比較電路的配置的示例的圖；
[0029]圖8是示出根據(jù)第六實(shí)施例的半導(dǎo)體器件的配置的示例的圖；并且
[0030]圖9是示出根據(jù)第七實(shí)施例的η位至m位輸出壓縮電路的配置的示例的圖。
【具體實(shí)施方式】
[0031]參照?qǐng)D2，根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體器件包括:第一處理器(10);第二處理器(20);以及第一延遲電路(31，32)，該第一延遲電路引入向第一處理器中輸入的信號(hào)、將引入的信號(hào)延遲預(yù)定數(shù)目的周期的時(shí)間段并且向第二處理器中輸入經(jīng)延遲的信號(hào)。半導(dǎo)體器件還包括第一壓縮電路(45)，該第一壓縮電路引入從第一處理器(10)輸出的η位寬度的信號(hào)并且將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)(其中m〈n)。半導(dǎo)體器件還包括:第二壓縮電路(46)，該第二壓縮電路引入從第二處理器(20)輸出的η位寬度的信號(hào)并且將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)；第二延遲電路(41，42)，該第二延遲電路引入從第一壓縮器(45)輸出的m位寬度的信號(hào)、將m位寬度的信號(hào)延遲第一延遲電路使用的預(yù)定數(shù)目的周期的時(shí)間段并且輸出經(jīng)延遲的信號(hào)；以及一致性比較電路(43)，該一致性比較電路引入從第二延遲電路輸出的m位寬度的信號(hào)和從第二壓縮電路輸出的m位寬度的信號(hào)，并且按位相互比較兩個(gè)引入的信號(hào)的對(duì)應(yīng)位以校驗(yàn)兩個(gè)引入的信號(hào)的對(duì)應(yīng)位是否相互一致。此夕卜，第一和第二壓縮電路(45，46)中的每個(gè)壓縮電路包括作為如下電路的哈希函數(shù)(壓縮函數(shù))電路(47)，該電路將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)。
[0032]在根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件中，第一和第二壓縮電路(45，46)中的每個(gè)壓縮電路將η位寬度的信號(hào)分解成多組，包括至少一個(gè)哈希函數(shù)電路(圖5中的47i至47s或者圖4中的47i至47m)，該至少一個(gè)哈希函數(shù)電路將多組的信號(hào)之中的至少一組的信號(hào)壓縮成I位寬度的信號(hào)并且輸出I位寬度的經(jīng)壓縮的信號(hào)，并且從哈希函數(shù)電路輸出的至少一個(gè)輸出信號(hào)的位寬度的數(shù)目與剩余組的信號(hào)的位寬度(如果有任何剩余組)的數(shù)目(圖5中的d)之和為m。
[0033]可以的是在半導(dǎo)體器件中，第一和第二壓縮電路(24，25)中的每個(gè)壓縮電路被配置為將η位寬度的信號(hào)分解成m組(其中m代表組的數(shù)目)并且包括m個(gè)哈希函數(shù)(壓縮函數(shù))電路(圖4中的47i至47m)(其中m代表哈希函數(shù)電路的數(shù)目)，該哈希函數(shù)(壓縮函數(shù))電路分別將m組的信號(hào)壓縮成I位寬度的信號(hào)并且輸出I位寬度的經(jīng)壓縮的信號(hào)。
[0034]M個(gè)哈希函數(shù)(壓縮函數(shù))電路(圖4中的Ai1至47π)包括其壓縮比互不相同的至少兩個(gè)哈希函數(shù)(壓縮函數(shù))電路。
[0035]第一和第二壓縮電路(45，46)中的每個(gè)壓縮電路將η位寬度的信號(hào)分解成(s+Ι)組((s+1)代表組的數(shù)目)；輸出一組的d位寬度的信號(hào)而不改變d位寬度(d+s=m);并且包括s個(gè)哈希(壓縮函數(shù))電路(圖5中的47i至47s)(其中s代表哈希函數(shù)電路的數(shù)目)，這些哈希(壓縮函數(shù))電路分別將s組的信號(hào)的位寬度壓縮成I位寬度。
[0036]半導(dǎo)體器件還可以被配置為包括:第一采樣電路(重新定時(shí)電路)(圖6中的49)，該第一采樣電路(重新定時(shí)電路)對(duì)從第二壓縮電路(46)輸出的m位寬度的信號(hào)之中的預(yù)定k位寬度的信號(hào)進(jìn)行采樣；第二采樣電路(重新定時(shí)電路)(圖6中的48)，該第二采樣電路(重新定時(shí)電路)對(duì)從第二延遲電路(41，42)輸出的m位寬度的信號(hào)之中的與第一采樣電路采樣的信號(hào)的位數(shù)對(duì)應(yīng)的k位寬度的信號(hào)進(jìn)行采樣，其中分別向一致性比較電路(43)中輸入第一米樣電路(49)米樣的`k位寬度的信號(hào)和從第二壓縮電路(46)輸出的m位寬度的信號(hào)之中的(m-k)位寬度的剩余信號(hào)、以及第二采樣電路(48)采樣的k位寬度的信號(hào)和從第二延遲電路(41，42 )輸出的m位寬度的信號(hào)之中的(m-k)位寬度的剩余信號(hào)。
[0037]在半導(dǎo)體器件中，第一和第二采樣電路(重新定時(shí)電路)(48，49)中的每個(gè)采樣電路(重新定時(shí)電路)可以被配置為包括并聯(lián)耦合的k個(gè)觸發(fā)器(其中k代表觸發(fā)器的數(shù)目)，引入k位寬度的信號(hào)并且響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)該k位寬度的信號(hào)進(jìn)行采樣，并且輸出采樣的信號(hào)。此外，由于化解一致性比較電路(43)等所致的關(guān)鍵路徑，所以可以避免降低用于保證定時(shí)裕度等的時(shí)鐘頻率并且可以(利用高時(shí)鐘頻率)實(shí)現(xiàn)半導(dǎo)體器件的高速操作。
[0038]在半導(dǎo)體器件中，一致性比較電路(43)可以被配置為將從第二延遲電路(41，42)輸出的m位寬度的信號(hào)分解成(s+Ι)組(其中(s+Ι)代表組的數(shù)目);將從第二壓縮電路(46)輸出的m位寬度的信號(hào)分解成(s+Ι)組；包括第一一致性比較電路至第(s+Ι) 一致性比較
電路，其中第--致性比較電路將從第二延遲電路輸出的第一組的信號(hào)和從第二壓縮電路
輸出的第一組的信號(hào)相互比較并且輸出I位寬度的比較結(jié)果，并且第(s+Ι)—致性比較電路將從第二延遲電路輸出的第(s+Ι)組的信號(hào)和從第二壓縮電路輸出的第(s+Ι)組的信號(hào)相互比較并且輸出I位寬度的比較結(jié)果；并且還包括邏輯電路(圖7中的52)，該邏輯電路引入第一一致性比較電路至第(s+Ι) —致性比較電路(圖7中的SO1至50s+1)的相應(yīng)I位輸出并且輸出(s+Ι)位寬度的引入的信號(hào)的邏輯運(yùn)算結(jié)果作為通過(guò)比較從第二延遲電路輸出的m位寬度的信號(hào)和從第二壓縮電路輸出的m位寬度的信號(hào)而獲得的比較結(jié)果。
[0039]半導(dǎo)體器件也可以被配置為包括至少一個(gè)第三采樣電路(重新定時(shí)電路)(圖7中的51至51s)，該至少一個(gè)第三采樣電路(重新定時(shí)電路)引入第一一致性比較電路至第(s+Ι) —致性比較電路(圖7中的SO1至503+1)的輸出之中的至少一個(gè)預(yù)定輸出并且對(duì)該至少一個(gè)預(yù)定輸出進(jìn)行采樣，并且向邏輯電路(52)中輸入采樣的至少一個(gè)預(yù)定輸出。第三采樣電路(重新定時(shí)電路)(圖7中的Sl1至51s)也可以被配置為包括響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)輸入進(jìn)行采樣并且輸出采樣的輸入的觸發(fā)器。
[0040]半導(dǎo)體器件也可以被配置為包括對(duì)向第一和第二處理器(10，20)二者公共供應(yīng)時(shí)鐘信號(hào)或者停止向第一和第二處理器之一供應(yīng)時(shí)鐘信號(hào)施加控制的電路(圖8中的60)。
[0041]在半導(dǎo)體器件中，第一延遲電路包括在預(yù)定數(shù)目的級(jí)聯(lián)耦合的級(jí)中布置的觸發(fā)器(圖2中的31和32)，每級(jí)具有數(shù)目與輸入信號(hào)的位數(shù)對(duì)應(yīng)的并聯(lián)設(shè)置的觸發(fā)器，并且并聯(lián)設(shè)置的觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)輸入信號(hào)進(jìn)行采樣并且輸出采樣的信號(hào)。
[0042]在半導(dǎo)體器件中，第二延遲電路包括在預(yù)定數(shù)目的級(jí)聯(lián)耦合的級(jí)中的觸發(fā)器，每級(jí)具有m個(gè)并聯(lián)設(shè)置的觸發(fā)器(圖2中的41和42)(其中m代表并聯(lián)設(shè)置的觸發(fā)器的數(shù)目)，并且并聯(lián)設(shè)置的觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)輸入信號(hào)進(jìn)行采樣并且輸出采樣的信號(hào)。
[0043]在半導(dǎo)體器件中，第一和第二壓縮電路中的每個(gè)壓縮電路可以被配置為將η位寬度的信號(hào)分解成多組；并且還被配置為包括編碼電路作為與多組的信號(hào)之中的至少一組的信號(hào)對(duì)應(yīng)的哈希函數(shù)電路，該編碼電路形成關(guān)于至少一組的輸入信號(hào)的多位誤差可檢測(cè)代碼，并且輸出通過(guò)壓縮至少一組的輸入信號(hào)的位寬度而獲得的信號(hào)。圖9是示出在至少一組的數(shù)目為d的情況下第一或者第二壓縮電路(45或者46)的配置的圖。標(biāo)號(hào)474至47Ad表示d個(gè)編碼電路(其中d代表編碼電路的數(shù)目)；標(biāo)號(hào)yl至yd表示d組的信號(hào)的位寬度(其中d代表組的數(shù)目)；并且標(biāo)號(hào)zl至zd表示d組的信號(hào)的壓縮的位寬度。
[0044]可以通過(guò)將來(lái)自第一處理器(10)的η位寬度的輸出信號(hào)壓縮成m位寬度的信號(hào)、通過(guò)向延遲電路(41，42)輸入m位寬度的信號(hào)并且通過(guò)將形成延遲電路(41，42)的兩級(jí)觸發(fā)器的一級(jí)的觸發(fā)器數(shù)目從η減少成m (m〈n)來(lái)抑制或者減少時(shí)鐘延遲型鎖步方案的半導(dǎo)體器件的電路面積和功率消耗增加。此外，通過(guò)將來(lái)自第二處理器(20)的η位寬度的輸出信號(hào)壓縮成m位寬度的信號(hào)并且通過(guò)比較m位信號(hào)的信號(hào)與從延遲電路(41，42)輸出的m位寬度的信號(hào)以檢查前一信號(hào)是否與后者一致，與相互比較η位寬度的信號(hào)的情況比較可以減少半導(dǎo)體器件的電路面積和功率消耗。下文將參照附圖更具體描述以上描述的實(shí)施例。
[0045]第一實(shí)施例
[0046]圖2是示出本發(fā)明的第一實(shí)施例的配置的圖。這里，分別向圖2中的與圖1中的單元相同或者等效的單元給予與向圖1中的單元給予的標(biāo)號(hào)相同的標(biāo)號(hào)。下文如果必要?jiǎng)t將相應(yīng)地省略關(guān)于圖2中的分別與圖1中的部分重復(fù)的部分的描述。參照?qǐng)D2，這一半導(dǎo)體器件包括分別作為雙核心鎖步方案的主控核心和校驗(yàn)器核心工作的第一處理器10和第二處理器20、輸入控制電路30和輸出比較電路40。輸入控制電路30利用兩級(jí)觸發(fā)器(31，32)將向第一處理器10中輸入的信號(hào)(CPU輸入)延遲預(yù)定義時(shí)鐘周期(例如兩個(gè)時(shí)鐘周期)并且向第二處理器20中輸入經(jīng)延遲的信號(hào)。[0047]在輸出比較電路40中，在η位至m位輸出壓縮電路45將從第一處理器10輸出的η位寬度的輸出信號(hào)(主控輸出)壓縮成m位的信號(hào)之后，向兩級(jí)觸發(fā)器(41,42)中輸入m位的信號(hào)。觸發(fā)器(FF)41和42中的每個(gè)觸發(fā)器(FF)例如由邊沿觸發(fā)型D觸發(fā)器組成，每個(gè)邊沿觸發(fā)型D觸發(fā)器例如在時(shí)鐘信號(hào)的上升沿對(duì)向它的數(shù)據(jù)端子中輸入的信號(hào)進(jìn)行采樣，并且輸出采樣的信號(hào)。在每級(jí)中并聯(lián)設(shè)置的邊沿觸發(fā)型D觸發(fā)器的數(shù)目為m，并且這一數(shù)目m對(duì)應(yīng)于信號(hào)的位寬度m。這里，圖2中的“FFXm”表示并聯(lián)設(shè)置m個(gè)I位觸發(fā)器(FF)(其中m代表I位觸發(fā)器的數(shù)目)(以下附圖中的相似表達(dá)表示相似含義)。兩級(jí)觸發(fā)器(41，42)將η位至m位輸出壓縮電路45的輸出延遲由兩級(jí)觸發(fā)器(31，32)使用的相同長(zhǎng)度的延遲時(shí)間(預(yù)定義時(shí)鐘周期，例如兩個(gè)時(shí)鐘周期)。
[0048]此外，在輸出比較電路40中，η位至m位輸出壓縮電路46將從第二處理器20輸出的η位寬度的輸出信號(hào)(校驗(yàn)器輸出)壓縮成m位寬度的信號(hào)。在m位寬度的一致性比較電路43中，按位將從組成觸發(fā)器42的m個(gè)觸發(fā)器輸出的(m位寬度的)輸出信號(hào)和來(lái)自η位至m位輸出壓縮電路46的(m位寬度的)輸出信號(hào)相互比較，并且輸出I位寬度的比較結(jié)果。觸發(fā)器44與時(shí)鐘信號(hào)同步對(duì)一致性比較電路43的輸出信號(hào)進(jìn)行采樣。相同壓縮邏輯和相同配置可以應(yīng)用于η位至m位輸出壓縮電路45和46 二者。這里，在圖2中，向第一和第二處理器10和20 二者中公共輸入時(shí)鐘信號(hào)“clock”、控制時(shí)鐘信號(hào)的激活的時(shí)鐘使能信號(hào) “clock_enable” 和復(fù)位信號(hào) “reset”。
[0049]根據(jù)第一實(shí)施例，η位至m位輸出壓縮電路45將來(lái)自第一處理器10的η位寬度的輸出信號(hào)(主控信號(hào))壓縮成m位寬度的信號(hào)，并且m位寬度的壓縮的信號(hào)由兩級(jí)觸發(fā)器(41，42)延遲。將通過(guò)利用η位至m位輸出壓縮電路46壓縮來(lái)自第二處理器20的η位寬度的輸出信號(hào)(比主控輸出例如多延遲兩個(gè)時(shí)鐘周期的校驗(yàn)器輸出)而獲得的m位寬度的信號(hào)與從組成觸發(fā)器42的m個(gè)觸發(fā)器輸出的m位寬度的信號(hào)進(jìn)行比較。
[0050]根據(jù)第一實(shí)施例，在輸出比較電路40中，利用2 Xm個(gè)觸發(fā)器具體化延遲來(lái)自第一處理器10的輸出信號(hào)(主控輸出)的延遲電路(其中2Xm代表觸發(fā)器的數(shù)目)，并且利用m位寬度的一致性比較電路具體化用于比較以上兩個(gè)信號(hào)的一致性比較電路。在另一方面，在圖1中所示配置中，與來(lái)自雙核心鎖步方案的第一和第二處理器的η位寬度的輸出信號(hào)關(guān)聯(lián)，需要用于延遲來(lái)自第一處理器的η位寬度的輸出信號(hào)的2η個(gè)觸發(fā)器(其中2η代表觸發(fā)器數(shù)目)，并且需要用于比較來(lái)自第一和第二處理器的η位寬度的輸出信號(hào)的η位寬度的一致性比較電路以校驗(yàn)η位寬度的兩個(gè)信號(hào)是否相互一致。
[0051]因此，根據(jù)第一實(shí)施例，組成輸出比較電路40的兩級(jí)觸發(fā)器(41，42)的觸發(fā)器數(shù)目從2Χη (在圖1中)減少成2Xm (在圖2中)。此外，根據(jù)這一實(shí)施例，一致性比較電路
43比較的信號(hào)的位數(shù)從η減少成m。因此，即使從處理器10或者20輸出的信號(hào)的位數(shù)增加，也可以抑制電路面積的增加和功率消耗的增加。
[0052]圖3是示出圖2中所示η位至m位輸出壓縮電路45 (或者46)的配置的圖。η位至m位輸出壓縮電路45 (或者46)使用哈希函數(shù)(哈希函數(shù)電路)47作為壓縮函數(shù)。哈希函數(shù)47向數(shù)據(jù)分配代表數(shù)據(jù)的值(哈希值)。在這一情況下，哈希函數(shù)47將η位寬度的信號(hào)壓縮成m位寬度的信號(hào)(哈希值)。哈希函數(shù)47將η位寬度的輸入(該輸入可以最多取2η個(gè)值)映射到m位寬度的哈希值(該哈希值可以最多取2m個(gè)值)。有哈希函數(shù)向不同輸入分配相同哈希值的情況(這一情況將在下文中稱為哈希值沖突)。在將8位寬度的輸入(該輸入可以最多取256個(gè)值)映射到4位寬度的值(該值可以最多取32個(gè)值)時(shí)，有例如向八個(gè)不同輸入公共分配一個(gè)哈希值的情況。如果η位寬度的信號(hào)落在2m個(gè)固定值內(nèi)(其中2-為固定值的數(shù)目)，則有可能配置可以避免哈希值沖突的哈希函數(shù)(這一哈希函數(shù)稱為完全哈希函數(shù))。
[0053]第二實(shí)施例
[0054]圖4是示出根據(jù)第二實(shí)施例的η位至m位輸出壓縮電路45 (或者46)的配置的示例的圖。在第二實(shí)施例中，以將η位的信號(hào)分解成一些組并且將每組的壓縮級(jí)別設(shè)置成可變這樣的方式配置η位至m位輸出壓縮電路45 (或者46)。換而言之，將η位寬度的信號(hào)分解成m組(pi位寬度的第一組、p2位寬度的第二組至pm位寬度的第m組)。在圖4中的p1、p2至pm、m和η之間的關(guān)系由等式(I)給出。
[0055]
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一處理器； 第二處理器； 第一延遲電路，其引入向所述第一處理器中輸入的信號(hào)、將引入的信號(hào)延遲預(yù)定義數(shù)目的周期的時(shí)間段并且向所述第二處理器中輸入經(jīng)延遲的信號(hào)； 第一壓縮電路，其引入從所述第一處理器輸出的η位寬度的信號(hào)并且將所述η位寬度的信號(hào)壓縮成m位寬度的信號(hào)(其中m〈n)； 第二壓縮電路，其引入從所述第二處理器輸出的η位寬度的信號(hào)并且將所述η位寬度的信號(hào)壓縮成m位寬度的信號(hào)； 第二延遲電路，其引入從所述第一壓縮器輸出的所述m位寬度的信號(hào)、將所述m位寬度的信號(hào)延遲所述第一延遲電路使用的所述預(yù)定義數(shù)目的周期的時(shí)間段并且輸出經(jīng)延遲的信號(hào)；以及 一致性比較電路，其引入從所述第二延遲電路輸出的所述m位寬度的信號(hào)和從所述第二壓縮電路輸出的所述m位寬度的信號(hào)，并且逐比特比較兩個(gè)引入的信號(hào)的對(duì)應(yīng)位以校驗(yàn)所述兩個(gè)引入的信號(hào)的對(duì)應(yīng)位是否相互一致。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個(gè)壓縮電路包括將所述η位寬度的信號(hào)壓縮成所述m位寬度的信號(hào)的哈希函數(shù)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個(gè)壓縮電路: 將所述η位寬度的信號(hào)分解成多組；并且 包括至少一個(gè)哈希函數(shù)電路，所述至少一個(gè)哈希函數(shù)電路將所述多組的信號(hào)中的至少一組的信號(hào)壓縮成I位寬度的信號(hào)并且輸出I位寬度的壓縮信號(hào)， 其中從所述哈希函數(shù)電路輸出的所述至少一個(gè)輸出信號(hào)的位寬度的數(shù)目與剩余組的信號(hào)的位寬度的數(shù)目之和為m。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個(gè)壓縮電路: 將所述η位寬度的信號(hào)分解成m組(其中m代表所述組的數(shù)目)；并且包括m個(gè)哈希函數(shù)電路(其中m代表所述哈希函數(shù)電路的數(shù)目)，所述m個(gè)哈希函數(shù)電路分別將所述m組的信號(hào)壓縮成I位寬度的信號(hào)并且輸出1位寬度的壓縮信號(hào)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中所述m個(gè)哈希函數(shù)電路包括壓縮比互不相同的至少兩個(gè)哈希函數(shù)電路。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個(gè)壓縮電路: 將所述n位寬度的信號(hào)分解成(s+1)組(其中(s+1)代表所述組的數(shù)目)； 輸出一組的d位寬度的信號(hào)而未改變所述d位寬度(d+s=m);并且包括s個(gè)哈希函數(shù)電路(其中s代表所述哈希函數(shù)電路的數(shù)目)，所述s個(gè)哈希函數(shù)電路分別將s組的信號(hào)的位寬度壓縮成I位寬度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括:第一采樣電路，其對(duì)從所述第二壓縮電路輸出的所述m位寬度的信號(hào)之中的預(yù)定k位寬度的信號(hào)進(jìn)行采樣；以及 第二采樣電路，其對(duì)從所述第二延遲電路輸出的所述m位寬度的信號(hào)之中的與所述第一采樣電路采樣的所述信號(hào)的位寬度對(duì)應(yīng)的k位寬度的信號(hào)進(jìn)行采樣， 其中分別向所述一致性比較電路中輸入所述第一采樣電路采樣的k位寬度的信號(hào)和從所述第二壓縮電路輸出的所述m位寬度的信號(hào)之中的(m-k)位寬度的剩余信號(hào)、以及所述第二采樣電路采樣的k位寬度的信號(hào)和從所述第二延遲電路輸出的所述m位寬度的信號(hào)之中的(m-k)位寬度的剩余信號(hào)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 所述第一采樣電路和所述第二采樣電路中的每個(gè)采樣電路包括k個(gè)觸發(fā)器(其中k代表所述觸發(fā)器的數(shù)目)，所述k個(gè)觸發(fā)器被并聯(lián)耦合，引入所述k位寬度的信號(hào)并且響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)所述k位寬度的信號(hào)進(jìn)行采樣，并且輸出采樣的信號(hào)。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述一致性比較電路: 將從所述第二延遲電路輸出的所述 m位寬度的信號(hào)分解成(s+1)組(其中(s+1)代表所述組的數(shù)目)； 將從所述第二壓縮電路輸出的所述m位寬度的信號(hào)分解成(s+1)組； 包括第一一致性比較電路至第(s+1) —致性比較電路， 其中所述第一一致性比較電路相互比較從所述第二延遲電路輸出的第一組的信號(hào)和從所述第二壓縮電路輸出的第一組的信號(hào)并且輸出I位寬度的比較結(jié)果，并且所述第(s+1) 一致性比較電路相互比較從所述第二延遲電路輸出的第(s+1)組的信號(hào)和從所述第二壓縮電路輸出的第(s+1)組的信號(hào)并且輸出I位寬度的比較結(jié)果；并且 還包括邏輯電路，所述邏輯電路引入所述第一一致性比較電路至所述第(s+1)—致性比較電路的相應(yīng)I位輸出并且輸出引入的(s+1)位寬度的信號(hào)的邏輯運(yùn)算結(jié)果作為通過(guò)比較從所述第二延遲電路輸出的所述m位寬度的信號(hào)和從所述第二壓縮電路輸出的所述m位寬度的信號(hào)而獲得的比較結(jié)果。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，包括至少一個(gè)第三采樣電路，所述至少一個(gè)第三采樣電路引入所述第一一致性比較電路至所述第(s+1)—致性比較電路的輸出之中的至少一個(gè)預(yù)定輸出并且對(duì)所述至少一個(gè)預(yù)定輸出進(jìn)行采樣，并且向所述邏輯電路中輸入采樣的至少一個(gè)預(yù)定輸出。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件， 其中所述第三采樣電路被配置為包括觸發(fā)器，所述觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)的觸發(fā)沿對(duì)輸入進(jìn)行采樣并且輸出采樣的輸入。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括對(duì)向第一處理器和第二處理器二者公共供應(yīng)時(shí)鐘信號(hào)或者停止向所述第一處理器和所述第二處理器之一供應(yīng)所述時(shí)鐘信號(hào)施加控制的電路。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一延遲電路包括在預(yù)定數(shù)目的級(jí)聯(lián)耦合的級(jí)中布置的觸發(fā)器，所述級(jí)中的每級(jí)具有數(shù)目與所述輸入信號(hào)的位數(shù)對(duì)應(yīng)的并聯(lián)設(shè)置的觸發(fā)器，并且所述并聯(lián)設(shè)置的觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)的邊沿觸發(fā)對(duì)所述輸入信號(hào)進(jìn)行采樣并且輸出采樣的信號(hào)。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第二延遲電路包括在預(yù)定數(shù)目的級(jí)聯(lián)耦合的級(jí)中布置的觸發(fā)器，所述級(jí)中的每級(jí)具有m個(gè)并聯(lián)設(shè)置的觸發(fā)器(其中m代表所述并聯(lián)設(shè)置的觸發(fā)器的數(shù)目)，并且所述并聯(lián)設(shè)置的觸發(fā)器響應(yīng)于時(shí)鐘信號(hào)的邊沿觸發(fā)對(duì)所述輸入信號(hào)進(jìn)行采樣并且輸出采樣的信號(hào)。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個(gè)壓縮電路: 將所述n位寬度的信號(hào)分解成多組；并且 還包括編碼電路作為與所述多組的所述信號(hào)之中的至少一組的信號(hào)對(duì)應(yīng)的哈希函數(shù)電路，所述編碼電路形成關(guān)于所述至少一組的所述輸入信號(hào)的多位誤差可檢測(cè)代碼，并且輸出通過(guò)壓縮所述至少一組的所述輸入信號(hào)的位寬度而獲得的信號(hào)。
【文檔編號(hào)】G06F11/00GK103778028SQ201310487949
【公開日】2014年5月7日 申請(qǐng)日期:2013年10月17日 優(yōu)先權(quán)日:2012年10月18日
【發(fā)明者】伊藤雅之 申請(qǐng)人:瑞薩電子株式會(huì)社