專利名稱：時鐘數(shù)據(jù)恢復(fù)電路和時鐘數(shù)據(jù)恢復(fù)方法
技術(shù)領(lǐng)域：
這里討論的實施例涉及處理器。
背景技術(shù)：
近年來，廣泛使用包括處理器(CPU)的半導(dǎo)體處理裝置。例如在汽車中，安裝了大約100個半導(dǎo)體處理裝置。作為用于特定應(yīng)用的半導(dǎo)體處理裝置，從成本角度出發(fā)，使用通用半導(dǎo)體處理裝置。在半導(dǎo)體處理裝置的實際使用中，在很多情況下重復(fù)進(jìn)行特定應(yīng)用中的專門處理，并頻繁執(zhí)行特定指令。因此，為了迅速響應(yīng)請求，將用戶應(yīng)用最優(yōu)化，使用包括處理器的半導(dǎo)體處理裝置，其中對于每個應(yīng)用，向所述處理器添加了專用指令。在這樣的處理器中，一般使用這樣的方法其中為附加指令設(shè)置專用接口，并分配專用操作碼。圖IA是示出包括添加了特定指令的處理器的計算機(jī)的硬件構(gòu)造的示意圖。將這·樣的計算機(jī)實現(xiàn)為半導(dǎo)體處理裝置，且半導(dǎo)體處理裝置包括在各個部件中。在圖IA中，粗箭頭線指示數(shù)據(jù)的流動，細(xì)箭頭線指示指令的流動，虛箭頭線指示指令操作控制信號的流動。如圖IA所示，計算機(jī)具有處理器11、指令存儲器21、數(shù)據(jù)存儲器22以及處理附加指令的專用處理運算器23。處理器11具有指令譯碼部12、運算器13、寄存器文件(registerfile) 14以及數(shù)據(jù)傳輸模塊15。指令譯碼部12提取從指令存儲器21讀取的指令，通過將提取的指令譯碼，產(chǎn)生指令操作控制信號(操作代碼操作碼)，以用于在運算器13中執(zhí)行，并將操作碼輸出到運算器13。此外，指令譯碼部12將用于執(zhí)行指令的數(shù)據(jù)的信息發(fā)送到數(shù)據(jù)傳輸模塊15。數(shù)據(jù)傳輸模塊15從數(shù)據(jù)存儲器22讀取用于執(zhí)行指令的數(shù)據(jù)并將數(shù)據(jù)存儲在寄存器文件14中。運算器13根據(jù)操作碼處理寄存器文件14中存儲的數(shù)據(jù)(存在不使用數(shù)據(jù)的情況)并將處理結(jié)果的數(shù)據(jù)存儲在寄存器文件14中。數(shù)據(jù)傳輸模塊15從寄存器文件14讀取處理結(jié)果的數(shù)據(jù)并將數(shù)據(jù)存儲在數(shù)據(jù)存儲器22中。以上是處理器的一般操作。當(dāng)專用處理運算器23處理附加指令時，專用處理運算器23被連接到處理器11。處理器11具有接口，以連接專用處理運算器23。當(dāng)通過指令譯碼部12譯碼的指令是附加指令時，接口將指令操作控制信號(操作碼)輸出到專用處理運算器23，并且數(shù)據(jù)在專用處理運算器23與寄存器文件14之間輸入和輸出。具有接口和運算器13的部分被稱為運算部。專用處理運算器23根據(jù)對應(yīng)于附加指令的操作碼處理寄存器文件14中存儲的數(shù)據(jù)，并將處理結(jié)果的數(shù)據(jù)存儲在寄存器文件14中。圖IB是示出指令譯碼部12持有的指令代碼映射圖的示例的示意圖。指令譯碼部12具有指令代碼映射圖，指令代碼映射圖存儲對應(yīng)于指令的操作碼，并讀取和輸出對應(yīng)于輸入指令的操作碼。圖IB示出4X8指令代碼映射圖，并針對32個指令產(chǎn)生操作碼。例如，將附加指令分配給第四行的1X8區(qū)域，將通過運算器13執(zhí)行的通用指令分配給第一行至第三行的3X8區(qū)域。
如圖IB所示，在32個指令區(qū)中，將8個指令區(qū)分配給附加指令。因此，通用指令被限制為24個，附加指令被限制為8個。因此，難以充分定義可執(zhí)行通用指令以及可執(zhí)行附加指令的數(shù)量。不僅在連接處理附加指令的專用處理運算器23以執(zhí)行附加指令時，而且在運算器13執(zhí)行除了基本指令之外的專門指令時，小數(shù)量的指令產(chǎn)生問題。如果將指令代碼映射圖擴(kuò)展，則可執(zhí)行指令的數(shù)量增加。但是，這要求表示指令代碼的比特的數(shù)量增加，并且因此，處理器的電路規(guī)模顯著增加。相關(guān)文獻(xiàn)[專利文獻(xiàn)I]日本特開專利文獻(xiàn)No.H05-88885[專利文獻(xiàn)2]日本特開專利文獻(xiàn)No.Hll-212804[專利文獻(xiàn)3]日本特開專利文獻(xiàn)No.2001-184209 [專利文獻(xiàn)4]日本特開專利文獻(xiàn)Νο·Η07-13758[專利文獻(xiàn)5]日本特開專利文獻(xiàn)No.2004-51104
發(fā)明內(nèi)容
根據(jù)實施例，利用通過處理器持有的功能，以適合于實際應(yīng)用的形式實現(xiàn)能夠增加可執(zhí)行指令數(shù)量的處理器。根據(jù)實施例的方案，一種處理器包括運算器，配置為執(zhí)行指令；指令譯碼部，配置為將運算器中執(zhí)行的指令譯碼，并輸出操作碼；以及中斷寄存器，配置為接收中斷信號，其中指令譯碼部包括指令代碼映射圖，該指令代碼映射圖存儲對應(yīng)于指令的操作碼并根據(jù)輸入的指令輸出操作碼，指令代碼映射圖將待輸出的多組操作碼存儲為對應(yīng)于附加指令的切換操作碼，附加指令是指令的一部分，并且指令代碼映射圖根據(jù)中斷信號切換多組切換操作碼。在根據(jù)實施例的處理器中，通過對應(yīng)于中斷信號切換指令代碼映射圖，以適合于實際應(yīng)用的形式增加可執(zhí)行指令的數(shù)量。


圖IA是安裝有添加了指令的處理器的通用計算機(jī)的硬件概要的構(gòu)造示意圖。圖IB是示出指令譯碼部持有的指令代碼映射圖的示例的示意圖。圖2是第一實施例的計算機(jī)的硬件概要的構(gòu)造示意圖。圖3是示出中斷寄存器(REG)的構(gòu)造的示意圖。圖4A至圖4D分別是示出指令譯碼部中的指令譯碼映射圖，并示出附加指令區(qū)中操作碼對應(yīng)于中斷號碼I至4的變化的示意圖。圖5是示出第一實施例的計算機(jī)中指令譯碼部的構(gòu)造的示意圖。圖6是示出使用附加指令的中斷處理的程序示例的示意圖。圖7是示出將中斷信號輸入處理器并切換附加指令譯碼器的定時的時序圖。圖8是第二實施例的計算機(jī)的硬件概要的構(gòu)造示意圖。
具體實施例方式圖2是第一實施例的計算機(jī)的硬件概要的構(gòu)造示意圖。
第一實施例的計算機(jī)具有處理器31、指令存儲器21、數(shù)據(jù)存儲器22以及處理附加指令的專用處理運算器23。處理器31具有指令譯碼部32、運算器33、寄存器文件34、數(shù)據(jù)傳輸模塊35以及中斷寄存器(REG) 36。指令譯碼部32具有附加指令譯碼器42。接收包括在半導(dǎo)體處理裝置的芯片的內(nèi)部和外部產(chǎn)生的中斷信號的處理器是公知的。處理器31分支到中斷操作器并響應(yīng)于中斷信號進(jìn)行中斷處理，并且在完成中斷處理時通過返回(RETI)指令返回進(jìn)行初始處理。中斷信號具有多中斷結(jié)構(gòu)，其中根據(jù)執(zhí)行優(yōu)先級來分配中斷號碼。在進(jìn)行中斷處理時，如果接收具有較高優(yōu)先級的中斷信號，則處理器31中止中斷處理并進(jìn)行具有較高優(yōu)先級的中斷處理，并且在完成具有較高優(yōu)先級的中斷處理時返回到中止的中斷處理。中斷寄存器36是保留中斷號碼的寄存器，從處理器31分支到中斷操作器直到處理器31通過RETI指令返回初始處理，中斷寄存器36保留中斷號碼。圖3是示出中斷寄存器(REG)36的構(gòu)造的示意圖。為了如上所述根據(jù)優(yōu)先級保留
多個中斷號碼，中斷寄存器36具有堆疊結(jié)構(gòu)并根據(jù)保留的中斷號碼輸出通知信號。返回圖2，指令譯碼部32提取從指令存儲器21讀取的指令，將提取的指令譯碼，并產(chǎn)生指令操作控制信號(操作碼)，用于在運算器33或?qū)Ｓ锰幚磉\算器23中執(zhí)行。當(dāng)譯碼出的指令是要在運算器33中執(zhí)行的通用指令時，產(chǎn)生的操作碼被輸出到運算器33，當(dāng)譯碼出的指令是要在專用處理運算器23中執(zhí)行的附加指令時，產(chǎn)生的操作碼被輸出到專用處理運算器23。使用指示來自中斷寄存器36的中斷號碼的通知信號，在附加指令譯碼器42中通過對每個中斷號碼個別地將指令譯碼，做出指令是否為附加指令的確定。此外，附加指令譯碼器42根據(jù)中斷號碼切換指令代碼映射圖。指令譯碼部32將操作碼輸出到運算器13或者專用處理運算器23，并且同時，將用于指令執(zhí)行的數(shù)據(jù)的信息發(fā)送到數(shù)據(jù)傳輸模塊35。數(shù)據(jù)傳輸模塊35從數(shù)據(jù)存儲器22讀取用于執(zhí)行指令的數(shù)據(jù)并將數(shù)據(jù)存儲在寄存器文件34中。運算器33根據(jù)操作碼處理寄存器文件34中存儲的數(shù)據(jù)并將處理結(jié)果的數(shù)據(jù)存儲在寄存器文件34中。數(shù)據(jù)傳輸模塊35從寄存器文件34讀取處理結(jié)果的數(shù)據(jù)并將數(shù)據(jù)存儲在數(shù)據(jù)存儲器22中。如上所述，除了中斷寄存器36接收中斷信號以及根據(jù)中斷寄存器36中的中斷信號的接收狀態(tài)控制附加指令譯碼器42之外，第一實施例的計算機(jī)的構(gòu)造和操作與圖I中說明的通用計算機(jī)的一樣。圖4A至圖4D分別是示出指令譯碼部32中的指令譯碼映射圖，并示出附加指令區(qū)中操作碼對應(yīng)于中斷號碼I至4的變化的示意圖。中斷號碼I的中斷信號啟動定時器處理操作器，中斷號碼2的中斷信號啟動時鐘處理操作器，中斷號碼3的中斷信號啟動看門狗復(fù)位處理操作器，中斷號碼4的中斷信號啟動DMA傳輸操作器。在進(jìn)行定時器處理操作器中的處理時，將中斷號碼I的中斷信號輸入處理器31。響應(yīng)于此，指令譯碼映射圖被切換到另一個，因此第四行后半部分的四個指令對應(yīng)于定時器處理操作器的處理中使用的附加指令。當(dāng)在輸入中斷號碼I的中斷信號之后，定時器處理操作器運行時，附加指令譯碼器42將輸入指令譯碼映射圖第四行后半部分的四個指令代碼時在圖4A的指令譯碼映射圖中指定的操作碼輸出。類似地，當(dāng)在輸入中斷號碼2的中斷信號之后，時鐘處理操作器運行時，附加指令譯碼器42將輸入指令譯碼映射圖第四行后半部分的四個指令代碼時在圖4B的指令譯碼映射圖中指定的操作碼輸出。當(dāng)在輸入中斷號碼3或中斷號碼4的中斷信號之后，看門狗復(fù)位處理操作器或DMA傳輸操作器運行時，將圖4C或圖4D的指令譯碼映射圖中指定的操作碼輸出。當(dāng)輸入除了指令譯碼映射圖的附加指令區(qū)之外區(qū)域中的指令，也就是圖4A至圖4D第一行至第三行的24個指令以及第四行前半部分的四個指令時，將對應(yīng)于各個區(qū)域的相同操作碼輸出，而不管中斷信號的輸入如何。如上所述，指令譯碼映射圖中32個指令區(qū)的28個指令區(qū)是正常指令區(qū)，4個指令區(qū)是附加指令區(qū)，并且將4個附加指令區(qū)形成為對于各個中斷號碼不同的附加指令區(qū)，因此，總共實現(xiàn)16個附加指令。因此，與圖IB中的示例相比，實現(xiàn)的正常指令的數(shù)量增加4個，附加指令的數(shù)量增加8個。如上所述，使用安裝添加了專用指令的處理器的半導(dǎo)體處理裝置，但是，用戶應(yīng)用的分析已經(jīng)弄清楚，在很多情況下是對應(yīng)于中斷處理來使用附加指令。結(jié)果，即使像在第一實施例中一樣，根據(jù)中斷信號的種類將對應(yīng)于附加指令區(qū)的附加指令切換到另一個，實際上也不會出現(xiàn)問題。換言之，即使使得只在特定中斷處理中使用附加指令，也不會出現(xiàn)問題。此外，在第一實施例中，只輸入啟動中斷操作器的中斷信號，不加入或輸入指令切換指令譯碼映射圖中附加指令區(qū)的信號，因此，抑制了信號數(shù)量和步驟數(shù)量的增加?？蓪⑾嗤浮ち顔为氈付椴煌袛嗵幚碇械母郊又噶?。圖5是示出第一實施例的計算機(jī)中指令譯碼部32的構(gòu)造的示意圖。如圖5所示，指令譯碼部32具有通用指令譯碼器41、附加指令譯碼器42A至42D、附加指令操作碼選擇電路43、最終選擇電路44、OR(或)門45以及AND (與)門46。通用指令譯碼器41將除了附加指令之外的通用指令譯碼并輸出通用操作碼。附加指令譯碼器42A至42D分別將附加指令譯碼并輸出對應(yīng)于中斷號碼的附加指令操作碼。例如，附加指令譯碼器42A輸出對應(yīng)于圖4A中中斷號碼I的附加指令區(qū)中指令代碼的操作碼。類似地，附加指令譯碼器42B至42D輸出對應(yīng)于圖4B至圖4D中附加指令區(qū)的操作碼。附加指令譯碼器42A至42D中的每一個將附加指令譯碼，并且同時，產(chǎn)生指示譯碼成功的Valid信號，并連同附加指令操作碼一起輸出Valid信號。如果附加指令不在有效區(qū)中并且未譯碼，即，將NOP (無操作)譯碼，則Valid信號被取消。附加指令操作碼選擇電路43根據(jù)從中斷寄存器36輸出的通知信號選擇從附加指令譯碼器42A至42D輸出的附加指令操作碼。例如，當(dāng)通知信號指示中斷信號I時，附加指令操作碼選擇電路43選擇附加指令譯碼器42A的輸出。類似地，當(dāng)通知信號指示中斷信號
2、3或4時，附加指令操作碼選擇電路43選擇從附加指令譯碼器42B、42C或42D輸出的附加指令操作碼。此外，附加指令操作碼選擇電路43計算從附加指令譯碼器42A至42D輸出的Valid信號的邏輯和，并且當(dāng)從任何一個附加指令譯碼器42A至42D輸出的Valid信號有效時，輸出“1”，否則輸出“O”。OR門45計算通知信號的邏輯和。當(dāng)任何一個中斷操作器被啟動時計算結(jié)果為“1”，當(dāng)沒有中斷操作器被啟動時計算結(jié)果為“O”。AND門計算Valid信號與OR門45的邏輯積。當(dāng)任何一個中斷操作器被啟動并且將附加指令有效譯碼時計算結(jié)果為“1”，否則計算結(jié)果為“O”。最終選擇電路44當(dāng)AND門的輸出為“O”時選擇從通用指令譯碼器41輸出的通用操作碼，或者，當(dāng)AND門41的輸出為“I”時選擇從附加指令操作碼選擇電路43輸出的附加指令操作碼。
圖6是示出使用附加指令的中斷處理的程序示例的示意圖。該中斷處理是定時器處理。在此程序中，即使是在通用指令中明確規(guī)定的內(nèi)容，如果處理對于各個中斷操作器是明確的，則也可以預(yù)先作為譯碼信息而包含進(jìn)來，而不需要在指令代碼中定義該處理。結(jié)果，指令代碼尺寸被最小化。在此示例中，使用定時器控制寄存器，但是，在使用看門狗定時器控制寄存器的情況下，這也是一樣的。此外，在各個專用中斷處理操作器中進(jìn)行訪問時，兩個控制寄存器是相互獨立的。因此，可使用相同的指令代碼來讀取各個狀態(tài)寄存器，并且因此，不增加指令代碼尺寸。圖7是示出將中斷信號輸入處理器31并且附加指令譯碼器42A至42D切換的定時的流程圖。如圖7所示，在沒有輸入中斷的狀態(tài)下，輸入中斷信號1，并且因此，從中斷寄存器36輸出的通知信號為“1”，如果輸入附加指令，那么導(dǎo)致這樣的狀態(tài)選擇從附加指令譯碼器42A輸出的附加操作碼。當(dāng)提取的指令代碼不在附加指令區(qū)時，選擇通用指令。如果在對應(yīng)于中斷信號I的中斷操作器的處理周期里輸入具有較高優(yōu)先級的中斷信號2，則處理器31將控制移動到具有較高優(yōu)先級的中斷處理，并且此時，中斷寄存器36的輸出切換為“2”。當(dāng)完成對應(yīng)于中斷信號2的中斷處理并輸出返回指令(RETI)信號時，中斷處理的控制移動到對應(yīng)于被擱置的中斷信號I的中斷操作器。為了簡單起見，將第一實施例中示作示例的附加指令取為計算指令。但是，附加指令不限于計算指令，并且附加指令可以是加載/存儲(load/store)或分支(branch)指令。此外在第一實施例中，為了在接收到中斷號碼后切換指令空間的頁面，處理器可以通過對中斷寄存器的寄存器寫入訪問或者通過軟件引起延遲中斷而切換指令空間的頁面。在第一實施例中，通過中斷信號啟動中斷處理操作器，并且從存儲器21連續(xù)讀取指令，并進(jìn)行中斷處理。與此不同，在下述第二實施例中，將描述中斷處理中進(jìn)行的處理的一系列指令序列的一部分存儲在處理器中，并且在啟動中斷處理操作器時，通過利用處理器中存儲的指令序列來進(jìn)行中斷處理。處理器中存儲的指令序列是通過附加指令啟動的一系列指令。圖8是第二實施例的計算機(jī)的硬件概要的構(gòu)造示意圖。第二實施例的計算機(jī)與第一實施例的計算機(jī)的不同在于處理器51中具有序列器 52和指令選擇電路53，而其他部件相同。序列器52存儲描述中斷處理中進(jìn)行的處理的一系列指令序列的一部分，并通過附加指令啟動指令序列。當(dāng)指令從序列器52輸出時，指令選擇電路53選擇從序列器52輸出的指令，在其他情況下選擇從指令存儲器21讀取的指令。在第二實施例中，處理器51在沒有中斷操作器被啟動的狀態(tài)下，從指令存儲器21讀取指令并進(jìn)行正常處理。當(dāng)輸入中斷信號時，像在第一實施例中一樣，根據(jù)中斷信號的種類將指令譯碼映射圖的附加指令區(qū)切換到另一個。當(dāng)從指令存儲器21提取的附加指令是啟動序列器52中存儲的指令序列的附加指令時，根據(jù)從序列器52輸出的指令進(jìn)行中斷處理。當(dāng)從指令存儲器21提取的附加指令不是啟動序列器52中存儲的指令序列的附加指令時，進(jìn)行與第一實施例的中斷處理相同的中斷處理。雖然說明了第一實施例和第二實施例，但是可以有各種修改示例。例如，在第一實施例和第二實施例中，將如下情況作為示例給出說明其中連接執(zhí)行附加指令的專用處理運算器23，并根據(jù)中斷信號的種類將指令譯碼映射圖的附加指令區(qū)切換到另一個。但是，可將第一實施例和第二實施例的構(gòu)造類似地應(yīng)用于不連接專用處理運算器23的情況。例如，將對應(yīng)于指令譯碼映射圖的附加指令區(qū)的區(qū)域取為切換區(qū)，并根據(jù)中斷信號的種類將該切 換區(qū)中的指令切換到對應(yīng)于中斷處理的種類的指令。在這種情況下，通過根據(jù)中斷信號的種類將對應(yīng)于切換區(qū)的指令切換到適合于中斷處理的專門附加指令，也可以在實際應(yīng)用中利用用戶期望的指令，而不增加信號數(shù)量和步驟數(shù)量。
權(quán)利要求
1.一種處理器，包括 運算器，配置為執(zhí)行指令； 指令譯碼部，配置為將所述運算器中執(zhí)行的指令譯碼，并輸出操作碼；以及 中斷寄存器，配置為接收中斷信號，其中 所述指令譯碼部包括指令代碼映射圖，所述指令代碼映射圖存儲對應(yīng)于指令的操作碼并根據(jù)輸入的指令輸出所述操作碼，以及 所述指令代碼映射圖將待輸出的多組操作碼存儲為對應(yīng)于附加指令的切換操作碼，所述附加指令是所述指令的一部分，并且所述指令代碼映射圖根據(jù)所述中斷信號切換多組切換操作碼。
2.根據(jù)權(quán)利要求I的處理器，其中 所述指令譯碼部包括 通用指令譯碼器，配置為將除了所述附加指令之外的通用指令譯碼并輸出通用操作碼； 與所述多組相對應(yīng)的多個附加指令譯碼器，所述多個附加指令譯碼器配置為將所述附加指令譯碼并輸出附加操作碼； 操作碼選擇電路，配置為根據(jù)所述中斷寄存器的數(shù)據(jù)選擇從所述多個附加指令譯碼器輸出的附加操作碼；以及 最終選擇電路，配置為從所述通用指令譯碼器輸出的所述通用操作碼以及從所述操作碼選擇電路輸出的所述附加操作碼的其中之一。
3.根據(jù)權(quán)利要求I的處理器，其中 所述中斷信號具有多中斷關(guān)系，以及 所述中斷寄存器具有堆疊結(jié)構(gòu)。
4.根據(jù)權(quán)利要求2的處理器，其中 所述中斷信號具有多中斷關(guān)系，以及 所述中斷寄存器具有堆疊結(jié)構(gòu)。
5.根據(jù)權(quán)利要求I至4任一項的處理器，包括序列器，所述序列器配置為存儲要通過多組指令中包括的連續(xù)指令處理的指令的系列，其中 所述序列器響應(yīng)于所述指令譯碼部對所述連續(xù)指令的檢測，將所述指令的系列輸出到所述指令譯碼部。
全文摘要
本申請涉及時鐘數(shù)據(jù)恢復(fù)電路和時鐘數(shù)據(jù)恢復(fù)方法。公開了一種處理器，其包括以下部件運算器，配置為執(zhí)行指令；指令譯碼部，配置為將運算器中執(zhí)行的指令譯碼，并輸出操作碼；以及中斷寄存器，配置為接收中斷信號，其中指令譯碼部包括指令代碼映射圖，指令代碼映射圖存儲對應(yīng)于指令的操作碼并根據(jù)輸入的指令輸出操作碼，以及指令代碼映射圖將待輸出的多組操作碼存儲為對應(yīng)于附加指令的切換操作碼，并根據(jù)中斷信號切換多組切換操作碼，所述附加指令是所述指令的一部分。
文檔編號G06F9/48GK102955683SQ20121031034
公開日2013年3月6日 申請日期2012年8月22日 優(yōu)先權(quán)日2011年8月22日
發(fā)明者辻雅之 申請人:富士通半導(dǎo)體股份有限公司