專利名稱：基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及FPGA (現(xiàn)場可編程門陣列)上功能模塊，尤其涉及FPGA上隨機數(shù)發(fā)生器的實現(xiàn)。
背景技術(shù)：
隨著科學(xué)技術(shù)的發(fā)展，隨機數(shù)發(fā)生器在許多方面有著廣泛的應(yīng)用，如通信安全、模擬和測試、神經(jīng)網(wǎng)絡(luò)的計算，隨機性能的仿真，數(shù)字系統(tǒng)的內(nèi)建自檢測，游戲以及電子政務(wù)和電子商務(wù)系統(tǒng)等等。目前在密碼學(xué)領(lǐng)域中隨機數(shù)發(fā)生器的應(yīng)用更加廣泛。隨機數(shù)在密碼技術(shù)中是非常重要的，密鑰管理、眾多的密碼學(xué)協(xié)議、數(shù)字簽名和身份認證等都要用到隨機數(shù)。對于密碼系統(tǒng)的安全性來說，每個組件都是很重要的。一個組件設(shè)計的失敗可能使整、個密碼系統(tǒng)崩潰。而密碼隨機數(shù)常常被用作密鑰，補充信息，輔助信息和初始化向量。對每一個組件來說，使用一個好的RNG (隨機數(shù)發(fā)生器)是必要的。在密碼學(xué)領(lǐng)域中，無論是非對稱算法中的私鑰，還是對稱算法中的密鑰，其原始鑰匙都是由隨機數(shù)發(fā)生器產(chǎn)生的。在密碼學(xué)應(yīng)用的許多場合，往往希望產(chǎn)生的隨機數(shù)是完全不可預(yù)測和真正隨機的，人們將這種情況下的隨機數(shù)發(fā)生器稱作TRNG (真隨機數(shù)發(fā)生器)，它有別于PRNG (偽隨機數(shù)發(fā)生器)，因為后者往往是基于計算機特定算法而產(chǎn)生。目前，適于FPGA芯片的隨機數(shù)發(fā)生器的研究主要集中于基于環(huán)形振蕩器的隨機數(shù)發(fā)生器、基于鎖相環(huán)的隨機數(shù)發(fā)生器和偽隨機數(shù)發(fā)生器，其中
基于環(huán)形振蕩器的隨機數(shù)發(fā)生器和基于鎖相環(huán)的隨機數(shù)發(fā)生器，能夠產(chǎn)生高質(zhì)量的隨機數(shù)序列。但是隨機數(shù)的產(chǎn)生速度較慢，隨機數(shù)的產(chǎn)生速度很難超過10~6bit/s，而且基于鎖相環(huán)的隨機數(shù)發(fā)生器還得依靠鎖相環(huán)，而有些FPGA芯片并不具有鎖相環(huán)。多環(huán)振蕩器的隨機數(shù)發(fā)生器則存在溫度、串?dāng)_和功耗等問題，從而可能嚴重影響到隨機數(shù)發(fā)生器的魯棒性。偽隨機數(shù)發(fā)生器在邏輯上比較簡單，容易理解，消耗FPGA芯片上的資源不是太多，在FPGA芯片也容易實現(xiàn)。但其具有不可克服的缺點隨機性不好，周期不長，偽隨機數(shù)發(fā)生器是基于數(shù)學(xué)算法的隨機數(shù)發(fā)生器，一旦真隨機的種子被暴露，偽隨機數(shù)發(fā)生器的結(jié)果就是確定了。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于克服上述現(xiàn)有技術(shù)的不足，而提出一種能夠在FPGA芯片實現(xiàn)，無須特殊要求，魯棒性高并且隨機數(shù)產(chǎn)生速率快的隨機數(shù)發(fā)生器。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)手段包括，提出一種基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器，包括一隨機數(shù)發(fā)生源，其采用亞穩(wěn)態(tài)產(chǎn)生電路來獲得隨機序列，該亞穩(wěn)態(tài)產(chǎn)生電路是通過調(diào)節(jié)FPGA中的雙穩(wěn)態(tài)器件的數(shù)據(jù)延遲與時鐘延遲的關(guān)系來使該雙穩(wěn)態(tài)器件的數(shù)據(jù)輸入違反數(shù)據(jù)的建立時間或者保持時間而實現(xiàn)的。
本發(fā)明，該FPGA中的雙穩(wěn)態(tài)器件的數(shù)據(jù)延遲與時鐘延遲的關(guān)系是通過LCALL單元、CARRY單元或者邏輯門來調(diào)節(jié)的。該雙穩(wěn)態(tài)器件是鎖存器。該隨機數(shù)發(fā)生源包括多個相互串聯(lián)的亞穩(wěn)態(tài)產(chǎn)生電路，以提高隨機性。本發(fā)明，該高速隨機數(shù)發(fā)生器還包括一異或電路，其對該隨機數(shù)發(fā)生源中的所有亞穩(wěn)態(tài)產(chǎn)生電路的輸出進行異或處理，再用一觸發(fā)器來同步隨機序列。本發(fā)明，該高速隨機數(shù)發(fā)生器還包括一混頻電路，其采用多個移位寄存器首尾相連的鏈路，并且通過一個異或門把該異或電路輸出的隨機序列加進該移位寄存器鏈，以提高魯棒性。該移位寄存器鏈包括五個移位寄存器。本發(fā)明，該高速隨機數(shù)發(fā)生器還包括一異步FIFO，可用以將該混頻電路輸出的隨機數(shù)寫入其中，并由一外部設(shè)備從其讀取隨機數(shù)。該異步FIFO包括一雙口 RAM，用以存儲隨機數(shù)；一寫地址產(chǎn)生單元，與該雙口RAM相連，用以向該雙口 RAM寫入隨機數(shù)；一讀地址產(chǎn)生單元，與該雙口 RAM相連，用以從該雙口 RAM讀取隨機數(shù)。本發(fā)明，該高速隨機數(shù)發(fā)生器為總線上的一個從模塊，其至少包括一全局時鐘輸入端口、一讀時鐘輸入信號、一空數(shù)據(jù)指不端口以及一隨機數(shù)輸出端。與現(xiàn)有技術(shù)相比，本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器，能夠能夠方便地在FPGA芯片實現(xiàn)，無須特殊要求，魯棒性高并且隨機數(shù)產(chǎn)生速率快。


圖I是本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器實施例的結(jié)構(gòu)框圖。圖2是本發(fā)明實施例中亞穩(wěn)態(tài)產(chǎn)生電路的電原理圖。圖3是本發(fā)明實施例中隨機數(shù)發(fā)生源的電原理圖。圖4是本發(fā)明實施例中異或電路的電原理圖。圖5是本發(fā)明實施例中混頻電路的電原理圖。圖6是本發(fā)明實施例中異步FIFO的電原理圖。圖7是本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器實施例的端口結(jié)構(gòu)。
具體實施例方式為了進一步說明本發(fā)明的原理和結(jié)構(gòu)，現(xiàn)結(jié)合附圖對本發(fā)明的優(yōu)選實施例進行詳細說明。本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器，如圖I所示，包括串接在一起的一隨機數(shù)發(fā)生源I、一異或電路2、一混頻電路3以及一異步FIFO (先入先出)4。其中
隨機數(shù)發(fā)生源I
利用了雙穩(wěn)態(tài)器件的亞穩(wěn)態(tài)的特性。當(dāng)一個雙穩(wěn)態(tài)器件處于亞穩(wěn)態(tài)的時候，它總會趨向0或者VDD，任何的電路中熱噪聲(例如高斯噪聲)都能影響它是趨向0或者VDD，從而產(chǎn)生隨機數(shù)值。因為電路的熱噪聲，例如高斯噪聲，不能被預(yù)測的，不管攻擊者利用什么樣的攻擊方法，所以基于亞穩(wěn)態(tài)的隨機源具有非常好的隨機性和抗攻擊的特性。、
參見圖2，在所有的數(shù)字器件包括FPGA中的雙穩(wěn)態(tài)器件都定義了一個信號時序要求，滿足了這個要求雙穩(wěn)態(tài)器件才可以正確地在輸入端獲取(capture)數(shù)據(jù)在輸出端產(chǎn)生數(shù)據(jù)。為了確?？煽康牟僮?，輸入信號在時鐘沿之前必須穩(wěn)定一段時間(雙穩(wěn)態(tài)器件建立時間Ts)并且在時鐘沿之后穩(wěn)定一段時間(寄存器保持時間Th)，然后雙穩(wěn)態(tài)器件輸出經(jīng)過一個特定的時鐘到輸出延時(clock to output，Tco)后有效。如果一個數(shù)據(jù)信號在翻轉(zhuǎn)中違反了一個雙穩(wěn)態(tài)器件的建立和保持時間的要求，雙穩(wěn)態(tài)器件的輸出可能就會是亞穩(wěn)態(tài)。在亞穩(wěn)態(tài)中，寄存器的輸出值在高和低之間徘徊一段時間，然后得到一個確定值VDD或者O。這個值是不確定的，它受電路噪聲的影響的，如電路的熱噪聲。通過調(diào)整數(shù)據(jù)延遲dl與時鐘延遲d2兩者的關(guān)系，數(shù)據(jù)就可以在0和I的切換點，比如VDD/2被采樣到。調(diào)整延遲時間總的原則是讓雙穩(wěn)態(tài)器件的數(shù)據(jù)輸入違反數(shù)據(jù)的建立時間或者保持時間，這樣電路就得到了一個亞穩(wěn)態(tài)，理論上來說電路可以一直保持在這個亞穩(wěn)態(tài)。但是實際上，因為有電路噪聲的緣故，這個保存的時間是有限的。優(yōu)選地，本發(fā)明的雙穩(wěn)態(tài)器件選用鎖存器，而不是觸發(fā)器。在實驗中發(fā)現(xiàn)使用觸發(fā) 器的話，即使是非常精確地調(diào)整了延遲時間，還是很難讓觸發(fā)器得到想要的亞穩(wěn)態(tài)，這是因為FPGA芯片中的觸發(fā)器被設(shè)計成能夠非常好地抗亞穩(wěn)態(tài)，使用鎖存器要比使用觸發(fā)器在得到雙穩(wěn)態(tài)的幾率大很多。延時時間的調(diào)整可以由FPGA芯片中的LCALL單元、CARRY單元或者其它的邏輯門單元來實現(xiàn)的，例如在QuartusII中可以在原理圖環(huán)境下容易的找到這些單元。參見圖3，本發(fā)明的隨機數(shù)發(fā)生源1，通過調(diào)整延遲時間和增加雙穩(wěn)態(tài)的器件(也就是亞穩(wěn)態(tài)產(chǎn)生電路)串聯(lián)的個數(shù)，來增加得到亞穩(wěn)態(tài)的幾率。異或電路2
上述的隨機數(shù)發(fā)生源I產(chǎn)生的隨機序列還不能保證輸出沒有偏差，因為還存在電路內(nèi)部其它的非高斯型的噪聲、外部噪聲以及環(huán)境變化溫度變化對系統(tǒng)的穩(wěn)定性的影響等因數(shù)。也就是說不能保證其輸出值中各種情況等概率出現(xiàn)。以二進制數(shù)表達，即不能實現(xiàn)生成的數(shù)字序列中0和I的均衡分布。因此有必要對隨機數(shù)發(fā)生源I產(chǎn)生的隨機序列進行處理，常用的處理方法有異或鏈和馮諾依曼方法，本發(fā)明采用的是異或鏈?？梢宰C明，若X，y為服從同一分布的隨機變量，則X + cy ( c為常數(shù))也是服從該分布的隨機變量。由此，參見圖4，可以在采樣時鐘的節(jié)拍下，將每次采樣得到的單個隨機位逐次移位，這里是讓振蕩器輸出依次通過四個D觸發(fā)器(采樣時鐘共同為外部時鐘)，經(jīng)過存儲移位后將每個相鄰的兩個觸發(fā)器的值相異或輸出一位。這樣，數(shù)據(jù)率就減少了四倍。其中第一個D觸發(fā)器執(zhí)行把兩個方波進行數(shù)字混合的任務(wù)，是隨機數(shù)發(fā)生的關(guān)鍵所在。該異或電路的數(shù)學(xué)依據(jù)是
設(shè)高速信號的占空比是P，即產(chǎn)生I的概率是P，那么相應(yīng)0的概率就是I - P。在現(xiàn)實情況中，P和I-P并不相等。這種有偏差輸入信號產(chǎn)生的采樣值自然也是有偏差的。把相鄰兩個采樣值相異或，那么輸出I的概率，也就是兩值為0 I或I 0的概率是
2XPX (I - P)。而輸出0的概率，兩值為00或11的概率是戶+(I-pf。通過數(shù)學(xué)歸納
法可以得到。一般地，如果取n位(n>l)送入異或電路，那輸出端得到I的概率就是-PO) = 0.5- 2-x(>-0.5)-,而得到0的概率為A(O) = 0.5 + 2“(p - 0.5f。對本發(fā)明的電路結(jié)構(gòu)來說，如果信號占空比為55 %，那么異或電路輸出I的概率=0.49995，輸出0的概率=0.50005。由此看出，當(dāng)n趨于無窮大時，概率趨近0.5。異或電路2的實現(xiàn)，可以使用多個D觸發(fā)器像圖4那樣串聯(lián)在一起，然后讓它們的輸出用異或門連起來。其中，異或電路的時鐘端是和全局時鐘同步的，也就是說和隨機數(shù)發(fā)生源I的時鐘連在一起的?；祛l電路3
一般說來，從D觸發(fā)器數(shù)據(jù)輸入端得到的采樣值之間存在一定的數(shù)據(jù)冗余，減少這種由占空比引起的數(shù)據(jù)冗余的有效方法同樣也是使用異或電路 。把相隔許多時鐘周期輸出的值異或能減少輸出之間的相關(guān)，這樣的電路又稱混頻(擾頻)電路，參見圖5，其中輸入為前述的異或電路2的輸出。去除數(shù)據(jù)冗余的幅度可由高斯分布模型得出，該模型適用于高速振蕩器的周期變化值。高斯分布的特征之一是隨機變量(周期)的變化會引起標(biāo)準偏差的相同變化。這一線性特性在片內(nèi)振蕩器上得到了實驗論證。如果考慮相隔十個周期的采樣值，而不是連續(xù)采樣值，那么第十個時鐘邊緣相對于第一個時鐘邊緣的標(biāo)準偏離就是原來的十倍。這樣，相隔多個周期的采樣值就會具有較小的數(shù)據(jù)冗余，而通過異或網(wǎng)絡(luò)的采樣值的數(shù)據(jù)冗余越小，預(yù)知異或輸出值的概率就越小，從而可以提高魯棒性?；祛l電路3的時鐘輸入端也是和全局時鐘連在一起的，所以混頻電路3中的移位寄存器的移位的速度是按全局時鐘控制的。在混頻電路3中還有一個信號沒有標(biāo)注出來，就是Valid信號，它是為了和后面的異步FIFO 4相連而設(shè)置的，Valid信號每八個時鐘(全局時鐘)產(chǎn)生一個全局時鐘周期寬的高電平脈沖，高電平代表的意思是隨機數(shù)發(fā)生器的產(chǎn)生了一個新的8bit的隨機數(shù)，異步FIFO 4可以從混頻電路3中讀入該隨機數(shù)了。異步FIFO 4
本發(fā)明的隨機數(shù)發(fā)生器被設(shè)計為總線上的一個從模塊(SLAVE)，由CPU向真隨機數(shù)發(fā)生器提出請求，讀取其產(chǎn)生的隨機數(shù)值。由于系統(tǒng)的其他設(shè)備有可能運行于高速總線上，比如100 MHz左右，與之相比，本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器運行在較低的頻率下(頻率的高低由全局時鐘輸入端時鐘連接的時鐘頻率決定)。數(shù)據(jù)從混頻電路3轉(zhuǎn)移至總線時，有可能需要跨越時鐘域。而且為了保證數(shù)據(jù)的緩沖，提高隨機數(shù)發(fā)生器的性能。參見圖6，在本發(fā)明的隨機數(shù)發(fā)生器中引入雙口隨機儲存器(RAM)和讀寫地址產(chǎn)生模塊來實現(xiàn)非對稱異步FIFO。同步、異步時鐘對地址采樣的結(jié)果可能表現(xiàn)為不同于新值和舊值的其他值，直接導(dǎo)致對FIFO的錯誤操作。為了避免錯誤操作的產(chǎn)生，引入對地址的格雷碼編碼方式。格雷碼的循環(huán)性和單步性可消除隨機取數(shù)時出現(xiàn)重大誤差的可能。異步FIFO 4與混頻電路3連接的方法是，Wr_clk信號(異步FIFO寫時鐘)接到全局時鐘端，寫使能信號wine是和Wr_clk信號同步的,wine = ! full & valid,就是說當(dāng)異步FIFO為空的時候并且Valid為高電平(隨機數(shù)發(fā)生器產(chǎn)生了一個byte的數(shù)據(jù)的時候)，就往異步FIFO 4中寫入一個byte的數(shù)據(jù)。綜上，本發(fā)明的隨機數(shù)發(fā)生器要能產(chǎn)生高質(zhì)量的隨機數(shù)，首先要把隨機數(shù)發(fā)生源I設(shè)計好，也就是要把圖3中的各個延遲dl、d2至dn設(shè)置好，在FPGA芯片中要得到延遲非常簡單，可以使用LCALL單元，CARRY單元或者普通的邏輯門。具體使用多少個延遲的器件，每種FPGA芯片都有不同，因為它們的工藝不同。可以采用NIST SP800-22標(biāo)準測試軟件來測試產(chǎn)生的隨機數(shù)的質(zhì)量，從而來判斷延遲是否加的正確。參見圖7,輸入信號有兩個,一個是全局時鐘信號GL0BAL_CLK,另外一個是讀時鐘信號Rd_clk。輸出信號有兩個，一個是空數(shù)據(jù)指示端EMPTY，另外一個隨機數(shù)輸出端DATA[7:0]。系統(tǒng)的其它的模塊要從本發(fā)明的隨機數(shù)發(fā)生器讀入隨機數(shù)的時候，首先要判斷空數(shù)據(jù)信號EMPTY是否為高電平，如果為高電平則不能讀數(shù)據(jù)，一定要EMPTY為低電平的時候才能讀隨機數(shù)。讀時鐘信號Rd_clk接到需要隨機數(shù)的模塊的時鐘輸入端，讀使能信號Rinc是與讀時鐘信號Rd_clk同步的。每讀一個BYTE的數(shù)據(jù)，信號Rinc只能拉高一個Rd_clk信號的周期寬度。與現(xiàn)有技術(shù)相比，本發(fā)明的基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器具有的有益效果包括、 I、在FPGA芯片上，移植性好，不需要特定的硬件條件(如PLL)。2、具有較高的隨機數(shù)的產(chǎn)生速率。3、 結(jié)構(gòu)簡單，使用方便，通過異步FIFO的設(shè)置，使用者可以不必考慮時鐘域不同的問題。4、 安全性好，通過利用的雙穩(wěn)態(tài)器件的亞穩(wěn)態(tài)特性來產(chǎn)生隨機數(shù)，可以抵抗各種惡意的攻擊。以上僅為本發(fā)明的較佳可行實施例，并非限制本發(fā)明的保護范圍，故凡運用本發(fā)明說明書及附圖內(nèi)容所做出的等效結(jié)構(gòu)變化，均包含在本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.一種基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器，其特征在于，包括 一隨機數(shù)發(fā)生源，其采用亞穩(wěn)態(tài)產(chǎn)生電路來獲得隨機序列，該亞穩(wěn)態(tài)產(chǎn)生電路是通過調(diào)節(jié)FPGA中的雙穩(wěn)態(tài)器件的數(shù)據(jù)延遲與時鐘延遲的關(guān)系來使該雙穩(wěn)態(tài)器件的數(shù)據(jù)輸入違反數(shù)據(jù)的建立時間或者保持時間而實現(xiàn)的。
2.依據(jù)權(quán)利要求I所述的高速隨機數(shù)發(fā)生器，其特征在于，該FPGA中的雙穩(wěn)態(tài)器件的數(shù)據(jù)延遲與時鐘延遲的關(guān)系是通過LCALL單元、CARRY或者邏輯門來調(diào)節(jié)的。
3.依據(jù)權(quán)利要求I所述的高速隨機數(shù)發(fā)生器，其特征在于，該雙穩(wěn)態(tài)器件是鎖存器。
4.依據(jù)權(quán)利要求I所述的高速隨機數(shù)發(fā)生器，其特征在于，該隨機數(shù)發(fā)生源包括多個相互串聯(lián)的亞穩(wěn)態(tài)廣生電路，以提聞隨機性。
5.依據(jù)權(quán)利要求4所述的高速隨機數(shù)發(fā)生器，其特征在于，該高速隨機數(shù)發(fā)生器還包括 一異或電路，其對該隨機數(shù)發(fā)生源中的所有亞穩(wěn)態(tài)產(chǎn)生電路的輸出進行異或處理，再用一觸發(fā)器來同步隨機序列。
6.依據(jù)權(quán)利要求5所述的高速隨機數(shù)發(fā)生器，其特征在于，該高速隨機數(shù)發(fā)生器還包括 一混頻電路，其采用多個移位寄存器首尾相連的鏈路，并且通過一個異或門把該異或電路輸出的隨機序列加進該移位寄存器鏈，以提聞魯棒性。
7.依據(jù)權(quán)利要求6所述的高速隨機數(shù)發(fā)生器，其特征在于，該異或電路包括四個串聯(lián)的觸發(fā)器；該移位寄存器鏈包括五個移位寄存器。
8.依據(jù)權(quán)利要求6所述的高速隨機數(shù)發(fā)生器，其特征在于，該高速隨機數(shù)發(fā)生器還包括 一異步FIFO，可用以將該混頻電路輸出的隨機數(shù)寫入其中，并由一外部設(shè)備從其讀取隨機數(shù)。
9.依據(jù)權(quán)利要求8所述的高速隨機數(shù)發(fā)生器，其特征在于，該異步FIFO包括 一雙口 RAM，用以存儲隨機數(shù)； 一寫地址產(chǎn)生單元，與該雙口 RAM相連，用以向該雙口 RAM寫入隨機數(shù)； 一讀地址產(chǎn)生單元，與該雙口 RAM相連，用以從該雙口 RAM讀取隨機數(shù)。
10.依據(jù)權(quán)利要求I所述的高速隨機數(shù)發(fā)生器，其特征在于，該高速隨機數(shù)發(fā)生器為總線上的一個從模塊，其至少包括一全局時鐘輸入端口、一讀時鐘輸入信號、一空數(shù)據(jù)指示端口以及一隨機數(shù)輸出端。
全文摘要
一種基于開環(huán)結(jié)構(gòu)的高速隨機數(shù)發(fā)生器，包括一隨機數(shù)發(fā)生源，其采用亞穩(wěn)態(tài)產(chǎn)生電路來獲得隨機序列，該亞穩(wěn)態(tài)產(chǎn)生電路是通過調(diào)節(jié)FPGA中的雙穩(wěn)態(tài)器件的數(shù)據(jù)延遲與時鐘延遲的關(guān)系來使該雙穩(wěn)態(tài)器件的數(shù)據(jù)輸入違反數(shù)據(jù)的建立時間或者保持時間而實現(xiàn)的。能夠方便地在FPGA芯片實現(xiàn)，無須特殊要求，魯棒性高并且隨機數(shù)產(chǎn)生速率快。
文檔編號G06F7/58GK102736890SQ201110095350
公開日2012年10月17日 申請日期2011年4月15日 優(yōu)先權(quán)日2011年4月15日
發(fā)明者劉彥, 周炎濤, 唐卓, 李勇, 李肯立, 秦云川 申請人:深圳市證通電子股份有限公司