專利名稱：存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施方式涉及采用例如NAND型閃速存儲(chǔ)器的存儲(chǔ)系統(tǒng)。
背景技術(shù)：
作為硬盤(pán)裝置的替代，例如開(kāi)發(fā)了采用NAND型閃速存儲(chǔ)器的SSD(Solid State Drive,固態(tài)硬盤(pán))。近年，伴隨NAND型閃速存儲(chǔ)器的微細(xì)化的進(jìn)行，相鄰單元間的干涉噪音的影響相對(duì)地?cái)U(kuò)大，可能產(chǎn)生寫(xiě)入錯(cuò)誤。另外，通過(guò)反復(fù)進(jìn)行NAND型閃速存儲(chǔ)器的寫(xiě)入、讀出，可能在存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)產(chǎn)生錯(cuò)誤。因而，采用NAND型閃速存儲(chǔ)器的存儲(chǔ)系統(tǒng)為了修復(fù)讀出數(shù)據(jù)，進(jìn)行采用ECC(Error Correction Code，錯(cuò)誤校正碼)的糾錯(cuò)。

發(fā)明內(nèi)容
本發(fā)明提供可降低編寫(xiě)干擾、讀取干擾的影響和/或數(shù)據(jù)保留的劣化的影響，提高可靠性的存儲(chǔ)系統(tǒng)。本發(fā)明的存儲(chǔ)系統(tǒng)的方式具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊的存儲(chǔ)單元陣列和可變更上述存儲(chǔ)單元的讀出電平的電壓生成部；和控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出和/或刪除的控制部。上述控制部在上述非易失性半導(dǎo)體存儲(chǔ)裝置的使用開(kāi)始時(shí)和時(shí)間經(jīng)過(guò)后改變讀出電平。


圖1是第1實(shí)施方式的存儲(chǔ)系統(tǒng)的構(gòu)成圖。圖2A是表示NAND存儲(chǔ)芯片所包含的物理塊的一例的電路圖。圖2B是存儲(chǔ)單元晶體管的閾值分布的例的示意圖。圖3是圖1所示驅(qū)動(dòng)控制電路的一例的構(gòu)成圖。圖4是圖1所示1個(gè)芯片所包含的NAND型閃速存儲(chǔ)器一例的構(gòu)成圖。圖5是存儲(chǔ)單元陣列的1頁(yè)面的構(gòu)成的一例示圖。圖6是圖1所示DRAM的存儲(chǔ)內(nèi)容的一例示圖。圖7A是存儲(chǔ)多值電平的存儲(chǔ)單元的閾值變化的一例示圖。圖7B是存儲(chǔ)單元的閾值變化的其他例的示圖。圖8A是存儲(chǔ)2值電平的存儲(chǔ)單元的閾值變化的一例示圖。圖8B是存儲(chǔ)單元的閾值變化的其他例示圖。圖9是管理表的字段構(gòu)成的一例示圖。圖10是第1實(shí)施方式的偏移(shift)讀出的動(dòng)作一例的流程圖。圖11是管理表的字段構(gòu)成的其他例的示圖。圖12是第1實(shí)施方式的變形例的流程圖。圖13是第2實(shí)施方式的重試(retry)讀出動(dòng)作的一例的流程圖。圖14是第2實(shí)施方式的重試讀出動(dòng)作的一例的流程圖。
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圖15是第3實(shí)施方式的讀出動(dòng)作的流程圖。圖16是第4實(shí)施方式的讀出動(dòng)作的流程圖。
具體實(shí)施例方式NAND型閃速存儲(chǔ)器的存儲(chǔ)單元的尺寸微細(xì)化，使存儲(chǔ)單元內(nèi)存儲(chǔ)的電子數(shù)減少。 因而，相鄰單元間的干涉噪音的影響相對(duì)地增大，通過(guò)在一方的存儲(chǔ)單元進(jìn)行數(shù)據(jù)的寫(xiě)入 (編寫(xiě))和/或讀出可以改變相鄰的另一方的存儲(chǔ)單元的數(shù)據(jù)。例如數(shù)據(jù)的寫(xiě)入對(duì)由字線和位線選擇的存儲(chǔ)單元進(jìn)行。但是，產(chǎn)生與選擇字線連接的非寫(xiě)入存儲(chǔ)單元被施加強(qiáng)的應(yīng)力(stress)，閾值電壓變高的第1編寫(xiě)干擾以及與非選擇字線連接的存儲(chǔ)單元成為弱寫(xiě)入狀態(tài)，閾值電壓變高的第2編寫(xiě)干擾的2種編寫(xiě)干擾 (以下也稱為PD)的現(xiàn)象。另外，數(shù)據(jù)讀出中，與非選擇字線連接的存儲(chǔ)單元被施加電壓。因而，產(chǎn)生與非選擇字線連接的存儲(chǔ)單元成為弱寫(xiě)入狀態(tài)，閾值電壓變高的讀取干擾(以下，也稱為RD)的現(xiàn)象。而且，向存儲(chǔ)單元寫(xiě)入的數(shù)據(jù)在長(zhǎng)時(shí)間未訪問(wèn)的場(chǎng)合，從存儲(chǔ)單元的浮置柵極放出電子，產(chǎn)生閾值電壓變低的現(xiàn)象。從而數(shù)據(jù)保留(以下，也稱為DR)劣化。如SSD的大容量的存儲(chǔ)系統(tǒng)在個(gè)人電腦和服務(wù)器安裝，被長(zhǎng)期間使用。因而伴隨 PD、RD的產(chǎn)生、DR劣化的影響被系統(tǒng)地修復(fù)，可以實(shí)現(xiàn)穩(wěn)定動(dòng)作的高可靠性。以下，參照

本發(fā)明的實(shí)施方式。(第1實(shí)施方式)圖1是作為存儲(chǔ)系統(tǒng)的SSD100構(gòu)成例的方框圖。SSD100經(jīng)由ATA接口(ATA I/ F) 2等的存儲(chǔ)器連接接口與個(gè)人電腦或CPU核心等的主機(jī)裝置(以下，簡(jiǎn)稱主機(jī))1連接，起到主機(jī)1的外部存儲(chǔ)器的功能。另外，SSD100經(jīng)由RS232C接口(RS232C I/F)等的通信接口 3，可以在調(diào)試用/制造檢查用設(shè)備200之間收發(fā)數(shù)據(jù)。SSD100具備作為非易失性半導(dǎo)體存儲(chǔ)器的NAND型閃速存儲(chǔ)器(以下，簡(jiǎn)稱為 NAND存儲(chǔ)器)10 ；作為控制器的驅(qū)動(dòng)控制電路4 ；作為易失性半導(dǎo)體存儲(chǔ)器的DRAM20 ；電源電路5 ；狀態(tài)顯示用的LED6 ；檢測(cè)驅(qū)動(dòng)器內(nèi)部的溫度的溫度傳感器7 ；和熔斷器8。電源電路5，根據(jù)從主機(jī)1側(cè)的電源電路供給的外部直流電源生成多個(gè)不同的內(nèi)部直流電源電壓，將這些內(nèi)部直流電源電壓向SSD100內(nèi)的各電路供給。另外，電源電路5 檢測(cè)外部電源的提升，生成電源導(dǎo)通復(fù)位信號(hào)，供給驅(qū)動(dòng)控制電路4。熔斷器8設(shè)置在主機(jī)1側(cè)的電源電路和SSD100內(nèi)部的電源電路5之間。從外部電源電路供給過(guò)電流的場(chǎng)合，熔斷器8切斷，防止內(nèi)部電路的誤動(dòng)作。NAND存儲(chǔ)器10具有例如進(jìn)行4并行動(dòng)作的4個(gè)并行動(dòng)作要素IOa 10d，4個(gè)并行動(dòng)作要素IOa IOd通過(guò)4個(gè)溝道(chO ch3)與驅(qū)動(dòng)控制電路4連接。各并行動(dòng)作要素IOa IOd包括可以組交錯(cuò)(bank interleave)的多個(gè)組(bank)。即，各并行動(dòng)作要素包括例如4組(BankO Bank3)，各組包括多個(gè)NAND存儲(chǔ)芯片、例如2個(gè)存儲(chǔ)芯片(ChipO、 Chipl)ο各存儲(chǔ)芯片例如分割為包含多個(gè)物理塊的平面(plane)。、平面1的2個(gè)區(qū)域 (District)。平面0及平面1具備相互獨(dú)立的周邊電路(例如，行解碼器、列解碼器、頁(yè)面緩沖器、數(shù)據(jù)緩存(cache，高速緩沖存儲(chǔ)器)等)。因而，通過(guò)使用倍速模式，可以在平面0 及平面1同時(shí)進(jìn)行刪除/寫(xiě)入/讀出。這樣，NAND存儲(chǔ)器10的各NAND存儲(chǔ)芯片可以進(jìn)行多個(gè)溝道的并行動(dòng)作、多個(gè)組的組交錯(cuò)動(dòng)作、同一組內(nèi)的多個(gè)芯片的交錯(cuò)動(dòng)作、采用多個(gè)平面的倍速模式的并行動(dòng)作。另夕卜，各存儲(chǔ)芯片也可以采用分割為2個(gè)以上的多個(gè)平面的構(gòu)成，或，也可以完全不分割。DRAM20在主機(jī)1和NAND存儲(chǔ)器10之間起到數(shù)據(jù)轉(zhuǎn)送用緩存及操作區(qū)域用存儲(chǔ)器等的功能。在DRAM20的操作區(qū)域用存儲(chǔ)器存儲(chǔ)的內(nèi)容，例如在NAND存儲(chǔ)器10存儲(chǔ)的各種管理表，是啟動(dòng)時(shí)等展開(kāi)的主表(快照)，或管理表的變更差分即日志信息等。另夕卜，也可以取代 DRAM20 使用 FeRAM(Ferroelectric Random Access Memory,鐵電隨機(jī)存取存儲(chǔ)器)、MRAM(Magnetoresistive Random Access Memory，磁阻隨機(jī)存取存儲(chǔ)器)、PRAM(Phase change Random Access Memory，相變隨機(jī)存取存儲(chǔ)器)等的非易失性隨機(jī)存取存儲(chǔ)器。利用非易失性隨機(jī)存取存儲(chǔ)器的場(chǎng)合，在電源切斷時(shí)，可以省略將各種管理表等向NAND存儲(chǔ)器10轉(zhuǎn)移的動(dòng)作的一部分或全部。驅(qū)動(dòng)控制電路4在主機(jī)1和NAND存儲(chǔ)器10之間經(jīng)由DRAM20進(jìn)行數(shù)據(jù)轉(zhuǎn)送控制， 并控制SSD100內(nèi)的各構(gòu)成要素。另外，驅(qū)動(dòng)控制電路4還具有向狀態(tài)顯示用LED6供給狀態(tài)顯示用信號(hào)，并接受來(lái)自電源電路5的電源導(dǎo)通復(fù)位信號(hào)，將復(fù)位信號(hào)及時(shí)鐘信號(hào)供給驅(qū)動(dòng)控制電路4內(nèi)及SSD100內(nèi)的各部的功能。各NAND存儲(chǔ)芯片由數(shù)據(jù)刪除的單位即物理塊多個(gè)排列而構(gòu)成。圖2A是NAND存儲(chǔ)芯片所包含的1個(gè)物理塊的構(gòu)成例的電路圖。各物理塊具備沿 X方向順序排列的(P+1)個(gè)NAND串(P是0以上的整數(shù))。各NAND串所包含的選擇晶體管 STl的漏極與位線BLO BLp連接，柵極與選擇柵極線S⑶共同連接。另外，選擇晶體管ST2 的源極與源極線SL共同連接，柵極與選擇柵極線SGS共同連接。各存儲(chǔ)單元晶體管(也稱為存儲(chǔ)單元)MCT，包括具備在半導(dǎo)體基板上形成的層疊柵極構(gòu)造的 MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。層疊柵極構(gòu)造包含在半導(dǎo)體基板上隔著柵極絕緣膜形成的電荷蓄積層(浮置柵極電極)及在電荷蓄積層上隔著柵極間絕緣膜形成的控制柵極電極。存儲(chǔ)單元晶體管MCT根據(jù)在浮置柵極電極積蓄的電子的數(shù)改變閾值電壓，根據(jù)該閾值電壓的差異存儲(chǔ)數(shù)據(jù)。存儲(chǔ)單元晶體管MCT可以構(gòu)成為存儲(chǔ)1比特，也可以構(gòu)成為存儲(chǔ)多值(2比特以上的數(shù)據(jù))。另外，存儲(chǔ)單元晶體管MCT不限于具有浮置柵極電極的構(gòu)造，也可以是M0N0S (Met al-0xide-Nitride-0xide-Silicon,金屬-氧化物-氮化物-氧化物-硅)型等通過(guò)在作為電荷蓄積層的氮化膜界面捕獲電子可調(diào)節(jié)閾值電壓的構(gòu)造。M0N0S構(gòu)造的存儲(chǔ)單元晶體管MCT也同樣，可以構(gòu)成為存儲(chǔ)1比特，也可以構(gòu)成為存儲(chǔ)多值(2比特以上的數(shù)據(jù))。各NAND串中，(q+Ι)個(gè)存儲(chǔ)單元晶體管MCT在選擇晶體管STl的源極和選擇晶體管ST2的漏極之間，使各個(gè)電流通路配置為串聯(lián)連接。即，多個(gè)存儲(chǔ)單元晶體管MCT在彼此相鄰處以共有擴(kuò)散區(qū)域(源極區(qū)域或漏極區(qū)域)的形態(tài)在Y方向串聯(lián)連接。各NAND串中，從最靠漏極側(cè)的存儲(chǔ)單元晶體管MCT開(kāi)始按順序，控制柵極電極與字線WLO WLq分別連接。從而，與字線WLO連接的存儲(chǔ)單元晶體管MCT的漏極與選擇晶體管STl的源極連接，與字線WLq連接的存儲(chǔ)單元晶體管MCT的源極與選擇晶體管ST2的漏極連接。字線WLO WLq在物理塊內(nèi)的NAND串間共同連接到存儲(chǔ)單元晶體管MCT的控制柵極電極。即，塊內(nèi)同一行的存儲(chǔ)單元晶體管MCT的控制柵極電極與同一字線WL連接。與該同一字線WL連接的(p+1)個(gè)存儲(chǔ)單元晶體管MCT作為1個(gè)頁(yè)面(物理頁(yè)面)處理，按該物理頁(yè)面進(jìn)行數(shù)據(jù)的寫(xiě)入及數(shù)據(jù)的讀出。另外，位線BLO BLp在塊間共同連接到選擇晶體管STl的漏極。S卩，多個(gè)塊內(nèi)同一列的NAND串與同一位線BL連接。圖2B是在例如1個(gè)存儲(chǔ)單元晶體管MCT進(jìn)行2比特的存儲(chǔ)的4值數(shù)據(jù)存儲(chǔ)方式的閾值分布的示意圖。4值數(shù)據(jù)存儲(chǔ)方式可以在存儲(chǔ)單元晶體管MCT保持由上位頁(yè)面數(shù)據(jù) “X”和下位頁(yè)面數(shù)據(jù)“y”定義的4值數(shù)據(jù)“xy”的任一個(gè)。4值數(shù)據(jù)“xy”按照存儲(chǔ)單元晶體管MCT的閾值電壓的順序例如分配數(shù)據(jù)“11”、 “01”、“00”、“10”。數(shù)據(jù)“11”是存儲(chǔ)單元晶體管MCT的閾值電壓設(shè)為例如負(fù)的刪除狀態(tài)。 另外，數(shù)據(jù)的分配規(guī)則不限于此。另外，也可以是在1個(gè)存儲(chǔ)單元晶體管MCT進(jìn)行3比特以上的存儲(chǔ)的構(gòu)成。下位頁(yè)面的寫(xiě)入動(dòng)作中，通過(guò)向數(shù)據(jù)“11”(刪除狀態(tài))的存儲(chǔ)單元晶體管MCT選擇地寫(xiě)入下位比特?cái)?shù)據(jù)“y”，寫(xiě)入數(shù)據(jù)“10”。上位頁(yè)面的寫(xiě)入前的數(shù)據(jù)“10”的閾值分布也可以位于上位頁(yè)面寫(xiě)入后的數(shù)據(jù)“01”和數(shù)據(jù)“00”的閾值分布的中間程度，比上位頁(yè)面的寫(xiě)入后的閾值分布寬廣。上位頁(yè)面的寫(xiě)入動(dòng)作中，通過(guò)向數(shù)據(jù)“11”的存儲(chǔ)單元和數(shù)據(jù)“10” 的存儲(chǔ)單元分別選擇寫(xiě)入上位比特?cái)?shù)據(jù)“X”，寫(xiě)入數(shù)據(jù)“01”及數(shù)據(jù)“00”。虛擬SLC模式僅僅使用下位頁(yè)面進(jìn)行寫(xiě)入。下位頁(yè)面的寫(xiě)入比上位頁(yè)面的寫(xiě)入高速。圖3是驅(qū)動(dòng)控制電路4的硬件的內(nèi)部構(gòu)成例的方框圖。驅(qū)動(dòng)控制電路4具備數(shù)據(jù)訪問(wèn)用總線101、第1電路控制用總線102及第2電路控制用總線103。第1電路控制用總線102與控制驅(qū)動(dòng)控制電路4全體的處理器104連接。引導(dǎo)R0M105經(jīng)由ROM控制器106 與第1電路控制用總線102連接。在引導(dǎo)R0M105，存儲(chǔ)了引導(dǎo)在NAND存儲(chǔ)器10存儲(chǔ)的各管理程序(FW 固件)的引導(dǎo)(boot)用程序。另外，第1電路控制用總線102與時(shí)鐘控制器107連接。此時(shí)鐘控制器107接收來(lái)自圖1所示的電源電路5的電源導(dǎo)通復(fù)位信號(hào)，向各部供給復(fù)位信號(hào)及時(shí)鐘信號(hào)。第2電路控制用總線103與第1電路控制用總線102連接。第2電路控制用總線 103與用于接收來(lái)自圖1所示的溫度傳感器7的數(shù)據(jù)的I2C電路108、向狀態(tài)顯示用LED6供給狀態(tài)顯示用信號(hào)的并行IO(PIO)電路109、控制RS232CI/F3的串行IO(SIO)電路110連接。ATA 接口控制器(ΑΤΑ 控制器)111、第 lECC(Error Checking and Correction，錯(cuò)誤檢測(cè)和校正)電路112、NAND控制器113及DRAM控制器114將數(shù)據(jù)訪問(wèn)用總線101和第 1電路控制用總線102的兩方連接。ATA控制器111經(jīng)由ATA接口 2在與主機(jī)1之間收發(fā)數(shù)據(jù)。作為數(shù)據(jù)操作區(qū)域及固件展開(kāi)區(qū)域使用的SRAM115經(jīng)由SRAM控制器116與數(shù)據(jù)訪問(wèn)用總線101連接。在NAND存儲(chǔ)器10存儲(chǔ)的固件啟動(dòng)時(shí)，通過(guò)引導(dǎo)在R0M105存儲(chǔ)的引導(dǎo)用程序向SRAM115轉(zhuǎn)送。NAND控制器113具備NAND I/F117、第2ECC電路118及DMA轉(zhuǎn)送控制用DMA控制器119。NAND I/F117進(jìn)行與NAND存儲(chǔ)器10的接口處理。DMA轉(zhuǎn)送控制用DMA控制器119
7進(jìn)行NAND存儲(chǔ)器10和DRAM20間的訪問(wèn)控制。第2ECC電路118進(jìn)行第2糾錯(cuò)碼的編碼， 另外，進(jìn)行第1糾錯(cuò)碼的編碼及解碼。第IECC電路112進(jìn)行第2糾錯(cuò)碼的解碼。第1糾錯(cuò)碼、第2糾錯(cuò)碼是例如漢明碼、 BCH(Bose Chaudhuri Hocqenghem，博斯-查德胡里-霍昆格姆)碼、RS(Reed Solomon，里德-索羅蒙)碼或者LDPC(Low Density Parity Check，低密度奇偶校驗(yàn))碼等，第2糾錯(cuò)碼的糾錯(cuò)能力設(shè)為比第1糾錯(cuò)碼的糾錯(cuò)能力高。第1糾錯(cuò)碼根據(jù)例如從主機(jī)1到SSDlOO 的訪問(wèn)單位即扇區(qū)單位的數(shù)據(jù)生成。另一方面，第2糾錯(cuò)碼根據(jù)例如將多個(gè)扇區(qū)匯總的頁(yè)面單位的數(shù)據(jù)生成。另外，為了檢測(cè)錯(cuò)誤，也可以向扇區(qū)單位的數(shù)據(jù)賦予CRC(Cyclic Redundancy Check，循環(huán)冗余校驗(yàn))碼。如圖1所示，NAND存儲(chǔ)器10中，4個(gè)并行動(dòng)作要素IOa IOd經(jīng)由各多個(gè)比特的4 個(gè)溝道，與驅(qū)動(dòng)控制電路4內(nèi)部的NAND控制器112并列連接，可使4個(gè)并行動(dòng)作要素IOa IOd并行動(dòng)作。另外，各溝道的NAND存儲(chǔ)器10分割為可組交錯(cuò)的4個(gè)組，也可以對(duì)各存儲(chǔ)芯片的平面O及平面1同時(shí)進(jìn)行訪問(wèn)。從而，對(duì)每1溝道可大致同時(shí)控制最大8個(gè)物理塊 (4組X2平面)。即，可對(duì)最大8個(gè)物理塊同時(shí)執(zhí)行寫(xiě)入等的處理。圖4是圖1所示一個(gè)NAND存儲(chǔ)芯片所包含的NAND型閃速存儲(chǔ)器的一例的功能方框圖。存儲(chǔ)單元陣列201包含多個(gè)位線、多個(gè)字線和共同源極線，矩陣狀配置包括例如 EEPROM單元的可電氣改寫(xiě)數(shù)據(jù)的存儲(chǔ)單元。該存儲(chǔ)單元陣列201與用于控制位線的位線控制電路202和字線控制電路206連接。位線控制電路202經(jīng)由位線讀出存儲(chǔ)單元陣列201中的存儲(chǔ)單元的數(shù)據(jù)，并且，經(jīng)由位線檢測(cè)存儲(chǔ)單元陣列201中的存儲(chǔ)單元的狀態(tài)。而且，位線控制電路202經(jīng)由位線向存儲(chǔ)單元陣列201中的存儲(chǔ)單元施加寫(xiě)入控制電壓，對(duì)存儲(chǔ)單元進(jìn)行寫(xiě)入。位線控制電路 202與列解碼器203、數(shù)據(jù)輸入輸出緩沖器204連接。位線控制電路202內(nèi)的數(shù)據(jù)存儲(chǔ)電路通過(guò)列解碼器203選擇。從數(shù)據(jù)存儲(chǔ)電路讀出的存儲(chǔ)單元的數(shù)據(jù)經(jīng)由上述數(shù)據(jù)輸入輸出緩沖器204從數(shù)據(jù)輸入輸出端子205向外部輸出。數(shù)據(jù)輸入輸出端子205與存儲(chǔ)芯片外部的驅(qū)動(dòng)控制電路4連接。該驅(qū)動(dòng)控制電路4接受從數(shù)據(jù)輸入輸出端子205輸出的數(shù)據(jù)。而且，驅(qū)動(dòng)控制電路4輸出控制NAND型閃速存儲(chǔ)器的動(dòng)作的各種指令CMD、地址ADD及數(shù)據(jù)DT。從驅(qū)動(dòng)控制電路4向數(shù)據(jù)輸入輸出端子205輸入的寫(xiě)入數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器204向由列解碼器203選擇的數(shù)據(jù)存儲(chǔ)電路供給。另外，從驅(qū)動(dòng)控制電路4向數(shù)據(jù)輸入輸出端子205輸入的指令及地址向控制信號(hào)及控制電壓產(chǎn)生電路207供給。字線控制電路206與存儲(chǔ)單元陣列201連接。該字線控制電路206選擇存儲(chǔ)單元陣列201中的字線，向選擇的字線施加讀出、寫(xiě)入或刪除所必要的電壓。存儲(chǔ)單元陣列201、位線控制電路202、列解碼器203、數(shù)據(jù)輸入輸出緩沖器204及字線控制電路206與控制信號(hào)及控制電壓產(chǎn)生電路207連接，由該控制信號(hào)及控制電壓產(chǎn)生電路207控制?？刂菩盘?hào)及控制電壓產(chǎn)生電路207與控制信號(hào)輸入端子208連接，由從驅(qū)動(dòng)控制電路4經(jīng)由控制信號(hào)輸入端子208輸入的/ALE(地址、鎖存、使能)、/CLE(指令、鎖存、使能)、/WE(寫(xiě)入、使能)等的各種控制信號(hào)及從驅(qū)動(dòng)控制電路4經(jīng)由數(shù)據(jù)輸入輸出端子205及數(shù)據(jù)輸入輸出緩沖器204輸入的指令CMD控制。該控制信號(hào)及控制電壓產(chǎn)生電路207在數(shù)據(jù)寫(xiě)入時(shí)產(chǎn)生字線、位線的電壓并產(chǎn)生供給阱區(qū)的電壓?？刂菩盘?hào)及控制電壓產(chǎn)生電路207包含例如充電泵電路那樣的升壓電路，可生成編寫(xiě)電壓、讀出電壓、刪除電壓。而且，控制信號(hào)及控制電壓產(chǎn)生電路207如后述，可變更讀出電壓的電平。S卩，控制信號(hào)及控制電壓產(chǎn)生電路207具有接受經(jīng)由控制信號(hào)輸入端子208輸入的各種控制信號(hào)、經(jīng)由數(shù)據(jù)輸入輸出端子205及數(shù)據(jù)輸入輸出緩沖器204輸入的指令CMD，在讀出動(dòng)作時(shí)使向字線施加的電壓向+方向或-方向偏移(shift)的功能。上述位線控制電路202、列解碼器203、字線控制電路206、控制信號(hào)及控制電壓產(chǎn)生電路207構(gòu)成寫(xiě)入電路及讀出電路。存儲(chǔ)單元陣列201除了用于存儲(chǔ)本體數(shù)據(jù)的存儲(chǔ)區(qū)域，還有存儲(chǔ)ECC(Err0r Correction Code)的存儲(chǔ)區(qū)域 201-1。圖5表示存儲(chǔ)單元陣列201的1頁(yè)面的構(gòu)成。各頁(yè)面包括存儲(chǔ)用戶數(shù)據(jù)的數(shù)據(jù)區(qū)域和存儲(chǔ)ECC的ECC區(qū)域。另外，各頁(yè)面也可以包含控制信號(hào)及控制電壓產(chǎn)生電路207所利用的內(nèi)部標(biāo)志數(shù)據(jù)等。圖6表示圖1的DRAM20的存儲(chǔ)內(nèi)容。DRAM20包括固件區(qū)域20_1、表區(qū)域20_2、數(shù)據(jù)區(qū)域20-3。在固件區(qū)域20-1存儲(chǔ)驅(qū)動(dòng)控制電路4的動(dòng)作所必要的固件。在表區(qū)域20-2 存儲(chǔ)例如后述讀出動(dòng)作所必要的管理表。數(shù)據(jù)區(qū)域20-3用作例如寫(xiě)入緩存或讀取緩存。固件區(qū)域20-1可以用作驅(qū)動(dòng)控制電路4的動(dòng)作所必要的固件中，圖3所示的 SRAM115存儲(chǔ)不下的部分的展開(kāi)區(qū)域。表區(qū)域20-2包含用于管理DRAM20的數(shù)據(jù)區(qū)域20_3 中的寫(xiě)入緩存、讀取緩存機(jī)構(gòu)的緩存管理表及用于管理從主機(jī)裝置1輸入的邏輯地址和 NAND存儲(chǔ)器10的物理地址的對(duì)應(yīng)關(guān)系的邏輯-物理地址變換表等。DRAM20的存儲(chǔ)內(nèi)容中，特別是表區(qū)域20_2所包含的邏輯-物理地址變換表等的主表在存儲(chǔ)系統(tǒng)的電源截止時(shí)，在NAND存儲(chǔ)器10的保存區(qū)域保存。另外，該主表在存儲(chǔ)系統(tǒng)的電源導(dǎo)通時(shí)，從NAND存儲(chǔ)器10的保存區(qū)域讀出，在DRAM20的表區(qū)域20_2加載。另外， 數(shù)據(jù)區(qū)域20-3所包含的最新的數(shù)據(jù)在存儲(chǔ)系統(tǒng)的電源截止時(shí)，在由邏輯-物理地址變換表指示的NAND存儲(chǔ)器10的預(yù)定的位置存儲(chǔ)而非易失化。(偏移讀出動(dòng)作)第1實(shí)施方式為了提高存儲(chǔ)系統(tǒng)的可靠性，在存儲(chǔ)系統(tǒng)的使用的初期和預(yù)定的時(shí)間經(jīng)過(guò)后，改變NAND型閃速存儲(chǔ)器的讀出電平。使用的初期是指例如存儲(chǔ)系統(tǒng)出廠后，用戶實(shí)際開(kāi)始使用存儲(chǔ)系統(tǒng)時(shí)。預(yù)定的時(shí)間經(jīng)過(guò)后可以通過(guò)計(jì)測(cè)實(shí)際時(shí)間確定，也可以根據(jù)在存儲(chǔ)系統(tǒng)內(nèi)部對(duì)NAND型閃速存儲(chǔ)器反復(fù)預(yù)定的動(dòng)作(寫(xiě)入、讀出或刪除動(dòng)作)的次數(shù)確定。與存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)對(duì)應(yīng)的閾值電壓如前述，通過(guò)編寫(xiě)干擾(PD)、讀取干擾 (RD)、數(shù)據(jù)保留(DR)變化。如圖7A所示，在存儲(chǔ)單元接受PD及RD的影響的場(chǎng)合，存儲(chǔ)單元的閾值電壓的分布如虛線所示變高。因而，用于讀出缺省設(shè)定的各閾值電壓的讀出電壓(電平)VA、VB、VC 及向非選擇單元供給的讀出電壓Vread變得比變化的各閾值電壓低。從而，這樣的場(chǎng)合，無(wú)法讀出正確的數(shù)據(jù)。
存儲(chǔ)單元受到的編寫(xiě)干擾的影響例如在日本特開(kāi)2008-117471號(hào)公報(bào)(作為美國(guó)專利編號(hào)7613048登記的美國(guó)申請(qǐng)11/934330作為優(yōu)先權(quán)基礎(chǔ)主張)中公開(kāi)。關(guān)于存儲(chǔ)單元受到的讀取干擾的影響，例如，在日本特開(kāi)2004-326867號(hào)公報(bào)(作為美國(guó)專利編號(hào) 7099190登記的美國(guó)申請(qǐng)10/822177作為優(yōu)先權(quán)基礎(chǔ)主張)中公開(kāi)。這些全內(nèi)容通過(guò)參照
纟口口。另一方面，如圖7B所示，存儲(chǔ)單元受到DR的影響的場(chǎng)合，存儲(chǔ)單元的閾值電壓的分布如虛線所示變低，因而，用于讀出缺省設(shè)定的各閾值電壓的讀出電平VA、VB、VC變得比變化的各閾值電壓高，因此無(wú)法讀出正確數(shù)據(jù)。 存儲(chǔ)單元的數(shù)據(jù)保留特性例如在日本特開(kāi)2008-269473號(hào)公報(bào)(美國(guó)申請(qǐng) 12/107984作為優(yōu)先權(quán)基礎(chǔ)主張)公開(kāi)，這些全內(nèi)容通過(guò)參照結(jié)合。與PD、RD、DR關(guān)聯(lián)的現(xiàn)象如圖7A、7B所示，不限于存儲(chǔ)3值以上的數(shù)據(jù)的存儲(chǔ)單元(MLC =Multi Level Cell)的場(chǎng)合，在如圖8A、8B所示，存儲(chǔ)2值數(shù)據(jù)的存儲(chǔ)單元(SLC Single Level Cell)的場(chǎng)合也同樣。但是，MLC的場(chǎng)合與SLC的場(chǎng)合比較，閾值分布間的余裕的制約更嚴(yán)，因此PD、RD、DR的影響更顯著。第1實(shí)施方式中，根據(jù)非易失性半導(dǎo)體存儲(chǔ)裝置的使用狀況可改變讀出電平。艮口， 從受到PD、RD的影響的存儲(chǔ)單元讀出數(shù)據(jù)的場(chǎng)合，如圖7A、圖8A的虛線所示，讀出電平VA、 VB、VC設(shè)定得比缺省的讀出電平高。結(jié)果，各讀出電平VA、VB、VC位于各閾值電壓分布間， 因此可以讀出正確數(shù)據(jù)。另外，讀出電壓Vread也設(shè)定得比缺省的讀出電平高。結(jié)果，讀出電壓Vread設(shè)定得比最高閾值電壓分布高，因此可以讀出正確數(shù)據(jù)。另一方面，在從受到DR的影響的存儲(chǔ)單元讀出數(shù)據(jù)的場(chǎng)合，如圖7B、圖8B的虛線所示，讀出電平VA、VB、VC設(shè)定得比缺省的讀出電平低。結(jié)果，各讀出電平VA、VB、VC位于各閾值電壓分布間，可以讀出正確數(shù)據(jù)。存儲(chǔ)單元是否受到PD、RD的影響可以根據(jù)例如存儲(chǔ)單元的寫(xiě)入次數(shù)、刪除次數(shù)、 讀出次數(shù)、1次寫(xiě)入中編寫(xiě)電壓施加的次數(shù)(編寫(xiě)循環(huán)次數(shù))，1次刪除中刪除電壓施加的次數(shù)(刪除循環(huán)次數(shù))等判別。另外，存儲(chǔ)單元是否受到DR的影響可以根據(jù)存儲(chǔ)單元是否長(zhǎng)時(shí)間未被訪問(wèn)來(lái)判斷。存儲(chǔ)單元是否長(zhǎng)時(shí)間放置可以根據(jù)例如存儲(chǔ)系統(tǒng)搭載的個(gè)人電腦的日志等判斷。而且，存儲(chǔ)單元的數(shù)據(jù)保留特性也根據(jù)存儲(chǔ)系統(tǒng)所處環(huán)境溫度變化，因此，也可以將環(huán)境溫度作為是否受到DR的影響的判斷基準(zhǔn)。例如，在高溫放置存儲(chǔ)系統(tǒng)的場(chǎng)合，閾值電壓分布降低的時(shí)間一般認(rèn)為比在低溫放置存儲(chǔ)系統(tǒng)的場(chǎng)合閾值電壓分布降低的時(shí)間短。環(huán)境溫度例如可以采用溫度傳感器7取得。上述寫(xiě)入次數(shù)、刪除次數(shù)、讀出次數(shù)、循環(huán)次數(shù)、放置時(shí)間、環(huán)境溫度通過(guò)存儲(chǔ)系統(tǒng)
內(nèi)的管理表管理。圖9表示在圖6所示DRAM20的表區(qū)域20_2存儲(chǔ)的管理表MT的字段構(gòu)成的一例。 在管理表記錄的數(shù)據(jù)可以根據(jù)存儲(chǔ)系統(tǒng)的用途任意設(shè)定。圖9所示管理表的場(chǎng)合，例如與物理塊編號(hào)對(duì)應(yīng)，設(shè)定刪除次數(shù)、寫(xiě)入次數(shù)、循環(huán)次數(shù)、讀出次數(shù)、放置時(shí)間、環(huán)境溫度。這里，隨著按塊的刪除次數(shù)或?qū)懭氪螖?shù)規(guī)定的改寫(xiě)次數(shù)(W(Write)/E(Erase)次數(shù))增加，柵極絕緣膜劣化，寫(xiě)入速度加快。從而，改寫(xiě)次數(shù)多的(預(yù)定的時(shí)間經(jīng)過(guò)后)存儲(chǔ)單元與改寫(xiě)次數(shù)少的(初期)存儲(chǔ)單元比較，容易受到PD及RD的影響。即，改寫(xiě)次數(shù)多的存儲(chǔ)單元與改寫(xiě)次數(shù)少的存儲(chǔ)單元比較，即使受到相同應(yīng)力的場(chǎng)合，閾值電壓變高的量也大。因而，本實(shí)施方式的存儲(chǔ)系統(tǒng)在規(guī)定改寫(xiě)次數(shù)的刪除次數(shù)或?qū)懭氪螖?shù)達(dá)到預(yù)定值的場(chǎng)合，通過(guò)使讀出電平VA、VB、VC、讀出電壓Vread稍微向高偏移(+偏移，即向高側(cè)偏移)，可以進(jìn)行正確讀出。預(yù)定值例如由NAND型閃速存儲(chǔ)器制造時(shí)的存儲(chǔ)單元特性的評(píng)價(jià)階段確定，也可以設(shè)定成比改寫(xiě)保證次數(shù)小的值。為了規(guī)定改寫(xiě)次數(shù)，可任意采用刪除次數(shù)和寫(xiě)入次數(shù)，可以采用任一方，也可以采用兩方。寫(xiě)入以頁(yè)面單位進(jìn)行，刪除以塊單位進(jìn)行。但是，NAND型閃速存儲(chǔ)器一般在刪除之前僅僅對(duì)1頁(yè)面進(jìn)行1次寫(xiě)入。因而，在監(jiān)視改寫(xiě)次數(shù)的用途中，往往管理刪除次數(shù)即可。另一方面，也估計(jì)到各塊中的寫(xiě)入次數(shù)本身對(duì)PD也有某程度的影響。對(duì)構(gòu)成塊的各頁(yè)面以怎樣的順序編寫(xiě)由規(guī)格確定，對(duì)各頁(yè)面逐一進(jìn)行寫(xiě)入。因而，若對(duì)寫(xiě)入是否進(jìn)行到塊內(nèi)的某頁(yè)面進(jìn)行管理，則可以判斷在該塊內(nèi)的存儲(chǔ)單元存儲(chǔ)的數(shù)據(jù)是否以某程度向+方向偏移。因而，各塊中的寫(xiě)入次數(shù)達(dá)到預(yù)定值(例如，寫(xiě)入進(jìn)行到構(gòu)成塊的全頁(yè)面的一半時(shí)的寫(xiě)入次數(shù))的場(chǎng)合，也可以使讀出電平VA、VB、VC、讀出電壓Vread稍微向高偏移(+偏移)。預(yù)定值例如根據(jù)NAND型閃速存儲(chǔ)器制造時(shí)的存儲(chǔ)單元特性的評(píng)價(jià)階段和/或?qū)Ω黜?yè)面的寫(xiě)入順序等確定。另外，循環(huán)次數(shù)表示1次寫(xiě)入中施加編寫(xiě)電壓(編寫(xiě)脈沖)的次數(shù)及1次刪除中施加刪除電壓(刪除脈沖)的次數(shù)的至少一方。如上所述，存儲(chǔ)單元隨著寫(xiě)入次數(shù)增加而柵極絕緣膜劣化，寫(xiě)入速度加快。因而， 為了設(shè)定與預(yù)定數(shù)據(jù)對(duì)應(yīng)的閾值電壓，例如需要10次編寫(xiě)電壓的施加時(shí)，通過(guò)8次編寫(xiě)電壓的施加而結(jié)束寫(xiě)入意味著存儲(chǔ)單元劣化。在存儲(chǔ)單元劣化的狀態(tài)下受到PD的影響的場(chǎng)合，認(rèn)為閾值電壓的變化量變得更大。因而，本實(shí)施方式的存儲(chǔ)系統(tǒng)在寫(xiě)入循環(huán)次數(shù)達(dá)到預(yù)定值的場(chǎng)合，通過(guò)使讀出電平VA、VB、VC和/或讀出電壓Vread稍微向高偏移(+偏移)可以正確讀出。預(yù)定值例如在 NAND型閃速存儲(chǔ)器制造時(shí)的存儲(chǔ)單元特性的評(píng)價(jià)階段確定。另外，存儲(chǔ)單元隨著寫(xiě)入次數(shù)增加而柵極絕緣膜劣化，刪除速度變慢。因而，為了設(shè)定與刪除狀態(tài)對(duì)應(yīng)的閾值電壓例如需要1次刪除電壓的施加時(shí)，通過(guò)3次刪除電壓的施加結(jié)束刪除意味著存儲(chǔ)單元劣化。在存儲(chǔ)單元劣化的狀態(tài)下受到PD的影響的場(chǎng)合，認(rèn)為閾值電壓的變化量變得更大。因而，本實(shí)施方式的存儲(chǔ)系統(tǒng)在刪除循環(huán)次數(shù)達(dá)到預(yù)定值的場(chǎng)合，通過(guò)使讀出電平VA、VB、VC和/或讀出電壓Vread稍微向高偏移(+偏移)，可以正確讀出。預(yù)定值在例如NAND型閃速存儲(chǔ)器制造時(shí)的存儲(chǔ)單元特性的評(píng)價(jià)階段確定。另一方面，隨著讀出次數(shù)增加，RD的影響累積，向非選擇存儲(chǔ)單元注入的電子量增力口。NAND型閃速存儲(chǔ)器存儲(chǔ)的數(shù)據(jù)中，存在例如一次寫(xiě)入驅(qū)動(dòng)控制電路4的固件等后不再更新而僅僅進(jìn)行讀出動(dòng)作的數(shù)據(jù)。從而，即使改寫(xiě)次數(shù)少的場(chǎng)合，由于反復(fù)受到RD的影響， 閾值電壓分布可能向+方向偏移。因而，本實(shí)施方式的存儲(chǔ)系統(tǒng)在讀出次數(shù)達(dá)到預(yù)定值的場(chǎng)合，通過(guò)使讀出電平VA、 VB,VC和/或讀出電壓Vread稍微向高偏移(+偏移)，可以正確讀出。預(yù)定值在例如NAND
11型閃速存儲(chǔ)器制造時(shí)的存儲(chǔ)單元特性的評(píng)價(jià)階段確定。另外，隨著讀出次數(shù)的增加，柵極絕緣膜也可能劣化，寫(xiě)入速度加快。從而，讀出次數(shù)多的存儲(chǔ)單元與讀出次數(shù)少的存儲(chǔ)單元比較，可能容易受到PD及RD的影響。因而，讀出次數(shù)達(dá)到任意的預(yù)定值的場(chǎng)合，也可以使讀出電平VA、VB、VC和/或讀出電壓Vread稍微向高偏移。即，讀出次數(shù)也可以與改寫(xiě)次數(shù)同樣，用作指示絕緣膜的劣化的因子。對(duì)各塊的刪除次數(shù)、寫(xiě)入次數(shù)、讀出次數(shù)、循環(huán)次數(shù)由例如驅(qū)動(dòng)控制電路4計(jì)數(shù)， 計(jì)數(shù)值寫(xiě)入管理表MT。另外，在估計(jì)RD造成的閾值電壓的偏移量中采用讀出次數(shù)的場(chǎng)合， 在塊內(nèi)的數(shù)據(jù)被刪除或無(wú)效化時(shí)使值復(fù)位。這是因?yàn)?，新?xiě)入該塊的數(shù)據(jù)在最初讀出前，不受RD的影響。另一方面，將讀出次數(shù)與改寫(xiě)次數(shù)同樣用作指示絕緣膜的劣化的因子的場(chǎng)合，即使在塊內(nèi)的數(shù)據(jù)被刪除或無(wú)效化時(shí)也繼續(xù)保持值。這是因?yàn)榻^緣膜的劣化是該塊固有的物理問(wèn)題。放置時(shí)間如前述，由系統(tǒng)日志等設(shè)定。例如，寫(xiě)入各塊的數(shù)據(jù)的放置時(shí)間可以預(yù)先存儲(chǔ)最初向存儲(chǔ)單元寫(xiě)入數(shù)據(jù)時(shí)的時(shí)刻，根據(jù)該寫(xiě)入的時(shí)刻和從例如主機(jī)裝置1通知的當(dāng)前時(shí)刻的差值求出?；颍部梢愿鶕?jù)在存儲(chǔ)系統(tǒng)內(nèi)進(jìn)行特定事件的次數(shù)求出放置時(shí)間。例如，若在NAND型閃速存儲(chǔ)器具備每次刪除塊內(nèi)的數(shù)據(jù)時(shí)加一的計(jì)數(shù)器并在數(shù)據(jù)寫(xiě)入時(shí)存儲(chǔ)計(jì)數(shù)值，也可以根據(jù)與當(dāng)前的計(jì)數(shù)值的差值估計(jì)某程度的放置時(shí)間?；?，也可以由存儲(chǔ)系統(tǒng)內(nèi)部的定時(shí)器測(cè)定放置時(shí)間。環(huán)境溫度根據(jù)例如溫度傳感器7的輸出信號(hào)，通過(guò)驅(qū)動(dòng)控制電路4在管理表MT記錄。例如，向塊寫(xiě)入數(shù)據(jù)時(shí)的溫度在管理表MT記錄?；颍鲜龇胖脮r(shí)間內(nèi)的平均溫度也可以在預(yù)定的定時(shí)存儲(chǔ)。取得環(huán)境溫度的場(chǎng)合，溫度傳感器7優(yōu)選與NAND存儲(chǔ)器10接近設(shè)置。圖10表示偏移讀出動(dòng)作的一例。偏移讀出動(dòng)作可以是各種方法，可根據(jù)存儲(chǔ)系統(tǒng)的使用環(huán)境選擇使用最佳讀出。換言之，圖10中的各步驟不必全部執(zhí)行，可以根據(jù)存儲(chǔ)系統(tǒng)的使用環(huán)境僅僅執(zhí)行特定的步驟。另外，各步驟的執(zhí)行順序?yàn)橐焕?，可以根?jù)存儲(chǔ)系統(tǒng)的使用環(huán)境變更順序。圖10中，驅(qū)動(dòng)控制電路4在偏移讀出動(dòng)作時(shí)，首先參照管理表MT(Sll)。然后，判別管理表MT記錄的刪除次數(shù)、寫(xiě)入次數(shù)、循環(huán)次數(shù)、讀出次數(shù)是否在預(yù)定值內(nèi)(S12-S15)。 即，判別存儲(chǔ)單元是否受到PD、RD的影響。其結(jié)果，全部次數(shù)在預(yù)定值以內(nèi)的場(chǎng)合，驅(qū)動(dòng)控制電路4判斷不受PD、RD的影響，用缺省的讀出電平執(zhí)行讀出動(dòng)作(S16)。另一方面，在刪除次數(shù)、寫(xiě)入次數(shù)、循環(huán)次數(shù)、讀出次數(shù)中任一個(gè)超過(guò)預(yù)定值的場(chǎng)合，驅(qū)動(dòng)控制電路4判別放置時(shí)間是否長(zhǎng)(S17)。放置時(shí)間的判斷基準(zhǔn)是例如1日以上的任意確定的時(shí)間。在放置時(shí)間短的場(chǎng)合，認(rèn)為PD、RD的影響比DR的影響大，因此，讀出電平 VA、VB、VC及讀出電壓Vread向高偏移，執(zhí)行+偏移讀出動(dòng)作(S18)。另外，步驟S17中，在判斷放置時(shí)間長(zhǎng)的場(chǎng)合，認(rèn)為DR的影響比PD、RD的影響大，因此，讀出電平VA、VB、VC向低偏移(即向低側(cè)偏移)，執(zhí)行-偏移讀出動(dòng)作(S19)。驅(qū)動(dòng)控制電路4在+偏移讀出動(dòng)作、-偏移讀出動(dòng)作時(shí)，可以根據(jù)向NAND存儲(chǔ)器 10輸入的指令CMD、地址ADD及數(shù)據(jù)DT設(shè)定讀出電平VA、VB、VC及Vread。驅(qū)動(dòng)控制電路4 通過(guò)例如指令指定+偏移或_偏移，根據(jù)地址指定讀出電平VA、VB、VC或讀出電壓Vread。 而且，根據(jù)數(shù)據(jù)指定偏移量。圖4所示控制信號(hào)及控制電壓產(chǎn)生電路207根據(jù)這些指令和地址信號(hào)及數(shù)據(jù)，產(chǎn)生+偏移讀出動(dòng)作及_偏移讀出動(dòng)作所必要的電壓。另外，+偏移讀出動(dòng)作(S18)及-偏移讀出動(dòng)作(S19)不限于1次，也可以多次執(zhí)行。多次執(zhí)行的場(chǎng)合，也可以在各偏移讀出動(dòng)作中使+方向的偏移量或_方向的偏移量變化。上述各讀出動(dòng)作后，驅(qū)動(dòng)控制電路4進(jìn)行ECC判定(S20)。錯(cuò)誤比特?cái)?shù)比預(yù)定值多時(shí)，即即使可進(jìn)行+偏移或-偏移讀出動(dòng)作，進(jìn)行讀出數(shù)據(jù)的ECC糾錯(cuò)的場(chǎng)合，錯(cuò)誤比特?cái)?shù)也比預(yù)定值多時(shí)，今后即使進(jìn)行偏移讀出也不可能進(jìn)行數(shù)據(jù)的讀出，因此，對(duì)該塊執(zhí)行刷新動(dòng)作(S21，S22)。即，將讀出對(duì)象的塊的數(shù)據(jù)拷貝到新的刪除塊。通過(guò)刷新動(dòng)作拷貝數(shù)據(jù)的目的地的刪除塊優(yōu)選是刪除次數(shù)、編寫(xiě)次數(shù)少的塊，絕緣膜的劣化小。通過(guò)刷新動(dòng)作可以消除至少DR的影響導(dǎo)致的閾值電壓的降低，但是本實(shí)施方式中，也可以不一定執(zhí)行S21、S22的步驟。另外，例如S12中，刪除次數(shù)即使在預(yù)定值內(nèi)，若放置時(shí)間長(zhǎng)，則存儲(chǔ)單元的閾值電壓也可能向-方向偏移。從而，即使S12-S15的判斷中判斷在預(yù)定值以內(nèi)的場(chǎng)合，也可以采用與S17相同或不同的基準(zhǔn)，判斷放置時(shí)間是否長(zhǎng)，根據(jù)判斷結(jié)果進(jìn)行缺省讀出、+偏移讀出、-偏移讀出。另外，也可以在S17中的放置時(shí)間設(shè)置多個(gè)階段，若未超過(guò)使PD、RD的影響和DR 的影響平衡的時(shí)間即第1放置時(shí)間則執(zhí)行+偏移讀出，若超過(guò)第1放置時(shí)間而未超過(guò)低于缺省的閾值的時(shí)間即第2放置時(shí)間則執(zhí)行缺省讀出，若超過(guò)第2放置時(shí)間，則執(zhí)行-偏移讀
出ο根據(jù)上述第1實(shí)施方式，考慮編寫(xiě)干擾PD、讀取干擾RD、數(shù)據(jù)保留DR的影響，使讀出電平VA、VB、VC及讀出電壓VREAD向+方向或-方向偏移。因而，可以與PD、RD、DR的影響無(wú)關(guān)地正確讀出數(shù)據(jù)。從而，可構(gòu)筑可靠性高的存儲(chǔ)系統(tǒng)。圖11表示第1實(shí)施方式的變形例，是采用狀態(tài)數(shù)據(jù)的管理表的例。驅(qū)動(dòng)控制電路 4在例如電源啟動(dòng)時(shí)或預(yù)定定時(shí)，對(duì)每頁(yè)面或塊進(jìn)行監(jiān)視讀取，在管理表記錄此時(shí)的狀態(tài)。 監(jiān)視讀取改變讀出電平，例如進(jìn)行3次。具體地說(shuō)，例如進(jìn)行采用缺省的讀出電平的讀出、使讀出電平向高偏移(+偏移) 后的讀出及使讀出電平向低偏移(_偏移)后的讀出。在這些讀出的每一個(gè)都檢測(cè)(檢測(cè)) ECC錯(cuò)誤比特?cái)?shù)，將錯(cuò)誤比特?cái)?shù)最少的讀出電平作為狀態(tài)數(shù)據(jù)在管理表記錄。狀態(tài)數(shù)據(jù)是缺省讀取、+偏移讀出、-偏移讀出中的一個(gè)。實(shí)際讀出時(shí)，根據(jù)管理表存儲(chǔ)的狀態(tài)數(shù)據(jù)，設(shè)定讀出電平。另外，此時(shí)的偏移值可以在上述的改寫(xiě)次數(shù)的每一次設(shè)定任意的電壓。圖12表示第1實(shí)施方式的變形例，是采用狀態(tài)數(shù)據(jù)的讀出動(dòng)作的例。該例的場(chǎng)合，讀出動(dòng)作開(kāi)始后，參照管理表MT(Sll)，判別狀態(tài)數(shù)據(jù)的內(nèi)容(S23)。這里，管理表例如將各頁(yè)面、塊、平面或芯片以怎樣的條件讀出的情況作為狀態(tài)數(shù)據(jù)持有。以怎樣的條件讀取是缺省讀取、+偏移讀出、“偏移讀出等的條件。其結(jié)果，狀態(tài)數(shù)據(jù)為缺省讀取的場(chǎng)合，讀出電平及讀出電壓Vread以缺省的電平執(zhí)行讀出動(dòng)作(S16)。另外，為+偏移讀出的場(chǎng)合，以讀出電平VA、VB、VC及讀出電壓Vread向高偏移的狀態(tài)執(zhí)行讀出動(dòng)作(S18)。而且，狀態(tài)數(shù)據(jù)為-偏移讀出的場(chǎng)合，以讀出電平VA、VB、VC向低偏移的狀態(tài)執(zhí)行讀出動(dòng)作(S19)。這些讀出動(dòng)作后，與圖10所示例同樣，進(jìn)行ECC判定(S20)。其結(jié)果，錯(cuò)誤比特?cái)?shù)比預(yù)定值多的場(chǎng)合，對(duì)該塊執(zhí)行刷新動(dòng)作(S21，S22)。即，將塊的數(shù)據(jù)拷貝到新刪除塊。
即使圖11及圖12所示變形例，考慮編寫(xiě)干擾PD、讀取干擾RD、數(shù)據(jù)保留DR的影響，使讀出電平VA、VB、VC及讀出電壓Vread向+方向或-方向偏移，因此，與PD、RD、DR的影響無(wú)關(guān)，可以正確讀出數(shù)據(jù)。偏移讀出動(dòng)作不限于圖10至圖12所示場(chǎng)合，例如也可以采用管理表記錄的溫度數(shù)據(jù)改變讀出電平、讀出電壓。例如溫度高時(shí)，在進(jìn)行降低PD、RD的影響的讀出的場(chǎng)合，執(zhí)行使讀出電平VA、VB、VC,及讀出電壓Vread向+方向偏移的+偏移讀出動(dòng)作即可。另外， 在進(jìn)行降低DR的影響的讀出的場(chǎng)合，執(zhí)行使讀出電平VA、VB、VC向-方向偏移的-偏移讀出動(dòng)作即可。即使該讀出動(dòng)作，也與PD、RD、DR的影響無(wú)關(guān)，可以正確讀出數(shù)據(jù)。另外，在可忽視DR的系統(tǒng)，例如不斷高速覆寫(xiě)數(shù)據(jù)的系統(tǒng)和具有更新DR劣化的塊的刷新功能的系統(tǒng)(例如，日本特開(kāi)2009-205578號(hào)公報(bào)(美國(guó)申請(qǐng)12/529282作為優(yōu)先權(quán)基礎(chǔ)主張))適用本實(shí)施方式的場(chǎng)合，考慮DR的劣化的必要性小。因而，也可以采用省略-方向的偏移讀出，使讀出電平向+方向(閾值電壓變高的方向)偏移，僅僅讀取1次的構(gòu)成。另外，在控制服務(wù)器等的讀出動(dòng)作的常時(shí)運(yùn)行系統(tǒng)適用本實(shí)施方式的場(chǎng)合，省略+ 方向的偏移讀出，參照放置時(shí)間，在放置時(shí)間為預(yù)定值以上的場(chǎng)合，也可以采用僅僅執(zhí)行一次使讀出電平VA、VB、VC向-方向偏移的-偏移讀出動(dòng)作的構(gòu)成。而且，從存儲(chǔ)單元讀出數(shù)據(jù)的場(chǎng)合，改變讀出時(shí)間而讀出也有效。S卩，讀出時(shí)，可以改變消除存儲(chǔ)單元間的耦合的讀出、消除相鄰位線的噪音的讀出，或者存儲(chǔ)單元的讀出 (sense)節(jié)點(diǎn)的預(yù)充電電壓，改變讀出時(shí)的讀出次數(shù)、讀出時(shí)間。另外，本實(shí)施方式中，說(shuō)明了由管理表MT逐塊管理改寫(xiě)次數(shù)，但是不限于此。例如，由驅(qū)動(dòng)控制電路4執(zhí)行使NAND存儲(chǔ)器10中的各塊的改寫(xiě)次數(shù)(刪除次數(shù)或?qū)懭氪螖?shù)) 實(shí)質(zhì)平均化的損耗均衡處理的場(chǎng)合，不必逐塊判斷偏移讀出的必要性。驅(qū)動(dòng)控制電路4在任意的塊的改寫(xiě)次數(shù)達(dá)到預(yù)定值的場(chǎng)合，看作是NAND存儲(chǔ)器10的全塊大致達(dá)到同樣的改寫(xiě)次數(shù)，在以下的讀出動(dòng)作中，也可以對(duì)NAND存儲(chǔ)器10的全塊適用共同的條件(缺省讀出、+偏移讀出、-偏移讀出)。(第2實(shí)施方式)接著，說(shuō)明第2實(shí)施方式。上述第1實(shí)施方式為了降低PD、RD、DR的影響，參照管理表MT，使讀出電平VA、VB、VC和讀出電壓Vread向+方向或-方向變化，進(jìn)行讀出動(dòng)作。 該讀出動(dòng)作后，判定ECC，在錯(cuò)誤比特?cái)?shù)多的場(chǎng)合，刷新該塊。相對(duì)地，第2實(shí)施方式在最初讀出時(shí)的ECC的糾錯(cuò)中錯(cuò)誤比特?cái)?shù)多而無(wú)法進(jìn)行ECC 的糾錯(cuò)(ECC錯(cuò)誤)的場(chǎng)合，進(jìn)行偏移讀出(重試讀出)。而且，通過(guò)再度執(zhí)行ECC的糾錯(cuò)， 改善系統(tǒng)的不良率。圖13、圖14表示第2實(shí)施方式。如圖13所示，首先，例如通過(guò)缺省的讀出電平從存儲(chǔ)單元讀出數(shù)據(jù)(S31)。然后，判定是否可ECC糾錯(cuò)(S32)。其結(jié)果，在錯(cuò)誤比特?cái)?shù)少，可進(jìn)行ECC糾錯(cuò)的場(chǎng)合，讀出動(dòng)作結(jié)束。另外，在錯(cuò)誤比特?cái)?shù)多，不可ECC糾錯(cuò)的場(chǎng)合，執(zhí)行重試讀出(S33)。圖14表示重試讀出的一例。該重試讀出中，首先，讀出電平與缺省的讀出電平相比例如向高偏移，進(jìn)行+偏移讀出動(dòng)作(S41)。然后，判定是否可ECC糾錯(cuò)，是否可以正常執(zhí)行糾錯(cuò)(S42)。
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糾錯(cuò)無(wú)法正常執(zhí)行的場(chǎng)合，判別+偏移讀出動(dòng)作是否執(zhí)行預(yù)定次數(shù)，例如2次 (S43)。其結(jié)果，在2次以下的場(chǎng)合，再度進(jìn)行+偏移讀出動(dòng)作(S41)。此時(shí)，讀出電平與前次相比向高偏移，進(jìn)行+偏移讀出動(dòng)作。然后，判定是否可ECC糾錯(cuò)，是否可以正常執(zhí)行糾錯(cuò)(S42)?？梢哉?zhí)行糾錯(cuò)的場(chǎng)合，重試讀出結(jié)束，糾錯(cuò)無(wú)法正常執(zhí)行的場(chǎng)合，判別+偏移讀出動(dòng)作是否進(jìn)行了預(yù)定次數(shù)，例如2次(S43)。該場(chǎng)合，由于是第2次，因此使讀出電平的偏移方向反轉(zhuǎn)。S卩，與缺省的讀出電平相比例如向低偏移，進(jìn)行-偏移讀出動(dòng)作(S44)。然后，判定是否可ECC糾錯(cuò)，是否可以正常執(zhí)行糾錯(cuò)(S45)。糾錯(cuò)無(wú)法正常執(zhí)行的場(chǎng)合，判別-偏移讀出動(dòng)作是否執(zhí)行了預(yù)定次數(shù)，例如2次 (S46)。其結(jié)果，在2次以下的場(chǎng)合，再度進(jìn)行-偏移讀出動(dòng)作(S44)。此時(shí)，讀出電平與前次相比向低偏移，進(jìn)行-偏移讀出動(dòng)作。然后，判定ECC，是否可以正常執(zhí)行糾錯(cuò)(S45)?？梢哉?zhí)行糾錯(cuò)的場(chǎng)合，重試讀出結(jié)束，糾錯(cuò)無(wú)法正常執(zhí)行的場(chǎng)合，判別-偏移讀出動(dòng)作是否執(zhí)行了預(yù)定次數(shù)，例如2次(S46)。該場(chǎng)合，由于是第2次，因此，即使進(jìn)行偏移讀出，也判斷數(shù)據(jù)讀出不可能，驅(qū)動(dòng)控制電路4對(duì)主機(jī)裝置1返回表示讀出錯(cuò)誤結(jié)束的狀態(tài)(S47)。上述重試讀出中，重試次數(shù)在+方向、-方向都設(shè)為2次。但是不限于此，+方向、-方向也可以都設(shè)為1次或3次以上。另外，上述重試讀出中，讀出電平最初向+方向偏移后，進(jìn)一步向-方向偏移，但是不限于此，也可以使讀出電平最初向-方向偏移后，進(jìn)一步向+方向偏移。另外，根據(jù)存儲(chǔ)系統(tǒng)的使用環(huán)境，也可以僅僅執(zhí)行+偏移讀出或者-偏移讀出。另外，上述重試讀出中，S47中，返回表示讀出錯(cuò)誤結(jié)束的狀態(tài)。但是，存儲(chǔ)系統(tǒng)進(jìn)行圖3所示2階段的糾錯(cuò)的場(chǎng)合，也可以在S32、S42、S45的ECC糾錯(cuò)中，判斷第2ECC電路 118可否進(jìn)行糾錯(cuò)，S47中，進(jìn)行第IECC電路112的糾錯(cuò)。從而，可以減少消耗功率大、處理時(shí)間長(zhǎng)的第IECC電路112的糾錯(cuò)發(fā)動(dòng)的機(jī)會(huì)。根據(jù)上述第2實(shí)施方式，數(shù)據(jù)讀出中，不可糾錯(cuò)(ECC錯(cuò)誤)的場(chǎng)合，使讀出電平向 +方向或-方向偏移，進(jìn)行重試讀出。因而，可以除去編寫(xiě)干擾PD、讀取干擾RD的影響或數(shù)據(jù)保留DR的劣化的影響，正確讀出數(shù)據(jù)。從而，可以提高存儲(chǔ)系統(tǒng)的可靠性。上述第2實(shí)施方式中，重試讀出動(dòng)作不限于圖14所示方法，也可以改變讀出時(shí)間進(jìn)行讀出。具體地說(shuō)，可以采用例如相鄰存儲(chǔ)單元的先讀技術(shù)。該先讀技術(shù)在日本特開(kāi) 2004-326866號(hào)公報(bào)(作為美國(guó)專利編號(hào)6879520登記的美國(guó)申請(qǐng)10/601006作為優(yōu)先權(quán)基礎(chǔ)主張)、日本特開(kāi)2009-70501號(hào)公報(bào)(美國(guó)申請(qǐng)12/209486作為優(yōu)先權(quán)基礎(chǔ)主張)公開(kāi)。這些全內(nèi)容通過(guò)參照結(jié)合于此。日本特開(kāi)2004-3^866號(hào)公報(bào)公開(kāi)的先讀技術(shù)中，例如讀出與字線WLn連接的存儲(chǔ)單元的數(shù)據(jù)場(chǎng)合，首先，讀出與字線WLn+Ι連接的存儲(chǔ)單元的數(shù)據(jù)。讀出與字線WLn連接的存儲(chǔ)單元時(shí)，根據(jù)從與字線WLn+Ι連接的存儲(chǔ)單元讀出的數(shù)據(jù)的閾值電壓，使讀出電平 VA、VB、VC稍微向高偏移，進(jìn)行讀出動(dòng)作。從而可以除去相鄰單元的寫(xiě)入的影響，正確讀出數(shù)據(jù)。另外，日本特開(kāi)2009-70501號(hào)公報(bào)公開(kāi)的先讀技術(shù)中，例如讀出與字線WLn連接的存儲(chǔ)單元的數(shù)據(jù)場(chǎng)合，首先，讀出與字線WLn+1連接的存儲(chǔ)單元的數(shù)據(jù)。讀出與字線WLn 連接的存儲(chǔ)單元時(shí)，根據(jù)從與字線WLn+Ι連接的存儲(chǔ)單元讀出的數(shù)據(jù)的閾值電壓，使向非選擇字線WLn+Ι施加的讀出電壓Vread向高偏移，通過(guò)耦合，選擇字線WLn的電平上升。從而可以除去相鄰單元的寫(xiě)入的影響，正確讀出數(shù)據(jù)。上述相鄰存儲(chǔ)單元的先讀技術(shù)在讀出與選擇字線連接的存儲(chǔ)單元的數(shù)據(jù)前，必須讀出與非選擇字線連接的存儲(chǔ)單元的數(shù)據(jù)，因此讀出時(shí)間慢。因而，存儲(chǔ)系統(tǒng)采用相鄰存儲(chǔ)單元的先讀技術(shù)采用的NAND型閃速存儲(chǔ)器的場(chǎng)合，可以根據(jù)系統(tǒng)的用途切換先讀技術(shù)。例如，在重試讀出時(shí)使先讀打開(kāi)，通常讀出時(shí)使先讀關(guān)閉即可。而且，第2實(shí)施方式也可以變更讀出時(shí)的讀出時(shí)間。如上所述，受到PD的影響的存儲(chǔ)單元的閾值電壓向高偏移。因而，相對(duì)于讀出電壓Vread，單元晶體管難以導(dǎo)通。因而， 使向非選擇字線施加的讀出電壓Vread上升，進(jìn)行重試讀出。該場(chǎng)合，選擇字線的電位通過(guò)與非選擇字線的耦合而上升。因而，可以增加流向與選擇字線連接的單元晶體管的電流 Icell0從而，可以正確讀出數(shù)據(jù)，提高系統(tǒng)的可靠性。另外，重試讀出中，也可以改變讀出時(shí)的讀出節(jié)點(diǎn)的預(yù)充電電壓，改變讀出時(shí)的讀出次數(shù)。(第3實(shí)施方式)圖15表示第3實(shí)施方式。第3實(shí)施方式是將第1、第2實(shí)施方式組合的讀出動(dòng)作。 艮口，第1實(shí)施方式中說(shuō)明的監(jiān)視讀取在電源啟動(dòng)時(shí)或任意的定時(shí)執(zhí)行。相對(duì)地，第3實(shí)施方式在讀出動(dòng)作中，在ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，使讀出電平向+/-的兩方偏移，進(jìn)行讀出動(dòng)作，在管理表記錄此時(shí)的狀態(tài)數(shù)據(jù)，在下一讀出動(dòng)作中，根據(jù)管理表記錄的狀態(tài)數(shù)據(jù)，進(jìn)行讀出動(dòng)作。如圖15所示，例如通過(guò)缺省的讀出電平進(jìn)行讀出動(dòng)作(S51)。然后，判定是否可 ECC糾錯(cuò)(S52)。該判定的結(jié)果為ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，例如首先使讀出電平稍微向高偏移， 執(zhí)行+偏移讀出(S53)。該讀出后，再度判定是否可ECC糾錯(cuò)(SM)。該判定的結(jié)果為ECC 錯(cuò)誤不產(chǎn)生的場(chǎng)合，表示+偏移的狀態(tài)數(shù)據(jù)在管理表MT記錄(S55)。該場(chǎng)合狀態(tài)數(shù)據(jù)包含例如表示+方向的偏移的數(shù)據(jù)及表示偏移量的數(shù)據(jù)。另一方面，在步驟SM的判定的結(jié)果為ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，例如使缺省的讀出電平稍微向低偏移，執(zhí)行-偏移讀出(S56)。該讀出后，判定是否可ECC糾錯(cuò)(S57)。該判定的結(jié)果為ECC錯(cuò)誤不產(chǎn)生的場(chǎng)合，表示-偏移的狀態(tài)數(shù)據(jù)在管理表MT記錄(S58)。該場(chǎng)合狀態(tài)數(shù)據(jù)包含例如表示-方向的偏移的數(shù)據(jù)及表示偏移量的數(shù)據(jù)。另外，S57的判定的結(jié)果為ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，意味著即使向+方向偏移讀出電平(S53)，或者向-方向偏移讀出電平(S56)，ECC錯(cuò)誤都未消除，因此，驅(qū)動(dòng)控制電路4對(duì)主機(jī)裝置1返回表示讀出錯(cuò)誤結(jié)束的狀態(tài)(S59)。在管理表記錄了例如表示讀出對(duì)象的區(qū)域不可使用的數(shù)據(jù)。另外，本實(shí)施方式中，分別執(zhí)行一次+方向的偏移讀出和-方向的偏移讀出，但是也可以如第2實(shí)施方式那樣，執(zhí)行多次偏移讀出。例如，S53中，即使進(jìn)行+偏移讀出也未消除ECC錯(cuò)誤的場(chǎng)合，也可以使+方向的偏移量增加后，再度進(jìn)行ECC判定。另外，例如，S56 中，即使進(jìn)行-偏移讀出也未消除ECC錯(cuò)誤的場(chǎng)合，也可以使-方向的偏移量增加后，再度進(jìn)行ECC判定。
另外，S52的ECC判定也可以不是判斷ECC錯(cuò)誤是否產(chǎn)生，而是判斷即使可ECC糾錯(cuò)的場(chǎng)合，錯(cuò)誤比特?cái)?shù)是否也在預(yù)定值以下。例如，S52中，雖然在可糾錯(cuò)范圍但是錯(cuò)誤比特?cái)?shù)超過(guò)預(yù)定值的場(chǎng)合，S53中，執(zhí)行+偏移讀出。SM中，再度進(jìn)行ECC判定時(shí)，錯(cuò)誤比特?cái)?shù)若比S52的場(chǎng)合減少，則S55中，在管理表記錄+偏移量。另一方面，S53中，執(zhí)行+偏移讀出，SM中，再度進(jìn)行ECC判定時(shí)，錯(cuò)誤比特?cái)?shù)增力口，或ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，S56中，執(zhí)行-偏移讀出。S57中，再度執(zhí)行ECC判定時(shí)，錯(cuò)誤比特?cái)?shù)若比S52的場(chǎng)合減少，則S58中，在管理表記錄-偏移量。S56中，執(zhí)行-偏移讀出， S57中，再度執(zhí)行ECC判定時(shí)，錯(cuò)誤比特?cái)?shù)增加，或ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，認(rèn)為缺省的讀出電平最佳。因而，在管理表記錄缺省的讀出電平即可。該場(chǎng)合，+方向的偏移讀出和-方向的偏移讀出分別執(zhí)行一次，但是也可以如第2實(shí)施方式那樣，執(zhí)行多次偏移讀出。進(jìn)行多次偏移讀出的場(chǎng)合，即使不進(jìn)行預(yù)定次數(shù)的偏移，與用前次偏移量進(jìn)行ECC判定的場(chǎng)合相比，錯(cuò)誤比特?cái)?shù)也可能增加。該場(chǎng)合，也可以在同方向不再度偏移，使偏移方向反轉(zhuǎn)。這樣，在管理表MT記錄用于讀取該塊的最佳讀出電平的偏移數(shù)據(jù)。然后，執(zhí)行該塊的讀出動(dòng)作的場(chǎng)合，與第1實(shí)施方式同樣，首先，參照管理表MT，讀出在該管理表MT記錄的偏移數(shù)據(jù)。根據(jù)該讀出的偏移數(shù)據(jù)設(shè)定讀出電平，執(zhí)行讀出動(dòng)作。根據(jù)上述第3實(shí)施方式，ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，使讀出電平向+/_的兩方偏移，進(jìn)行讀出動(dòng)作，檢測(cè)ECC錯(cuò)誤不產(chǎn)生的讀出電平，在管理表MT記錄此時(shí)的偏移數(shù)據(jù)，在下一讀出動(dòng)作中，根據(jù)管理表MT記錄的偏移數(shù)據(jù)，設(shè)定讀出電平，進(jìn)行讀出動(dòng)作。因而，可以通過(guò)最佳讀出電平在該塊讀出數(shù)據(jù)，從而，可以正確讀出數(shù)據(jù)，提高系統(tǒng)的可靠性。另外，根據(jù)第3實(shí)施方式，讀出動(dòng)作中，在ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，或者錯(cuò)誤比特?cái)?shù)超過(guò)預(yù)定值的場(chǎng)合，立即更新管理表，因此與前述監(jiān)視讀取比，具有即時(shí)性。而且，讀出塊的數(shù)據(jù)時(shí)，根據(jù)管理表MT記錄的偏移數(shù)據(jù)，可以從最初開(kāi)始以最佳讀出電平讀出數(shù)據(jù)，因此，與重試讀出比，可以使讀出速度高速化，提高性能。(第4實(shí)施方式)圖16表示第4實(shí)施方式。第4實(shí)施方式適用于通過(guò)刷新動(dòng)作降低DR的影響的系統(tǒng)。在這樣的系統(tǒng)的場(chǎng)合，考慮PD、RD的影響，執(zhí)行讀出動(dòng)作。如圖16所示，首先，用缺省的讀出電平讀出數(shù)據(jù)，判定是否可ECC糾錯(cuò)(S61，S62)。 其結(jié)果，可ECC糾錯(cuò)的場(chǎng)合，處理結(jié)束。另一方面，ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，進(jìn)行+偏移讀出動(dòng)作及ECC判定(S63，S64)。其結(jié)果，可ECC糾錯(cuò)的場(chǎng)合，處理結(jié)束。另一方面，ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，通過(guò)比缺省的讀出電平低的電平，執(zhí)行-偏移讀出動(dòng)作(S71)。然后，進(jìn)行ECC判定(S72)。其結(jié)果，可ECC糾錯(cuò)的場(chǎng)合，雖然可以直接結(jié)束，但是由于知道是DR劣化，因此例如可執(zhí)行刷新動(dòng)作，改善DR(S73)。另外，ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，向主機(jī)1返回錯(cuò)誤狀態(tài)。 或者，驅(qū)動(dòng)控制電路可執(zhí)行2階段的糾錯(cuò)的場(chǎng)合，通過(guò)第IECC電路112執(zhí)行例如讀取所羅門(mén)處理，嘗試數(shù)據(jù)的復(fù)活。另一方面，步驟S64中，在可ECC糾錯(cuò)的狀態(tài)下，處理結(jié)束后，設(shè)定了例如其他讀出用的指令的場(chǎng)合(S65)，用與步驟S63相同的偏移電平，進(jìn)行+偏移讀出動(dòng)作(S66)。然后， 進(jìn)行ECC判定(S67)，在可ECC糾錯(cuò)的場(chǎng)合，處理結(jié)束，在ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，例如用缺省的讀出電平執(zhí)行讀出動(dòng)作(S68)。然后，進(jìn)行ECC判定(S69)，可ECC糾錯(cuò)的場(chǎng)合，雖然可以直接結(jié)束，但是由于知道是DR劣化，因此例如可執(zhí)行刷新動(dòng)作，改善DR(S70)。另外，ECC錯(cuò)誤產(chǎn)生的場(chǎng)合，控制向步驟S71轉(zhuǎn)移。根據(jù)上述第4實(shí)施方式，在DR的影響降低的系統(tǒng)中，可以降低偏移讀出的次數(shù)，因此可以使讀出動(dòng)作高速化。而且，由于執(zhí)行了必要的偏移讀出，可以進(jìn)行正確讀出動(dòng)作，提高系統(tǒng)的可靠性。其他，本發(fā)明不限于上述各實(shí)施方式，在實(shí)施階段不脫離其要旨的范圍，可以使構(gòu)成要素變形而具體化。另外，通過(guò)上述各實(shí)施方式公開(kāi)的多個(gè)構(gòu)成要素的適宜組合，可形成各種發(fā)明。例如，也可以從實(shí)施方式的全構(gòu)成要素刪除幾個(gè)構(gòu)成要素。而且，可以將不同實(shí)施方式的構(gòu)成要素適宜組合。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，其特征在于，具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具備存儲(chǔ)單元陣列，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊；和電壓生成部，其可變更上述存儲(chǔ)單元的讀出電平；以及控制部，其控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出、刪除；上述控制部在上述非易失性半導(dǎo)體存儲(chǔ)裝置的使用開(kāi)始時(shí)和時(shí)間經(jīng)過(guò)后改變讀出電平。
2.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，根據(jù)上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入次數(shù)、刪除次數(shù)、讀出次數(shù)的至少一個(gè)改變上述讀出電平。
3.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，采用比用于讀出在上述存儲(chǔ)單元設(shè)定的閾值電壓的本來(lái)的讀出電平高的讀出電平和比上述本來(lái)的讀出電平低的讀出電平的一方，從上述存儲(chǔ)單元讀出1次數(shù)據(jù)。
4.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，采用比用于讀出在上述存儲(chǔ)單元設(shè)定的閾值電壓的本來(lái)的讀出電平高的讀出電平和比上述本來(lái)的讀出電平低的讀出電平的兩方，從上述存儲(chǔ)單元讀出數(shù)據(jù)。
5.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，具有記錄上述非易失性半導(dǎo)體存儲(chǔ)裝置的放置時(shí)間的管理區(qū)域，上述管理區(qū)域記錄的放置時(shí)間在預(yù)定時(shí)間以上的場(chǎng)合，采用比用于讀出在上述存儲(chǔ)單元設(shè)定的閾值電壓的本來(lái)的讀出電平低的讀出電平，從上述存儲(chǔ)單元讀出數(shù)據(jù)。
6.如權(quán)利要求2所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，具有管理上述非易失性半導(dǎo)體存儲(chǔ)裝置的上述多個(gè)塊的每塊的寫(xiě)入次數(shù)、刪除次數(shù)、讀出次數(shù)及寫(xiě)入、刪除時(shí)的電壓施加次數(shù)的管理部，根據(jù)上述管理部管理的數(shù)據(jù)，改變存儲(chǔ)單元的讀出電平。
7.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，在上述系統(tǒng)的啟動(dòng)時(shí)或預(yù)定定時(shí)，采用不同的多個(gè)讀出電平逐塊執(zhí)行監(jiān)視讀取，將錯(cuò)誤比特?cái)?shù)最少的讀出電平作為狀態(tài)數(shù)據(jù)記錄在管理區(qū)域，數(shù)據(jù)讀出時(shí)，根據(jù)在上述管理區(qū)域記錄的狀態(tài)數(shù)據(jù)，設(shè)定讀出電平。
8.一種存儲(chǔ)系統(tǒng)，其特征在于，具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具備存儲(chǔ)單元陣列，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊；和電壓生成部，其可變更上述存儲(chǔ)單元的讀出電平；以及控制部，其控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出、刪除；上述控制部具有從讀出的數(shù)據(jù)檢測(cè)錯(cuò)誤的錯(cuò)誤檢測(cè)部，在由上述錯(cuò)誤檢測(cè)部檢測(cè)到錯(cuò)誤的場(chǎng)合，進(jìn)行反復(fù)再度讀出的重試讀出。
9.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，采用與存儲(chǔ)單元的本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平和比上述本來(lái)的讀出電平低的讀出電平，進(jìn)行上述重試讀出。
10.如權(quán)利要求8所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，改變讀出時(shí)間，進(jìn)行上述重試讀出。
11.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，通過(guò)改變存儲(chǔ)單元的讀出節(jié)點(diǎn)的預(yù)充電電壓或者改變讀出時(shí)的讀出次數(shù)，來(lái)改變上述讀出時(shí)間。
12.如權(quán)利要求10所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，將與選擇字線相鄰的非選擇字線的讀出電壓設(shè)定為比本來(lái)的讀出電壓高，進(jìn)行上述重試讀出。
13.一種存儲(chǔ)系統(tǒng)，其特征在于，具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具備存儲(chǔ)單元陣列，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊；和電壓生成部，其可變更上述存儲(chǔ)單元的讀出電平；以及控制部，其控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出、刪除；上述控制部具有從讀出的數(shù)據(jù)檢測(cè)錯(cuò)誤的錯(cuò)誤檢測(cè)部和記錄管理數(shù)據(jù)的管理區(qū)域，上述控制部，在由上述錯(cuò)誤檢測(cè)部檢測(cè)到錯(cuò)誤的場(chǎng)合，采用與存儲(chǔ)單元的本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平和比上述本來(lái)的讀出電平低的讀出電平進(jìn)行重試讀出，將這些重試讀出的結(jié)果良好的讀出電平的數(shù)據(jù)在上述管理區(qū)域記錄。
14.如權(quán)利要求12所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部在讀出時(shí)根據(jù)在上述管理區(qū)域記錄的數(shù)據(jù)，設(shè)定讀出電平。
15.一種存儲(chǔ)系統(tǒng)，其特征在于，具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具備存儲(chǔ)單元陣列，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊；和電壓生成部，其可變更上述存儲(chǔ)單元的讀出電平；以及控制部，其控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出、刪除；上述控制部具有從讀出的數(shù)據(jù)檢測(cè)錯(cuò)誤的錯(cuò)誤檢測(cè)部，上述控制部，在由上述錯(cuò)誤檢測(cè)部檢測(cè)到錯(cuò)誤的場(chǎng)合，采用與存儲(chǔ)單元的本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平進(jìn)行讀出動(dòng)作，在錯(cuò)誤檢測(cè)部的判定的結(jié)果為錯(cuò)誤數(shù)少的場(chǎng)合，用上述向高側(cè)偏移的讀出電平進(jìn)行下一讀出動(dòng)作。
16.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，采用與上述存儲(chǔ)單元的本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平進(jìn)行讀出動(dòng)作，錯(cuò)誤檢測(cè)部的判定的結(jié)果為錯(cuò)誤數(shù)多的場(chǎng)合，采用與上述存儲(chǔ)單元的本來(lái)的讀出電平相比向低側(cè)偏移的讀出電平進(jìn)行讀出動(dòng)作。
17.如權(quán)利要求16所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，在采用與上述存儲(chǔ)單元的本來(lái)的讀出電平相比向低側(cè)偏移的讀出電平進(jìn)行讀出動(dòng)作的場(chǎng)合，進(jìn)行刷新動(dòng)作。
18.如權(quán)利要求15所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，采用與上述存儲(chǔ)單元的本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平進(jìn)行讀出動(dòng)作，錯(cuò)誤檢測(cè)部的判定的結(jié)果為錯(cuò)誤多的場(chǎng)合，采用上述存儲(chǔ)單元的本來(lái)的讀出電平進(jìn)行讀出動(dòng)作，錯(cuò)誤檢測(cè)部的判定的結(jié)果為錯(cuò)誤數(shù)多的場(chǎng)合，進(jìn)行刷新動(dòng)作。
19.如權(quán)利要求1所述的存儲(chǔ)系統(tǒng)，其特征在于，上述控制部，分別進(jìn)行采用上述存儲(chǔ)單元的本來(lái)的讀出電平的讀出動(dòng)作、采用與本來(lái)的讀出電平相比向高側(cè)偏移的讀出電平的讀出動(dòng)作和采用與本來(lái)的讀出電平相比向低側(cè)偏移的讀出電平的讀出動(dòng)作，錯(cuò)誤檢測(cè)部的判定的結(jié)果為錯(cuò)誤數(shù)多的場(chǎng)合，進(jìn)行刷新動(dòng)作。
全文摘要
本發(fā)明提供存儲(chǔ)系統(tǒng)，其具備非易失性半導(dǎo)體存儲(chǔ)裝置，其具備存儲(chǔ)單元陣列，其具有包含多個(gè)存儲(chǔ)單元的多個(gè)塊；和電壓生成部，其可變更上述存儲(chǔ)單元的讀出電平；以及控制部，其控制上述非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入、讀出、刪除；其中，上述控制部在上述非易失性半導(dǎo)體存儲(chǔ)裝置的使用開(kāi)始時(shí)和時(shí)間經(jīng)過(guò)后改變讀出電平。
文檔編號(hào)G06F12/16GK102483952SQ20108004058
公開(kāi)日2012年5月30日 申請(qǐng)日期2010年11月4日 優(yōu)先權(quán)日2009年11月6日
發(fā)明者永島宏行 申請(qǐng)人:株式會(huì)社 東芝