專利名稱：：數(shù)據(jù)處理裝置及半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及具有處理器的數(shù)據(jù)處理裝置。
背景技術(shù)：
：在具有CPU(中央處理裝置)或DSP(數(shù)字信號(hào)處理器)等的處理器的數(shù)據(jù)處理裝置、例如所謂被稱為微型計(jì)算機(jī)(也稱為微處理器、微控制器、microcomputer。)的半導(dǎo)體集成電路裝置中，在二進(jìn)制信息的數(shù)據(jù)的排列中，有被稱為小端(LittleEndian)的數(shù)據(jù)的排列，和被稱為大端(BigEndian)的數(shù)據(jù)的排列。作為在微型計(jì)算機(jī)中處理的二進(jìn)制信息，有作為控制微型計(jì)算機(jī)的工作的指令而被處理的二進(jìn)制信息，和作為通過這樣的指令的執(zhí)行等而被處理的數(shù)據(jù)的二進(jìn)制信息，通常是在某個(gè)特定的微型計(jì)算機(jī)中，指令和數(shù)據(jù)一起采用小端或大端的任一方，進(jìn)行數(shù)據(jù)處理。另一方面，如專利文獻(xiàn)1中記載的那樣，記載有針對(duì)微型計(jì)算機(jī)的指令和數(shù)據(jù)的雙方的字節(jié)序(endian)能夠?qū)?yīng)小端/大端雙方的字節(jié)序的微型計(jì)算機(jī)，此外如在專利文獻(xiàn)2中記載的那樣，記載有針對(duì)在微型計(jì)算機(jī)中處理的數(shù)據(jù)能夠變更小端/大端的微型計(jì)算機(jī)。在專利文獻(xiàn)2中記載的微型計(jì)算機(jī)中，記載了其構(gòu)成為對(duì)應(yīng)于儲(chǔ)存的數(shù)據(jù)是小端還是大端，使字節(jié)單位的數(shù)據(jù)的排列變更，即使是任一種字節(jié)序都能夠處理。此外，在微型計(jì)算機(jī)中，要求削減為了儲(chǔ)存指令、數(shù)據(jù)所需要的存儲(chǔ)器容量，以適合的功耗提高指令的執(zhí)行/數(shù)據(jù)的處理效率?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1日本特開2000-820009號(hào)公報(bào)；專利文獻(xiàn)2日本特開2005-174296號(hào)公報(bào)。
發(fā)明內(nèi)容發(fā)明要解決的問題現(xiàn)在，在具有CPU(在區(qū)別作為功能的記載和作為在半導(dǎo)體上形成的物理區(qū)域的記載的情況下，將前者記載為CPU，后者記載為CPU核心，在不需要區(qū)別的情況下記載為CPU。)或者DSP等的處理器的數(shù)據(jù)處理裝置(以下，僅稱為微型計(jì)算機(jī)。)的開發(fā)中，與CPU自身的功能一起，在半導(dǎo)體基板上構(gòu)成CPU核心和各種外圍功能塊(稱為外圍功能IP或者外圍功能IP核心。)，通過在CPU的控制下使各種外圍功能塊工作，作為整體進(jìn)行與1個(gè)目的對(duì)應(yīng)的處理。在這樣的情況下，從被稱為IP核心供應(yīng)商(corevendors)的以特定的外圍功能塊的設(shè)計(jì)開發(fā)為專業(yè)的企業(yè)購(gòu)入需要的外圍功能塊，或使用本公司過去設(shè)計(jì)的或在其它制品中設(shè)計(jì)的外圍功能塊，在1個(gè)半導(dǎo)體基板上構(gòu)成，由此開始進(jìn)行作為目的的微型計(jì)算機(jī)的設(shè)計(jì)開發(fā)。在這樣的微型計(jì)算機(jī)的設(shè)計(jì)開發(fā)體制中，有可能產(chǎn)生購(gòu)入或者本公司設(shè)計(jì)的外圍功能塊的數(shù)據(jù)的字節(jié)序與CPU自身的字節(jié)序相異，或者在應(yīng)該協(xié)同工作的外圍功能塊彼此之間的字節(jié)序中產(chǎn)生相異的情況。在現(xiàn)有技術(shù)中在產(chǎn)生這樣的字節(jié)序的相異的情況下，選擇與CPU的字節(jié)序一致的外圍功能塊，或者以與CPU的字節(jié)序一致的方式進(jìn)行外圍功能塊的再設(shè)計(jì)。本發(fā)明者們鑒于這樣的微型計(jì)算機(jī)的開發(fā)體制，認(rèn)識(shí)到特別是在專利文獻(xiàn)2記載的那樣的字節(jié)序的變換中會(huì)損害作為CPU和微型計(jì)算機(jī)整體的處理性能。本申請(qǐng)發(fā)明的一個(gè)目的是提供一種進(jìn)行適宜的字節(jié)序變換的微型計(jì)算機(jī)。本發(fā)明的另一個(gè)目的在于提供一種不依賴于字節(jié)序的種類，CPU能夠使用共同的程序和共同的向量地址的雙端(bi-endian)方式的數(shù)據(jù)處理裝置。用于解決課題的方案CPU處理的數(shù)據(jù)能夠選擇小端或者大端的任一方。在CPU和存儲(chǔ)器之間轉(zhuǎn)送數(shù)據(jù)時(shí)，在字節(jié)序是任一種的情況下，CPU的向量地址(vectoraddress)的尺寸的數(shù)據(jù)轉(zhuǎn)送的排列一致。通過固定指令碼的字節(jié)序，能夠使用同一程序，并且數(shù)據(jù)的字節(jié)序被設(shè)為可變，在向量表的各向量地址是N位的情況下，在訪問被對(duì)齊為N位的N位尺寸的數(shù)據(jù)時(shí)，以在數(shù)據(jù)的字節(jié)序是大端/小端的任一個(gè)的情況下也不依賴于字節(jié)序，能夠以同一地址/同一對(duì)齊進(jìn)行訪問的方式控制。另一方面，設(shè)置如下機(jī)構(gòu)，在CPU對(duì)存儲(chǔ)器進(jìn)行與N位不同的單位的數(shù)據(jù)的訪問時(shí)，以與CPU內(nèi)的數(shù)據(jù)寄存器的字節(jié)單位的各地址中儲(chǔ)存的數(shù)據(jù)的地址和對(duì)齊適合的方式，變更從存儲(chǔ)器取得的數(shù)據(jù)的地址和對(duì)齊。發(fā)明的效果在向量尺寸的數(shù)據(jù)轉(zhuǎn)送中，不依賴于數(shù)據(jù)的字節(jié)序，能夠以相同的數(shù)據(jù)順序進(jìn)行數(shù)據(jù)轉(zhuǎn)送，由此能夠?qū)崿F(xiàn)向量地址的共同化。在采用將指令的字節(jié)序固定化了的雙端方式的數(shù)據(jù)處理裝置中，能夠共同地使用程序，并且能夠使向量表共同化。以下，基于附圖，對(duì)本發(fā)明的各種各樣的具體方案和其效果/優(yōu)點(diǎn)進(jìn)行詳細(xì)敘述。圖1是表示實(shí)施方式1的微型計(jì)算機(jī)的一部分的結(jié)構(gòu)的框圖。圖2是示意地表示在存儲(chǔ)器區(qū)域中儲(chǔ)存的向量表的結(jié)構(gòu)的圖。圖3是示意地表示在雙端方式中，CPU進(jìn)行數(shù)據(jù)的讀工作或者寫工作時(shí)的信號(hào)布線關(guān)系的框圖。圖4是示意地表示32位數(shù)據(jù)訪問的情況下的、CPU內(nèi)的寄存器的各地址與存儲(chǔ)器內(nèi)的存儲(chǔ)區(qū)域的各地址的連接關(guān)系的框圖。圖5是表示讀出在存儲(chǔ)器區(qū)域中儲(chǔ)存的數(shù)據(jù)并儲(chǔ)存在寄存器時(shí)的存儲(chǔ)器和寄存器中的字節(jié)順序的圖。圖6是示意地表示實(shí)施方式2的CPU和CPU外圍I/O裝置之間的連接結(jié)構(gòu)的框圖。圖7是示意地表示存儲(chǔ)器的結(jié)構(gòu)的圖。圖8是表示微型計(jì)算機(jī)的概略結(jié)構(gòu)的圖。圖9是表示CPU的概略結(jié)構(gòu)的圖。圖10是表示CPU和存儲(chǔ)器之間的概略連接關(guān)系的圖。圖11是表示CPU分派的存儲(chǔ)器的地址空間的圖。圖12是表示存儲(chǔ)器與寄存器之間的數(shù)據(jù)轉(zhuǎn)送時(shí)的訪問關(guān)系的圖。圖13是表示對(duì)齊器的一例的圖。圖14是表示中斷向量地址單位的數(shù)據(jù)轉(zhuǎn)送時(shí)的對(duì)齊器的連接狀況的一例的圖。圖15是表示具有字節(jié)序不同的外圍功能塊的微型計(jì)算機(jī)的概略結(jié)構(gòu)的圖。圖16是表示對(duì)齊器的一例的圖。圖17是概略地表示在微型計(jì)算機(jī)執(zhí)行的程序的開發(fā)工具的流程的圖。圖18是表示針對(duì)微型計(jì)算機(jī)的處理性能的評(píng)價(jià)項(xiàng)目例的圖。圖19是表示指令的流水線處理的概略的圖。圖20是表示哈佛結(jié)構(gòu)的總線結(jié)構(gòu)的概略的圖。圖21是表示哈佛結(jié)構(gòu)的流水線處理的概略的圖。圖22是表示使用積和運(yùn)算器的運(yùn)算例的圖。圖23是表示使用浮點(diǎn)運(yùn)算器的運(yùn)算例的圖。圖24是表示使用積和運(yùn)算器與浮點(diǎn)運(yùn)算器的其它的運(yùn)算例的圖。圖25是表示在程序中出現(xiàn)的指令的出現(xiàn)頻度的圖。圖26是表示出現(xiàn)頻度高的指令中，減小指令尺寸的指令的一例的圖。圖27是表示帶索引的寄存器間接尋址的地址運(yùn)算的圖。圖28是表示帶算后增量/算前減量功能的寄存器間接尋址的地址運(yùn)算的圖。圖29是表示在3運(yùn)算數(shù)指定的運(yùn)算的圖。圖30是表示微型計(jì)算機(jī)的寄存器結(jié)構(gòu)的一例的圖。圖31是表示針對(duì)中斷處理的高速化的一例的圖。圖32是表示在高速中斷處理中的寄存器的使用例的圖。圖33是例示地表示到高速中斷處理的中斷處理執(zhí)行開始為止的時(shí)間的圖。圖34是表示存儲(chǔ)器保護(hù)功能的概略的圖。圖35是表示字節(jié)序變換指令的一例的圖。圖36是表示時(shí)鐘門控設(shè)計(jì)的概略的圖。圖37是表示關(guān)鍵總線的時(shí)序違規(guī)(timingviolation)解決設(shè)計(jì)的概略的圖。圖38是表示與電源域分割相關(guān)的概略的圖。圖39是表示在微型計(jì)算機(jī)使用Flash存儲(chǔ)器的情況下的處理性能的概略的圖。具體實(shí)施例方式(實(shí)施方式1)圖1是表示本實(shí)施方式的微型計(jì)算機(jī)的一部分的結(jié)構(gòu)的框圖。再有，在圖1中，省略后述的對(duì)齊器(aligner)11的記載。在圖1中，存儲(chǔ)器4是能夠讀/寫的存儲(chǔ)介質(zhì)，例如是由SRAM那樣的易失性存儲(chǔ)器或閃速存儲(chǔ)器(EEPR00M的一例)那樣的非易失性存儲(chǔ)器構(gòu)成，與CPUl搭載在同一半導(dǎo)體芯片上。或者，存儲(chǔ)器4搭載在與CPUl不同的其它半導(dǎo)體芯片上也可?；蛘撸鎯?chǔ)器4在其實(shí)用狀態(tài)中，例如像USB存儲(chǔ)器那樣，存在于本微型計(jì)算機(jī)的外部，并且經(jīng)由USB端子那樣的連接端子，與后述的本微型計(jì)算機(jī)的系統(tǒng)總線電連接也可。存儲(chǔ)器4具有(1)儲(chǔ)存指令碼(以下，僅稱為“指令”。)的儲(chǔ)存區(qū)域4R1；(2)對(duì)在程序的指令執(zhí)行時(shí)利用的數(shù)據(jù)進(jìn)行存儲(chǔ)的儲(chǔ)存區(qū)域4R2;(3)儲(chǔ)存除此以外的數(shù)據(jù)等的信號(hào)的儲(chǔ)存區(qū)域4R3。在本實(shí)施方式中，作為其一個(gè)特征點(diǎn)，指令的字節(jié)序總是固定為小端或大端的一方。因此，僅在CPUl提取指令時(shí)能夠使用的指令總線5的字節(jié)序也總是固定為小端或大端的一方。再有，在本例中，假設(shè)指令的字節(jié)序總是固定為小端。相對(duì)于此，按照在儲(chǔ)存在儲(chǔ)存區(qū)域4R2的在指令執(zhí)行時(shí)使用的數(shù)據(jù)的字節(jié)序，在CPU執(zhí)行讀工作或?qū)懝ぷ鲿r(shí)使用的數(shù)據(jù)總線3的字節(jié)序是可變的，能夠設(shè)定為小端或大端的任一種。在本實(shí)施方式中，地址總線2、數(shù)據(jù)總線3和指令總線5的能夠轉(zhuǎn)送的信號(hào)的位量均是32位。因此，在轉(zhuǎn)送作為多字節(jié)的二進(jìn)制數(shù)值的數(shù)據(jù)的雙端方式中，數(shù)據(jù)總線3由各自轉(zhuǎn)送8位(1字節(jié))的數(shù)據(jù)的4組信號(hào)線構(gòu)成(相當(dāng)于后述的圖3的信號(hào)線3(Γ33。)。再有，地址總線2、數(shù)據(jù)總線3、以及指令總線5不僅是物理地作為不同總線而構(gòu)成，即使物理地作為1個(gè)總線構(gòu)成且在時(shí)間上作為不同的總線發(fā)揮功能(所謂分離事務(wù)總線等，splittransactionbus),也應(yīng)該理解為表示作為該總線發(fā)揮功能的時(shí)間。圖2是示意地表示在存儲(chǔ)器4的區(qū)域4R3中儲(chǔ)存的向量表(vectortable)6的結(jié)構(gòu)的圖。向量表6是是將多個(gè)各自具有N位尺寸的向量地址7匯總配置的區(qū)域。S卩，各向量地址7是如下地址，其對(duì)應(yīng)于本微型計(jì)算機(jī)的起動(dòng)時(shí)的復(fù)位信號(hào)的輸入、以及例如在排除錯(cuò)誤處理的程序執(zhí)行那樣的要求特定的共同使用的中斷程序的處理的中斷信號(hào)的輸入(將兩者稱為“中斷要因”。)，賦予與各中斷要因?qū)?yīng)地預(yù)先決定的、區(qū)域4R1內(nèi)的相應(yīng)的中斷處理程序的儲(chǔ)存位置。首先，在起動(dòng)時(shí)，當(dāng)從外部輸入復(fù)位信號(hào)時(shí)，N位的復(fù)位向量地址8經(jīng)由數(shù)據(jù)總線3被讀出，復(fù)位向量地址8向CPUl輸出。此外，當(dāng)在CPU工作時(shí)對(duì)CPUl輸入中斷信號(hào)時(shí)，與輸入的中斷信號(hào)對(duì)應(yīng)的向量地址7經(jīng)由地址總線3被讀出，向CPUl輸出。在本實(shí)施方式的一個(gè)例子中，包含復(fù)位向量地址8的各向量地址7以位單位的尺寸N被設(shè)定為32(N=32)。再有，根據(jù)在該復(fù)位時(shí)由CPUl賦予的字節(jié)序信號(hào)的電平，數(shù)據(jù)總線3的字節(jié)序被切換。即，在加電復(fù)位(power-onreset)時(shí)將專用的模式端子的狀態(tài)和兼作為通用I/O端口(外部端子)的模式端子的狀態(tài)導(dǎo)入微型計(jì)算機(jī)，例如鎖存到寄存器，CPUl在訪問向量地址之前能夠確定數(shù)據(jù)是小端還是大端的哪一個(gè)。在這里，向量表6也可以儲(chǔ)存在與儲(chǔ)存指令和數(shù)據(jù)的存儲(chǔ)器(第1存儲(chǔ)器)4不同的其它能夠讀/寫的ROM(第2存儲(chǔ)器)的存儲(chǔ)區(qū)域內(nèi)。在本實(shí)施方式的一個(gè)例子中，也能夠定義為在存儲(chǔ)器4的存儲(chǔ)區(qū)域內(nèi)儲(chǔ)存指令和數(shù)據(jù)的區(qū)域4R1、4R2相當(dāng)于“第1存儲(chǔ)器”，儲(chǔ)存向量表6的區(qū)域4R3相當(dāng)于“第2存儲(chǔ)器”。再有，在以RAM(第1存儲(chǔ)器)構(gòu)成圖1記載的存儲(chǔ)器4時(shí)，在RAM之外，作為在本微型計(jì)算機(jī)內(nèi)的半導(dǎo)體芯片上搭載的第2存儲(chǔ)器，或者作為外部的第2存儲(chǔ)器(USB存儲(chǔ)器等)，設(shè)置儲(chǔ)存向量表6的能夠讀/寫的ROM。圖7是表示存儲(chǔ)器的概略結(jié)構(gòu)的圖。多個(gè)存儲(chǔ)器單元配置為陣列狀，各個(gè)存儲(chǔ)器單元與對(duì)應(yīng)的字線和位線連接。通常，在存儲(chǔ)器中基于從CPU等供給的訪問地址，X解碼器使規(guī)定的字線活性化，Y解碼器經(jīng)由位線讀出在與該字線連接的存儲(chǔ)器單元中儲(chǔ)存的數(shù)8據(jù)。例如，在作為訪問地址供給地址0的情況下，如果是第0字線被活性化的存儲(chǔ)器的話，應(yīng)該從第0字線的第0位線訪問的字節(jié)數(shù)的數(shù)據(jù)被供給到CPU。即，在作為訪問地址供給X的情況下，第Y字線(Y=x’/l，x’是XX8的位表現(xiàn)，1是每字線的存儲(chǔ)器單元數(shù))被活性化，從第Z位線(Z=X，mod1，mod是剩余運(yùn)算)讀出數(shù)據(jù)。圖3是示意地表示在雙端方式中，CPUl進(jìn)行數(shù)據(jù)的讀工作或者寫工作時(shí)的信號(hào)布線關(guān)系的框圖。在CPUl內(nèi)配置的寄存器(是數(shù)據(jù)寄存器，主要使用通用寄存器。)9，具有是字節(jié)單位、并以4個(gè)地址0、1、2、3賦予的存儲(chǔ)區(qū)域90、91、92、93。另一方面，存儲(chǔ)器4的存儲(chǔ)區(qū)域4R2的存儲(chǔ)器單元陣列是將儲(chǔ)存區(qū)域10在行方向和列方向?qū)R而成，該儲(chǔ)存區(qū)域10將是字節(jié)單位并分別以地址0、1、2、3賦予的4個(gè)存儲(chǔ)區(qū)域10A、10B、10C、IOC作為一組。此外，對(duì)齊器11由開關(guān)組(未圖示)構(gòu)成，該開關(guān)組由對(duì)應(yīng)于從CPUl輸出的控制信號(hào)CNTl切換其接通/斷開工作的各開關(guān)構(gòu)成。而且，對(duì)齊器11發(fā)揮如下功能，即將通過與儲(chǔ)存區(qū)域10的各地址IOAIOD對(duì)應(yīng)的位線連接的各信號(hào)線(數(shù)據(jù)總線3的各線》033、和連接于寄存器9的各地址9(Γ93的信號(hào)線，對(duì)應(yīng)于數(shù)據(jù)或者數(shù)據(jù)總線3的字節(jié)序的種類進(jìn)行連結(jié)。圖4是示意地表示32位數(shù)據(jù)訪問的情況下的、CPUl內(nèi)的寄存器的各地址與存儲(chǔ)器內(nèi)的儲(chǔ)存區(qū)域的各地址的連接關(guān)系的框圖。當(dāng)將寄存器9的0地址90側(cè)設(shè)為L(zhǎng)SBJf3地址93側(cè)設(shè)為MSB，將存儲(chǔ)器4的0地址IOA側(cè)設(shè)為L(zhǎng)SB，將3地址IOD側(cè)設(shè)為MSB時(shí)，對(duì)齊器11表示數(shù)據(jù)是小端的情況下的連接關(guān)系。在這里，CPUl在存儲(chǔ)器4的儲(chǔ)存區(qū)域10(訪問地址X)中儲(chǔ)存32位的數(shù)據(jù)時(shí)，預(yù)先如接下來(lái)那樣以在各地址IOAlOD中儲(chǔ)存32位數(shù)據(jù)的方式，規(guī)定存儲(chǔ)器4的區(qū)域4R2的地址。即，如圖5所示那樣，(1)在數(shù)據(jù)以小端存儲(chǔ)時(shí)，以將在寄存器中儲(chǔ)存的數(shù)據(jù)的LSB側(cè)設(shè)為+0的字節(jié)順序，將MSB側(cè)設(shè)為+3的字節(jié)順序的方式，決定數(shù)據(jù)的字節(jié)順序。此外，在存儲(chǔ)器的存儲(chǔ)目的地地址中也同樣地決定+(Γ+3的字節(jié)順序，以在寄存器中儲(chǔ)存的數(shù)據(jù)的字節(jié)順序和對(duì)存儲(chǔ)器的儲(chǔ)存目的地地址決定的字節(jié)順序一致的方式儲(chǔ)存數(shù)據(jù)。另一方面，(2)在數(shù)據(jù)以大端存儲(chǔ)時(shí)，以將在寄存器中儲(chǔ)存的數(shù)據(jù)的MSB側(cè)設(shè)為+0的字節(jié)順序，將LSB側(cè)設(shè)為+3的字節(jié)順序(byteorder)的方式，決定數(shù)據(jù)的字節(jié)順序，在存儲(chǔ)器的儲(chǔ)存目的地地址中也決定字節(jié)順序，在存儲(chǔ)器中儲(chǔ)存數(shù)據(jù)。對(duì)于存儲(chǔ)器的儲(chǔ)存目的地地址決定的+(Γ+3的各個(gè)字節(jié)順序與各地址IOAlOD對(duì)應(yīng)?，F(xiàn)在，假設(shè)在起動(dòng)時(shí)從外部輸入復(fù)位信號(hào)，CPUl通過操作數(shù)訪問(operandaccess)，取得圖2所示的32位的復(fù)位向量地址8。該32位的復(fù)位向量地址8賦予在存儲(chǔ)器4的區(qū)域4R1中儲(chǔ)存的指令的地址。此外，在中斷信號(hào)被輸入CPUl時(shí)，CPUl自動(dòng)地進(jìn)行操作數(shù)訪問，取得32位的向量地址7。在此基礎(chǔ)上，CPUl基于復(fù)位向量地址8或與中斷要因?qū)?yīng)的向量地址7，進(jìn)行指令的提取工作，對(duì)提取的指令進(jìn)行解碼，將其工作轉(zhuǎn)向指令的執(zhí)行。在以下記載在這時(shí)從存儲(chǔ)器取得與復(fù)位向量地址8和向量地址7相同的數(shù)據(jù)尺寸的32位數(shù)據(jù)的情況，和從存儲(chǔ)器取得與向量地址不同的數(shù)據(jù)尺寸的16位數(shù)據(jù)的情況。圖5表示在數(shù)據(jù)的轉(zhuǎn)送時(shí)，以什么方式進(jìn)行數(shù)據(jù)對(duì)齊的變更。使地址0的箭頭表示的處所與存儲(chǔ)器的4字節(jié)邊界(第32η位線)對(duì)應(yīng)，在32位量(到第32(η+1)-1位線)的存儲(chǔ)器單元中儲(chǔ)存32位的數(shù)據(jù)。相對(duì)于這樣的數(shù)據(jù)的儲(chǔ)存狀態(tài)，對(duì)齊器對(duì)應(yīng)于該數(shù)據(jù)的字節(jié)序分派字節(jié)順序，對(duì)寄存器轉(zhuǎn)送。由于在各個(gè)字節(jié)序中以使在存儲(chǔ)器中儲(chǔ)存的字節(jié)順序和在寄存器中儲(chǔ)存時(shí)的字節(jié)順序一致的方式進(jìn)行儲(chǔ)存，因此在4字節(jié)轉(zhuǎn)送時(shí)與字節(jié)序無(wú)關(guān)地，在寄存器中儲(chǔ)存的數(shù)據(jù)順序一致。此外，在進(jìn)行16位數(shù)據(jù)轉(zhuǎn)送的情況下，數(shù)據(jù)對(duì)齊的變更以如下方式進(jìn)行。對(duì)齊器對(duì)從存儲(chǔ)器的4字節(jié)邊界起32位量的數(shù)據(jù)與該數(shù)據(jù)的字節(jié)序?qū)?yīng)地分派字節(jié)順序。將相當(dāng)于各個(gè)字節(jié)序的+0/+1的字節(jié)順序的數(shù)據(jù)從寄存器的LSB起依次存儲(chǔ)。如圖示那樣，在小端的情況下對(duì)齊器分派的字節(jié)順序的+0相當(dāng)于寄存器的LSB，因此在存儲(chǔ)器中儲(chǔ)存的2字節(jié)的數(shù)據(jù)和在寄存器中儲(chǔ)存的2字節(jié)的數(shù)據(jù)一致。另一方面，在大端的情況下，對(duì)齊器分派的字節(jié)順序的+0相當(dāng)于寄存器的MSB,因此在4字節(jié)轉(zhuǎn)送時(shí)在寄存器的MSB側(cè)儲(chǔ)存的2字節(jié)的數(shù)據(jù)被儲(chǔ)存在寄存器的LSB側(cè)。再有，在寄存器的MSB側(cè)儲(chǔ)存2字節(jié)的“**”表示“0”或“1”或數(shù)據(jù)的代碼位擴(kuò)充儲(chǔ)存的情況。以上的記述在CPUl進(jìn)行8位數(shù)據(jù)訪問的情況下也是妥當(dāng)?shù)?。再有，在上述的一例的工作記述中，以?shù)據(jù)的讀工作為中心進(jìn)行記載，但上述的本實(shí)施方式的特征點(diǎn)在數(shù)據(jù)的寫工作中，也能夠通過使在寄存器中儲(chǔ)存的數(shù)據(jù)的字節(jié)順序和在存儲(chǔ)器中儲(chǔ)存時(shí)由對(duì)齊器分派的字節(jié)順序同樣地對(duì)應(yīng)來(lái)應(yīng)用。如上所述，在作為數(shù)據(jù)處理裝置的結(jié)構(gòu)采用本實(shí)施方式的結(jié)構(gòu)的情況下，在向量地址及與向量地址相同尺寸的數(shù)據(jù)的轉(zhuǎn)送中，能夠不依賴于數(shù)據(jù)的字節(jié)序的種類，在同一地址和同一數(shù)據(jù)對(duì)齊(alignment)中，將數(shù)據(jù)對(duì)存儲(chǔ)器進(jìn)行讀/寫，在這時(shí)能夠執(zhí)行共同的程序，并且能夠使向量表共同化。(實(shí)施方式2)本實(shí)施方式的特征點(diǎn)在于，在實(shí)施方式1的雙端方式的微型計(jì)算機(jī)中，將CPU外圍的各I/O裝置和CPU間的數(shù)據(jù)總線分離為小端專用的數(shù)據(jù)總線和大端專用的數(shù)據(jù)總線。圖6是示意地表示本實(shí)施方式的特征點(diǎn)的框圖。如圖6所示，在進(jìn)行CPU1、和CPUl的外圍I/O裝置之間的數(shù)據(jù)的轉(zhuǎn)送的數(shù)據(jù)總線中，設(shè)置有大端專用的數(shù)據(jù)總線14、和小端專用的數(shù)據(jù)總線17。而且，各大端專用的外圍I/O裝置15、16經(jīng)由各個(gè)信號(hào)線與大端用數(shù)據(jù)總線14連接，另一方面，各小端專用的外圍I/O裝置18、19經(jīng)由各個(gè)信號(hào)線，與小端用數(shù)據(jù)總線17連接。作為各外圍I/O裝置，例如有中斷控制電路(INTC)或者直接存儲(chǔ)器訪問控制器(DMAC，directmemoryaccesscontroller)或者串行通信接口(SCI，serialcommunicationinterface)等。CPUl將在CPU1、CPU1的外圍1/0裝置1519之間進(jìn)行相互轉(zhuǎn)送的數(shù)據(jù)儲(chǔ)存在1/0寄存器12。儲(chǔ)存在該1/0寄存器12中的數(shù)據(jù)的字節(jié)序是小端和大端的任一方。對(duì)齊器13在CPUl輸出的控制信號(hào)CNT2的控制下，對(duì)應(yīng)于在1/0寄存器12中儲(chǔ)存的數(shù)據(jù)的字節(jié)序的種類，以使1/0寄存器12內(nèi)的該數(shù)據(jù)的字節(jié)順序，與分派到大端用數(shù)據(jù)總線14和小端用數(shù)據(jù)總線17內(nèi)的相應(yīng)數(shù)據(jù)總線的字節(jié)順序一致的方式連接。根據(jù)外圍1/0裝置內(nèi)的寄存器和存儲(chǔ)器等位于哪個(gè)地址范圍，得知是小端還是大端。即，通過解碼CPUl訪問的地址，決定控制信號(hào)CNT2的狀態(tài)。在采用以上的結(jié)構(gòu)時(shí)，在外圍1/0裝置和CPU之間轉(zhuǎn)送的數(shù)據(jù)的字節(jié)序被固定化，在向外圍1/0裝置的訪問處理中，不管字節(jié)序的種類是怎樣的，能夠使用共同的程序。艮口，通過對(duì)齊器13使數(shù)據(jù)的字節(jié)順序?qū)τ诟鱾€(gè)外圍1/0裝置變得適合，因此即使在使用大端用外圍1/0裝置和小端用外圍1/0裝置的雙方進(jìn)行數(shù)據(jù)的處理的情況下，也能夠不需要在CPU執(zhí)行的程序中進(jìn)行數(shù)據(jù)的字節(jié)序變換等的考慮外圍1/0裝置的數(shù)據(jù)的字節(jié)序的處理。進(jìn)而，在1個(gè)半導(dǎo)體基板上具有多個(gè)數(shù)據(jù)處理模塊(被稱為所謂功能IP，相當(dāng)于圖6的外圍I/0裝置)的數(shù)據(jù)處理裝置中，構(gòu)成為對(duì)應(yīng)于數(shù)據(jù)處理模塊自身的數(shù)據(jù)的字節(jié)序分離總線，經(jīng)由對(duì)齊器與CPU連接，由此能夠減輕在數(shù)據(jù)處理裝置的結(jié)構(gòu)中以數(shù)據(jù)的字節(jié)序一致的方式選擇數(shù)據(jù)處理模塊或在數(shù)據(jù)處理裝置的CPU執(zhí)行的程序中按每個(gè)數(shù)據(jù)處理模塊對(duì)數(shù)據(jù)的字節(jié)序進(jìn)行變換等的、構(gòu)成數(shù)據(jù)處理裝置時(shí)的對(duì)硬件/軟件的負(fù)擔(dān)。(實(shí)施方式3)圖8是表示微型計(jì)算機(jī)MCU的一例的概略的框圖。中央處理裝置(以下，稱為CPU。)1通過提取在非易失性存儲(chǔ)器ROM、易失性存儲(chǔ)器RAM等中儲(chǔ)存的指令并執(zhí)行，進(jìn)行作為微型計(jì)算機(jī)MCU整體的處理控制。直接存儲(chǔ)器訪問控制器DMAC進(jìn)行外部存儲(chǔ)器EMEM等和存儲(chǔ)器4(由非易失性存儲(chǔ)器ROM、易失性存儲(chǔ)器RAM等構(gòu)成。)之間，或存儲(chǔ)器4和外圍電路組(IP1、IP2)之間的數(shù)據(jù)轉(zhuǎn)送控制?？偩€控制器BSC在CPUl等其它的功能塊經(jīng)由總線進(jìn)行數(shù)據(jù)轉(zhuǎn)送等時(shí)，進(jìn)行總線權(quán)的賦予等的控制。中斷控制器INTC受理在微型計(jì)算機(jī)MCU內(nèi)部或外部產(chǎn)生的中斷，進(jìn)行對(duì)CPUl通知等的控制。外圍電路組(IPl、IP2)是與在微型計(jì)算機(jī)MCU的外部連接的其它的半導(dǎo)體集成電路裝置進(jìn)行通信的通信IF(InterFace)系統(tǒng)(串行IOanput/Output)，并行IO等)、專用數(shù)據(jù)處理系統(tǒng)(圖像處理塊、密碼處理塊等)等。外部總線接口BIF經(jīng)由與微型計(jì)算機(jī)MCU的外部連接的總線與外部存儲(chǔ)器EMEM等連接。圖9是表示CPUl內(nèi)的概略的框圖，圖10是表示CPUl的存儲(chǔ)器訪問關(guān)系的圖，圖11是表示在CPUl分派的存儲(chǔ)器4的地址空間的圖。在圖11中，地址的右側(cè)的“H”表示以16進(jìn)制記述地址。再有，在圖11中，僅表述有各區(qū)域的起始地址。圖8的CPUl與其它的功能塊連接的總線，由圖10所示的32位長(zhǎng)的地址總線2、32位長(zhǎng)的數(shù)據(jù)總線3、32位長(zhǎng)的指令總線5構(gòu)成。作為其他的總線結(jié)構(gòu)，是地址和數(shù)據(jù)和指令在總線信號(hào)線上，以時(shí)分割進(jìn)行信息的交接的分離事務(wù)總線的結(jié)構(gòu)也可。此外，在數(shù)據(jù)和指令不被并行地訪問的結(jié)構(gòu)的情況下，數(shù)據(jù)總線3和指令總線5不被分離，而以同一總線構(gòu)成也可。進(jìn)而，數(shù)據(jù)總線3和指令總線5是64位長(zhǎng)也可。在CPUl進(jìn)行指令提取的情況下，將在32位長(zhǎng)的程序計(jì)數(shù)器PC中儲(chǔ)存的要提取的指令的地址輸出到地址總線2，經(jīng)由地址總線2接收了該地址的存儲(chǔ)器4將與該地址對(duì)應(yīng)的二進(jìn)制信息對(duì)指令總線輸出。CPUl將從指令總線5接收的二進(jìn)制信息作為要執(zhí)行的指令儲(chǔ)存在指令寄存器頂中，在指令解碼器iDEC對(duì)指令進(jìn)行解碼，將與解碼了的結(jié)果對(duì)應(yīng)的控制信號(hào)輸出到算術(shù)邏輯單元ALU、乘法器MLT、除法器DIV、移位運(yùn)算器SHFT、浮點(diǎn)運(yùn)算器等的運(yùn)算器，在運(yùn)算器對(duì)在寄存器組REG(通用寄存器、專用寄存器)、存儲(chǔ)器4等中儲(chǔ)存的數(shù)據(jù)進(jìn)行相應(yīng)的運(yùn)算。此外，在CPUl從中斷控制器INTC接收到中斷通知的情況下，CPUl為了進(jìn)行與接收到的中斷通知對(duì)應(yīng)的中斷處理，將存儲(chǔ)器4的中斷向量表區(qū)域(圖11的地址FFFFFDOOfFFFFFDFFH)的地址中與接收到的中斷通知對(duì)應(yīng)的地址向地址總線2輸出，存儲(chǔ)器4將與該地址對(duì)應(yīng)的二進(jìn)制信息對(duì)數(shù)據(jù)總線3輸出。CPUl將從地址總線3接收到的二進(jìn)制信息作為儲(chǔ)存有中斷處理例程的地址(稱為向量地址。)設(shè)定到程序計(jì)數(shù)器PC，為了執(zhí)行中斷處理例程的指令進(jìn)行轉(zhuǎn)移。在這里，向量地址是32位(4字節(jié))長(zhǎng)。再有，假設(shè)用于來(lái)自中斷控制器INTC的中斷通知以外的例外處理(例如，特權(quán)指令例外處理、未定義指令例11外處理等)的向量地址也儲(chǔ)存在中斷向量表區(qū)域中。再有，復(fù)位向量區(qū)域(圖11的地址FFFFFE00H)是儲(chǔ)存如下地址的區(qū)域，該地址(例如，引導(dǎo)指令區(qū)域的起始地址0000H)是儲(chǔ)存有在微型計(jì)算機(jī)MCU被接通電源或從外部被輸入復(fù)位信號(hào)的情況下，在復(fù)位期間結(jié)束后立刻執(zhí)行的程序的地址。雖然中斷處理和復(fù)位處理有起因是中斷還是復(fù)位的差異，但在轉(zhuǎn)移的地址的取得中是大致相同的。在引導(dǎo)(boot)指令區(qū)域、第1程序區(qū)域、第2程序區(qū)域以及中斷處理例程區(qū)域等的程序區(qū)域中儲(chǔ)存的指令的字節(jié)序，固定為小端或大端的任一種。此外，復(fù)位向量區(qū)域和中斷向量表等的向量區(qū)域的數(shù)據(jù)的字節(jié)序也固定為小端或大端的任一種。這些字節(jié)序的固定在微型計(jì)算機(jī)的制造時(shí)固定也可，最遲在加電復(fù)位后訪問向量區(qū)域之前被固定即可。在后者的情況下，在加電復(fù)位時(shí)將專用的模式端子的狀態(tài)、兼作為通用I/O端口(外部端子)的模式端子的狀態(tài)導(dǎo)入微型計(jì)算機(jī)，例如鎖存到寄存器，CPUl在訪問向量地址之前能夠確定數(shù)據(jù)是小端還是大端的哪一個(gè)即可。第1程序儲(chǔ)存在存儲(chǔ)器4的地址IOOOiTlFFFH的范圍的區(qū)域中。第2程序儲(chǔ)存在存儲(chǔ)器4的地址3000IT3FFFH的范圍的區(qū)域中。第1程序和第2程序分別具有第1數(shù)據(jù)區(qū)域(地址2000!T2FFFH)和第2數(shù)據(jù)區(qū)域(地址4000!T4FFFH)。第1程序?qū)⒌?數(shù)據(jù)區(qū)域的數(shù)據(jù)的字節(jié)序作為小端進(jìn)行數(shù)據(jù)處理，第2程序?qū)⒌?數(shù)據(jù)區(qū)域的數(shù)據(jù)的字節(jié)序作為大端進(jìn)行數(shù)據(jù)處理。例如，相當(dāng)于第1程序是對(duì)以小端進(jìn)行數(shù)據(jù)處理的外圍電路生成的數(shù)據(jù)進(jìn)行處理的程序，第2程序是對(duì)以大端進(jìn)行數(shù)據(jù)處理的外圍電路生成的數(shù)據(jù)進(jìn)行處理的程序的情況。根據(jù)CPUl的地址空間的地址范圍，預(yù)先決定處理小端或大端的哪一方的數(shù)據(jù)。再有，能夠根據(jù)地址范圍，通過CPU在寄存器設(shè)定處理小端或大端的哪一方的數(shù)據(jù)也可。此外，能夠在復(fù)位解除后，通過將在內(nèi)置的非易失性存儲(chǔ)器中預(yù)先儲(chǔ)存的數(shù)據(jù)自動(dòng)地轉(zhuǎn)送到寄存器，設(shè)定處理小端或大端的哪一方的數(shù)據(jù)也可。在CPUl執(zhí)行第1程序的期間中產(chǎn)生來(lái)自中斷控制器INTC的中斷通知的情況下，向中斷向量表區(qū)域(地址FFFFFDOOiTFFFFFDFFH)的訪問以預(yù)先固定的字節(jié)序來(lái)進(jìn)行訪問。另一方面，在CPUl執(zhí)行第2程序的期間中產(chǎn)生中斷通知的情況下，向中斷向量表區(qū)域的訪問以預(yù)先固定的字節(jié)序來(lái)進(jìn)行訪問。圖12是表示在存儲(chǔ)器4和CPUl的寄存器9之間轉(zhuǎn)送數(shù)據(jù)時(shí)的訪問關(guān)系的圖，圖13是表示對(duì)齊器11的一個(gè)例子的圖。在從存儲(chǔ)器4向寄存器9(寄存器組REG中的一個(gè)寄存器)進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下，在要轉(zhuǎn)送的數(shù)據(jù)儲(chǔ)存在存儲(chǔ)器4的10A至10D所示的區(qū)域中的情況下，相對(duì)的地址位移0地址的數(shù)據(jù)(10A)向數(shù)據(jù)總線3中的以號(hào)碼30表示的Sbit的部分總線輸出。以下同樣地，地址位移1地址3地址的數(shù)據(jù)(IOBlOD)向以號(hào)碼31、32、33表示的^it的部分總線輸出。向以號(hào)碼3(Γ33表示的各個(gè)部分總線輸出的數(shù)據(jù)儲(chǔ)存在寄存器的相對(duì)的地址位移0地址3地址的哪個(gè)Sbit的部分區(qū)域中，是對(duì)應(yīng)于控制信號(hào)CNTl的狀態(tài)通過對(duì)齊器11來(lái)決定的?？刂菩盘?hào)CNTl是根據(jù)小端或大端、向存儲(chǔ)器4的訪問尺寸(accesssize)、訪問字節(jié)地址等的信息而生成的信號(hào)。最初，針對(duì)將從存儲(chǔ)器4向寄存器的數(shù)據(jù)轉(zhuǎn)送以復(fù)位向量地址、中斷向量地址等的向量地址(以下，稱為中斷向量地址。)的尺寸的4字節(jié)訪問的情況進(jìn)行說(shuō)明。在該情況下，對(duì)齊器11以成為圖14所示的連接狀態(tài)的方式被設(shè)定。圖14是示意地表示4字節(jié)的訪問的情況下的、CPUl內(nèi)的寄存器的各地址與存儲(chǔ)器4內(nèi)的儲(chǔ)存區(qū)域的各地址的連接關(guān)系的框圖。當(dāng)將寄存器9的0地址90側(cè)設(shè)為L(zhǎng)SB，將3地址93側(cè)設(shè)為MSB，將存儲(chǔ)器4的0地址IOA側(cè)設(shè)為L(zhǎng)SB，將3地址IOD側(cè)設(shè)為MSB時(shí)，對(duì)齊器11表示存儲(chǔ)器4內(nèi)的數(shù)據(jù)和CPUl內(nèi)的數(shù)據(jù)的字節(jié)序是相同的情況下的連接關(guān)系。即，表示在CPUl內(nèi)的數(shù)據(jù)的字節(jié)序是小端的情況下，存儲(chǔ)器4內(nèi)的數(shù)據(jù)的字節(jié)序是小端。以下，作為一個(gè)例子，針對(duì)CPUl內(nèi)的數(shù)據(jù)的字節(jié)序是小端的情況進(jìn)行記述。在圖13中，在對(duì)第1數(shù)據(jù)區(qū)域的數(shù)據(jù)(小端的數(shù)據(jù))進(jìn)行四字節(jié)訪問的情況下，與部分總線(數(shù)據(jù)總線30)、[8:15](數(shù)據(jù)總線31)、[16:23](數(shù)據(jù)總線32)、[24:31](數(shù)據(jù)總線33)連接的4字節(jié)數(shù)據(jù)被輸出，以使輸出到部分總線[24:31]的數(shù)據(jù)成為寄存器的MSB側(cè)的方式儲(chǔ)存在寄存器9的地址位移0地址(90)、1地址(91)、2地址(92)、3地址(93)。另一方面，在訪問第2數(shù)據(jù)區(qū)域的數(shù)據(jù)(大端的數(shù)據(jù))的情況下，以使輸出到部分總線[24:31]的數(shù)據(jù)成為MSB側(cè)的方式，將與部分總線、[8:15]、[16:23]、[24:31]連接的各個(gè)數(shù)據(jù)儲(chǔ)存在寄存器9的地址位移0地址、1地址、2地址、3地址。即，即使在訪問第1數(shù)據(jù)區(qū)域或第2數(shù)據(jù)區(qū)域的某一方的數(shù)據(jù)時(shí)，在以中斷向量地址尺寸的訪問中，以在CPUl內(nèi)的寄存器9中儲(chǔ)存的順序一致的方式，設(shè)定對(duì)齊器11的選擇器廣4。選擇器1、分別以4個(gè)雙方向性開關(guān)構(gòu)成，雙方向性開關(guān)以CMOS傳輸門(transfergate)構(gòu)成。直接用控制信號(hào)CNT1，或?qū)⑵浣獯a來(lái)對(duì)雙方向性開關(guān)進(jìn)行控制。同樣地，即使在執(zhí)行第1程序或第2程序的某一方中產(chǎn)生中斷通知，在向中斷向量地址的訪問中，輸出與儲(chǔ)存有中斷向量地址的地址的部分總線W:7]、[8:15]、[16:23]、[M:31]連接的4字節(jié)的數(shù)據(jù)，以使輸出到部分總線[24:31]的數(shù)據(jù)成為寄存器的MSB側(cè)的方式，儲(chǔ)存在寄存器的地址位移0地址、1地址、2地址、3地址。再有，儲(chǔ)存中斷向量地址的寄存器是程序計(jì)數(shù)器(programcounter)PC，通過更新在程序計(jì)數(shù)器PC中儲(chǔ)存的地址，向中斷處理例程進(jìn)行轉(zhuǎn)移。這樣的轉(zhuǎn)移工作不僅是中斷通知發(fā)生時(shí)的向中斷處理例程的轉(zhuǎn)移，在地址修改轉(zhuǎn)移指令等的進(jìn)行地址修改的指令的執(zhí)行中也是同樣的。作為這樣的地址修改轉(zhuǎn)移指令，例如如那樣，記述指令。在指令的記述中包含的“@”表示進(jìn)行地址修改，“#，，表示將接著的二進(jìn)制信息作為數(shù)值信息進(jìn)行識(shí)別，Rn表示指定寄存器號(hào)碼。在指令(1)中，在以adr表示的存儲(chǔ)器4的地址中儲(chǔ)存有轉(zhuǎn)移目的地地址，在該指令的執(zhí)行中，訪問地址adr以與中斷向量地址相同的尺寸取得轉(zhuǎn)移目的地地址，轉(zhuǎn)送到程序計(jì)數(shù)器PC。通過在程序計(jì)數(shù)器PC中儲(chǔ)存的地址被更新為轉(zhuǎn)移目的地地址，能夠進(jìn)行指令的執(zhí)行轉(zhuǎn)移。在指令(2)中，在寄存器中儲(chǔ)存有在指令(1)中的地址adr，訪問寄存器1取得地址adr。之后的工作與指令(1)相同。接著，記述以作為中斷向量地址尺寸的一半的2字節(jié)，進(jìn)行從存儲(chǔ)器4向?qū)⒋鎯?chǔ)器的數(shù)據(jù)轉(zhuǎn)送的情況，以及以1字節(jié)進(jìn)行的情況。即使在以2字節(jié)或1字節(jié)進(jìn)行來(lái)自存儲(chǔ)器4的數(shù)據(jù)轉(zhuǎn)送的情況下，在從存儲(chǔ)器4以4字節(jié)進(jìn)行數(shù)據(jù)讀出之后，將作為讀出對(duì)象的2字節(jié)或1字節(jié)轉(zhuǎn)送到寄存器。在指定從第1數(shù)據(jù)區(qū)域的地址2000H起2字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，對(duì)于將地址2000H作為起始讀出的4字節(jié)數(shù)據(jù)中的與部分總線[24:31]和[16:23]連接的數(shù)據(jù)，選擇器3將部分總線[24:31]連接于寄存器9的寄存器內(nèi)位移1地址，選擇器4將部分總線[16:23]連接于寄存器內(nèi)位移0地址。在該情況下，選擇器1和2以不將與部分總線W:7]、[8:15]連接的數(shù)據(jù)儲(chǔ)存在寄存器中的方式進(jìn)行控制。此外，在指定從地址2002H起2字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，對(duì)于將地址2000H作為起始讀出的4字節(jié)數(shù)據(jù)中的與部分總線[8:15]和連接的數(shù)據(jù)，選擇器3將部分總線[24:31]連接于寄存器內(nèi)位移1地址，選擇器4將部分總線[16:23]連接于寄存器內(nèi)位移0地址。在該情況下，選擇器1和2以不將與部分總線W:7]、[8:15]連接的數(shù)據(jù)儲(chǔ)存在寄存器中的方式進(jìn)行控制。另一方面，在指定從第2數(shù)據(jù)區(qū)域的地址4000H起2字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，對(duì)于將地址4000H作為起始讀出的4字節(jié)數(shù)據(jù)中的與部分總線和[8:15]連接的數(shù)據(jù)，選擇器3將部分總線連接于寄存器9的寄存器內(nèi)位移1地址，選擇器4將部分總線[8:15]連接于寄存器9的寄存器內(nèi)位移0地址。在該情況下，選擇器1和2以不將與部分總線W:7]、[8:15]連接的數(shù)據(jù)儲(chǔ)存在寄存器中的方式進(jìn)行控制。此外，在指定從地址4002H起2字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，對(duì)于將地址4000H作為起始讀出的4字節(jié)數(shù)據(jù)中的與部分總線[16:23]和[24:31]連接的數(shù)據(jù)，選擇器3將部分總線[16:23]連接于寄存器內(nèi)位移1地址，選擇器4將部分總線[M:31]連接于寄存器內(nèi)位移0地址。在該情況下，選擇器1和2以不將與部分總線W:7]、[8:15]連接的數(shù)據(jù)儲(chǔ)存在寄存器中的方式進(jìn)行控制。接著，記述以作為中斷向量地址尺寸的四分之一的1字節(jié)，進(jìn)行從存儲(chǔ)器4向寄存器9的數(shù)據(jù)轉(zhuǎn)送的情況。在指定從第1數(shù)據(jù)區(qū)域的地址2000H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線連接的數(shù)據(jù)，選擇器4將部分總線連接于寄存器內(nèi)位移0地址。此外，在指定從地址2001H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[8:15]連接的數(shù)據(jù)，選擇器4將部分總線[8:15]連接于寄存器內(nèi)位移0地址。此外，在指定從地址2002H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[16:23]連接的數(shù)據(jù)，選擇器4將部分總線[16:23]連接于寄存器內(nèi)位移0地址。此外，在指定從地址2003H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[24:31]連接的數(shù)據(jù)，選擇器4將部分總線[24:31]連接于寄存器內(nèi)位移0地址。另一方面，在指定從第2數(shù)據(jù)區(qū)域的地址4000H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[24:31]連接的數(shù)據(jù)，選擇器4將部分總線[24:31]連接于寄存器內(nèi)位移0地址。此外，在指定從地址4001H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[16:23]連接的數(shù)據(jù)，選擇器4將部分總線[16:23]連接于寄存器內(nèi)位移0地址90。此外，在指定從地址4002H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線[8:15]連接的數(shù)據(jù)，選擇器4將部分總線[8:15]連接于寄存器內(nèi)位移0地址90。此外，在指定從地址4003H起1字節(jié)的數(shù)據(jù)轉(zhuǎn)送的情況下，輸出與部分總線連接的數(shù)據(jù)，選擇器4將部分總線連接于寄存器內(nèi)位移0地址。再有，對(duì)齊器11設(shè)置在CPUl的寄存器9與數(shù)據(jù)總線3之間即可，例如設(shè)置在CPUl內(nèi)也可。此外，在外部總線接口BIF內(nèi)設(shè)置外部存儲(chǔ)器EMEM用的對(duì)齊器也可。在該情況下，能夠按照外部存儲(chǔ)器EMEM等的外部器件的每個(gè)地址空間，通過CPU在寄存器設(shè)定大端和小端的切換也可。以上，針對(duì)從存儲(chǔ)器4向寄存器9進(jìn)行各種尺寸的數(shù)據(jù)轉(zhuǎn)送的情況進(jìn)行了說(shuō)明，但在從寄存器9向存儲(chǔ)器4進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下也是同樣的。再有，在從存儲(chǔ)器4向寄存器9進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下，在數(shù)據(jù)尺寸為2字節(jié)和1字節(jié)時(shí)，不被轉(zhuǎn)送的部分的數(shù)據(jù)被代碼擴(kuò)充(進(jìn)行0擴(kuò)充或1擴(kuò)充也可。)。另一方面，在從寄存器9向存儲(chǔ)器4進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下，在數(shù)據(jù)尺寸為2字節(jié)和1字節(jié)時(shí)，不被轉(zhuǎn)送的部分不受影響。以上，在實(shí)施方式3中，不管存儲(chǔ)器4的數(shù)據(jù)成為小端和大端的哪個(gè)字節(jié)序，通過在將中斷向量地址的尺寸作為單位進(jìn)行向存儲(chǔ)器4的訪問時(shí)以相同的數(shù)據(jù)順序儲(chǔ)存在寄存器中，由此與在接收中斷通知的時(shí)刻執(zhí)行的程序的數(shù)據(jù)的字節(jié)序無(wú)關(guān)地，能夠使中斷向量地址和中斷處理程序等的程序共同化。在實(shí)施方式3中，能夠根據(jù)存儲(chǔ)器的地址空間來(lái)設(shè)定大端和小端的區(qū)域，但與實(shí)施方式ι同樣地能夠針對(duì)在微型計(jì)算機(jī)中內(nèi)置的存儲(chǔ)器4將整體設(shè)定為大端或小端的任一方也可。在該情況下，與實(shí)施方式3同樣地，在加電復(fù)位時(shí)將專用的模式端子的狀態(tài)、和兼作為通用I/O端口(外部端子)的模式端子的狀態(tài)導(dǎo)入微型計(jì)算機(jī)，例如鎖存(latch)到寄存器，CPUl在訪問向量地址之前能夠確定數(shù)據(jù)是小端還是大端的哪一個(gè)也可。(實(shí)施方式4)圖15表示具有字節(jié)序不同的外圍功能塊的微型計(jì)算機(jī)的概略，其它的結(jié)構(gòu)與實(shí)施方式3的微型計(jì)算機(jī)MCU(圖8)相同。在圖15中，記載有CPUl、總線控制器BSC、與總線控制器BSC連接的以小端進(jìn)行數(shù)據(jù)處理的小端用外圍功能塊(小端用外圍I/O裝置18、19)、以及與總線控制器BSC連接的以大端進(jìn)行數(shù)據(jù)處理的大端用外圍功能塊(大端用外圍I/O裝置15、16)。小端用外圍功能塊經(jīng)由小端用外圍數(shù)據(jù)總線17與總線控制器BSC內(nèi)的對(duì)齊器13連接，大端用外圍功能塊經(jīng)由大端用外圍數(shù)據(jù)總線14與總線控制器BSC內(nèi)的對(duì)齊器13連接。在本結(jié)構(gòu)中，小端用外圍I/O裝置19內(nèi)的轉(zhuǎn)送緩沖器TBL等、大端用外圍I/O裝置15內(nèi)的轉(zhuǎn)送緩沖器TBB等、和CPUl的I/O寄存器12(寄存器組REG中的一個(gè)寄存器。與寄存器9相同也可。)，與外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸無(wú)關(guān)地，以LSB共同連接的方式連接于總線。小端用外圍I/O裝置18、19或大端用外圍I/O裝置15、16能夠通過分派到各個(gè)轉(zhuǎn)送緩沖器、寄存器的地址來(lái)判別。小端用外圍I/O裝置18、19從外部或小端用外圍數(shù)據(jù)總線17接收小端排列的數(shù)據(jù)，或處理數(shù)據(jù)生成小端排列的數(shù)據(jù)，向小端用外圍數(shù)據(jù)總線17輸出。大端用外圍I/O裝置15、16從外部或大端用外圍數(shù)據(jù)總線14接收大端排列的數(shù)據(jù)，或處理數(shù)據(jù)生成大端排列的數(shù)據(jù)，向大端用外圍數(shù)據(jù)總線14輸出。CPUl通過執(zhí)行第1程序，進(jìn)行小端用外圍I/O裝置18、19的工作控制，控制向小端用外圍I/O裝置18、19的數(shù)據(jù)輸入輸出。例如，在向小端用外圍I/O裝置18、19轉(zhuǎn)送數(shù)據(jù)，將處理后的數(shù)據(jù)向存儲(chǔ)器4轉(zhuǎn)送的情況下，配合轉(zhuǎn)送的數(shù)據(jù)的尺寸在控制信號(hào)CNT2設(shè)定對(duì)齊器13的轉(zhuǎn)送設(shè)定信息。在大端用外圍I/O裝置15、16的數(shù)據(jù)轉(zhuǎn)送中，控制信號(hào)CNT2的設(shè)定也是同樣的。對(duì)齊器13在外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸與向這些轉(zhuǎn)送緩沖器、寄存器的訪問尺寸相同的情況下，與字節(jié)序無(wú)關(guān)地以成為相同的數(shù)據(jù)的排列的方式構(gòu)成。例如，在CPUl將在小端用外圍I/O裝置19的轉(zhuǎn)送緩沖器TBL中儲(chǔ)存的數(shù)據(jù)向存儲(chǔ)器4的第2數(shù)據(jù)區(qū)域(大端)轉(zhuǎn)送的情況下，將以轉(zhuǎn)送緩沖器的指定地址作為初始的中斷向量地址尺寸量的數(shù)據(jù)，以第2數(shù)據(jù)區(qū)域的指定的地址為初始進(jìn)行儲(chǔ)存。在該情況下，在轉(zhuǎn)送緩沖器TBL中儲(chǔ)存的數(shù)據(jù)暫時(shí)被導(dǎo)入至CPUl內(nèi)的寄存器，之后被轉(zhuǎn)送至存儲(chǔ)器4的第2數(shù)據(jù)區(qū)域。此外，在從小端用外圍I/O裝置19向大端用外圍I/O裝置(15、16)、第2數(shù)據(jù)區(qū)域(大端)進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下，通過使小端用外圍I/O裝置19將數(shù)據(jù)儲(chǔ)存在轉(zhuǎn)送緩沖器時(shí)的儲(chǔ)存在LSB側(cè)的數(shù)據(jù)與在處理該數(shù)據(jù)CPUl的I/O寄存器12、大端用外圍I/O裝置16的轉(zhuǎn)送緩沖器TBB、大端用外圍I/O裝置15的寄存器BIREG的儲(chǔ)存在LSB側(cè)的數(shù)據(jù)相同，在外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸與向這些輸緩沖器、寄存器的訪問尺寸相同的情況下，能夠不需要變更在對(duì)齊器13的數(shù)據(jù)的排列。另一方面，在與外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸相比向這些輸緩沖器、寄存器的訪問尺寸小的情況下，需要對(duì)齊器13變更數(shù)據(jù)的排列。CPUl設(shè)定對(duì)齊器13的轉(zhuǎn)送設(shè)定信息的控制信號(hào)CNT2，與上述的轉(zhuǎn)送的數(shù)據(jù)的尺寸信息一起，還包含與轉(zhuǎn)送的數(shù)據(jù)的處理單位相關(guān)的信息和與轉(zhuǎn)送方向相關(guān)的信息。圖16表示對(duì)齊器13的結(jié)構(gòu)例。選擇器IA4A和IB4B分別被輸入控制信號(hào)CNT2，決定輸入輸出方向和部分總線彼此的連接。在外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸和向這些轉(zhuǎn)送緩沖器、寄存器的訪問尺寸相同的情況下，連接相同的位位置的數(shù)據(jù)總線彼此(小端用外圍數(shù)據(jù)總線17和大端用外圍數(shù)據(jù)總線14和CPUl/存儲(chǔ)器4用數(shù)據(jù)總線3的部分總線)。另一方面，在外圍I/O裝置內(nèi)的轉(zhuǎn)送緩沖器、寄存器的尺寸是2字節(jié)或4字節(jié)的情況下，在從小端用外圍數(shù)據(jù)總線17向大端用外圍數(shù)據(jù)總線14轉(zhuǎn)送以字節(jié)單位處理的數(shù)據(jù)時(shí)，以數(shù)據(jù)的排列變?yōu)橄喾吹姆绞?例如，在4字節(jié)的情況下，一方的部分總線與另一方的部分總線[24:31]，一方的部分總線[8:15]與另一方的部分總線[16:23])連接部分總線。再有，選擇器IA4A和1B、B以與實(shí)施方式3的選擇器廣4同樣的雙方向性開關(guān)構(gòu)成。通過像這樣構(gòu)成對(duì)齊器13，對(duì)應(yīng)于處理的字節(jié)序?qū)⑼鈬δ軌K連接于不同的總線，在經(jīng)由對(duì)齊器13連接于各個(gè)總線的外圍功能塊之間能夠進(jìn)行數(shù)據(jù)轉(zhuǎn)送。以上，在實(shí)施方式4中，不依賴于與外圍功能IP之間的成為轉(zhuǎn)送對(duì)象的數(shù)據(jù)的字節(jié)序和在控制外圍功能IP的程序的處理對(duì)象的數(shù)據(jù)的字節(jié)序，能夠以相同的數(shù)據(jù)順序進(jìn)行數(shù)據(jù)轉(zhuǎn)送，由此能夠?qū)崿F(xiàn)控制外圍功能IP的程序的共同化。進(jìn)而，與外圍功能塊的數(shù)據(jù)處理的字節(jié)序和CPUl的數(shù)據(jù)處理的字節(jié)序的異同無(wú)關(guān)地，能夠使采用在微型計(jì)算機(jī)MCU中必要的外圍功能塊的自由度提高。(實(shí)施方式5)圖17表示在實(shí)施方式1、2、3、4和后述的實(shí)施方式6的微型計(jì)算機(jī)中執(zhí)行的程序的開發(fā)工具的流程概略。將以C語(yǔ)言等的高級(jí)語(yǔ)言記述的源程序用編譯器(compiler)進(jìn)行語(yǔ)法分析等以及最優(yōu)化，輸出以匯編語(yǔ)言記述的匯編語(yǔ)言程序。匯編器(assembler)根據(jù)從編譯器輸出的匯編語(yǔ)言生成機(jī)械語(yǔ)言，輸出機(jī)械語(yǔ)言程序。在鏈接編輯器(linkageeditor)將1個(gè)或多個(gè)機(jī)械語(yǔ)言程序結(jié)合(鏈接處理)起來(lái)，生成能夠在微型計(jì)算機(jī)執(zhí)行的程序。編譯器輸出的匯編語(yǔ)言程序大致分為有作為微型計(jì)算機(jī)的CPU等執(zhí)行的指令碼的集合部的代碼部分(或代碼段)；和作為在高級(jí)語(yǔ)言程序中記述的常數(shù)、編譯器輸出的常數(shù)等的集合部的數(shù)據(jù)部分(或數(shù)據(jù)段)。代碼部分中的指令碼如上述那樣，固定為小端或大端的任一方。另一方面，數(shù)據(jù)部分中的常數(shù)等能夠選擇小端或大端的任一方，但在高級(jí)語(yǔ)言程序中具有使用哪個(gè)字節(jié)序的指定指令，按照該指定指令，進(jìn)行字節(jié)序解決。如果是在高級(jí)語(yǔ)言或匯編語(yǔ)言程序中包含的常數(shù)的話，能夠通過編譯器或匯編器進(jìn)行字節(jié)序解決，但由于轉(zhuǎn)移指令的轉(zhuǎn)移目的地地址等的地址參照值在鏈接編輯器的鏈接處理時(shí)決定，所以不能進(jìn)行在編譯器或匯編器的字節(jié)序解決。這樣的地址的字節(jié)序解決通過鏈接編輯器來(lái)進(jìn)行。鏈接編輯器將1個(gè)或多個(gè)機(jī)械語(yǔ)言程序結(jié)合，針對(duì)在結(jié)合前的機(jī)械語(yǔ)言程序中作為變量名被參照的地址參照值，通過鏈接后的配置決定地址值，進(jìn)行字節(jié)序解決并作為地址常數(shù)儲(chǔ)存在執(zhí)行程序的數(shù)據(jù)部分中。通過上述的流程生成的可執(zhí)行程序，在微型計(jì)算機(jī)的半導(dǎo)體基板上構(gòu)成的掩模ROM或閃速存儲(chǔ)器等中儲(chǔ)存，構(gòu)成為能夠在微型計(jì)算機(jī)執(zhí)行。在與上述的實(shí)施方式3的對(duì)應(yīng)中，在從數(shù)據(jù)部分向寄存器進(jìn)行數(shù)據(jù)轉(zhuǎn)送時(shí)，輸出對(duì)應(yīng)于數(shù)據(jù)轉(zhuǎn)送尺寸進(jìn)行對(duì)齊器11的設(shè)定的控制信號(hào)CNT1，決定在數(shù)據(jù)部分中儲(chǔ)存的數(shù)據(jù)的排列。此外，針對(duì)包含中斷向量地址的地址參照值、地址常數(shù)，設(shè)為成為相同的數(shù)據(jù)尺寸。由此，在其它的轉(zhuǎn)移指令、地址參照指令的執(zhí)行中，在以中斷向量地址尺寸取得地址信息時(shí)，與儲(chǔ)存的數(shù)據(jù)部分的字節(jié)序無(wú)關(guān)地，能夠適宜地取得地址信息。在與上述的實(shí)施方式4的對(duì)應(yīng)中，在外圍功能塊之間或外圍功能塊與存儲(chǔ)器4、寄存器之間進(jìn)行數(shù)據(jù)轉(zhuǎn)送的情況下，輸出對(duì)應(yīng)于數(shù)據(jù)轉(zhuǎn)送尺寸和該數(shù)據(jù)的處理單位來(lái)進(jìn)行對(duì)齊器13的設(shè)定的控制信號(hào)CNT2，決定數(shù)據(jù)轉(zhuǎn)送時(shí)的數(shù)據(jù)的排列。實(shí)施方式6以下，針對(duì)微型計(jì)算機(jī)MCU的處理性能的提高、代碼效率的提高、以及功耗的提高分別進(jìn)行記述。再有，代碼效率的提高指的是削減為了儲(chǔ)存指令所需要的存儲(chǔ)器容量。圖18記述了關(guān)于微型計(jì)算機(jī)MCU的處理性能的評(píng)價(jià)項(xiàng)目。微型計(jì)算機(jī)MCU對(duì)應(yīng)于使用的用途而被需要的處理性能存在差異，圖18是對(duì)在所謂的數(shù)字家電等的進(jìn)行比較高度的處理的設(shè)備中組裝使用的微型計(jì)算機(jī)MCU被要求的處理性能的一個(gè)例子。為了實(shí)現(xiàn)這樣的處理性能，如圖19所示，采用5級(jí)流水線處理。流水線處理如通常所知的那樣，將在CPUl的指令執(zhí)行分為多個(gè)處理階段，以時(shí)鐘的一個(gè)周期執(zhí)行各處理階段。在存儲(chǔ)器提取階段(memoryfetchstage)，從存儲(chǔ)器4向指令寄存器頂提取指令。在解碼階段，對(duì)提取到指令寄存器頂?shù)闹噶钸M(jìn)行解碼，接著在執(zhí)行階段進(jìn)行執(zhí)行指令的運(yùn)算器的調(diào)度(scheduling)等。此外，在解碼階段針對(duì)NOP指令等的不需要執(zhí)行的指令，也進(jìn)行用于使流水線結(jié)束的旁路(bypass)處理、提取在運(yùn)算中使用的寄存器的內(nèi)容的寄存17器提取。在執(zhí)行階段，根據(jù)在解碼階段中調(diào)度的運(yùn)算器和提取的寄存器的內(nèi)容進(jìn)行運(yùn)算處理、地址計(jì)算。在存儲(chǔ)器訪問階段，在存在需要對(duì)指令進(jìn)行存儲(chǔ)器訪問的操作數(shù)的情況下，進(jìn)行存儲(chǔ)器訪問。在回寫階段(writingbackstage)，將在執(zhí)行階段的運(yùn)算結(jié)果儲(chǔ)存在寄存器，進(jìn)行針對(duì)該指令的流水線的結(jié)束處理。圖20表示微型計(jì)算機(jī)MCU的CPUl和存儲(chǔ)器4之間的總線結(jié)構(gòu)。如圖21所示，通過進(jìn)行流水線處理，能夠?qū)⒃贑PUl的指令執(zhí)行的各處理階段，以多個(gè)指令使不同的處理階段執(zhí)行，使每1個(gè)指令的實(shí)際處理性能提高。在該情況下，具有需要存儲(chǔ)器訪問的操作數(shù)的指令的存儲(chǔ)器訪問階段，和指令提取變?yōu)橄嗤亩〞r(shí)，產(chǎn)生存儲(chǔ)器訪問的競(jìng)爭(zhēng)。因此，采用將進(jìn)行指令提取的指令總線5與操作數(shù)用的存儲(chǔ)器訪問總線(數(shù)據(jù)總線3)分離的哈佛結(jié)構(gòu)，使存儲(chǔ)器訪問的競(jìng)爭(zhēng)產(chǎn)生的機(jī)會(huì)減少。在圖20中記載的hstructionInterface相當(dāng)于圖9記載的指令寄存器頂和指令解碼器iDEC。DataInterface是與存儲(chǔ)器訪問總線的接口，進(jìn)行操作數(shù)用的存儲(chǔ)器訪問控制。通過在CPUl采用哈佛結(jié)構(gòu)和流水線處理，能夠回避CPUl進(jìn)行的存儲(chǔ)器訪問的競(jìng)爭(zhēng)(指令提取和操作數(shù)提取)，能夠使CPUl的指令執(zhí)行性能提高。在所謂的數(shù)字家電中，較多地存在DVD(包含高記錄密度規(guī)格)、數(shù)字TV等等的進(jìn)行活動(dòng)圖像處理的設(shè)備。在活動(dòng)圖像處理中按每個(gè)像素反復(fù)執(zhí)行的積和運(yùn)算等的DSP(數(shù)字信號(hào)處理)運(yùn)算。如圖22記載的那樣，在DSP運(yùn)算中，在每個(gè)運(yùn)算中將在存儲(chǔ)器4中儲(chǔ)存的每個(gè)像素的數(shù)據(jù)反復(fù)向寄存器讀出并進(jìn)行運(yùn)算，將數(shù)據(jù)向寄存器讀出的處理相對(duì)于實(shí)際的運(yùn)算成為開銷(overhead)。因此，能夠執(zhí)行存儲(chǔ)器間積和運(yùn)算指令，其將在運(yùn)算中使用的2個(gè)數(shù)據(jù)從存儲(chǔ)器4直接讀出進(jìn)行乘法，進(jìn)行與已經(jīng)運(yùn)算結(jié)果的加法處理。此外，對(duì)于在寄存器中儲(chǔ)存完成的數(shù)據(jù)也能夠同樣地執(zhí)行進(jìn)行積和運(yùn)算的寄存器間積和運(yùn)算指令。在通過存儲(chǔ)器間積和運(yùn)算指令使用在存儲(chǔ)器4中儲(chǔ)存的許多的數(shù)據(jù)的積和運(yùn)算中，能夠削減從存儲(chǔ)器4向寄存器進(jìn)行數(shù)據(jù)轉(zhuǎn)送的時(shí)間，運(yùn)算器的處理效率提高，不需要從存儲(chǔ)器4向寄存器進(jìn)行數(shù)據(jù)轉(zhuǎn)送的轉(zhuǎn)送指令，因此代碼效率提高。此外，通過寄存器間積和運(yùn)算指令，能夠高速地執(zhí)行使用了在寄存器儲(chǔ)存完成的數(shù)據(jù)的積和運(yùn)算，運(yùn)算器的處理效率提高。此外，在坐標(biāo)運(yùn)算等中，需要反復(fù)執(zhí)行浮點(diǎn)運(yùn)算。如圖23記載的那樣，在浮點(diǎn)運(yùn)算器中具有與通用寄存器不同的專用數(shù)據(jù)寄存器，使用專用數(shù)據(jù)寄存器進(jìn)行運(yùn)算。在這樣的運(yùn)算中，將在通用寄存器中儲(chǔ)存的數(shù)據(jù)向?qū)Ｓ眉拇嫫鬓D(zhuǎn)送的處理成為開銷。因此，構(gòu)成為浮點(diǎn)運(yùn)算器能夠直接訪問在通用寄存器中儲(chǔ)存的數(shù)據(jù)，進(jìn)行運(yùn)算。通過這樣的結(jié)構(gòu)，能夠削減從通用寄存器向?qū)Ｓ眉拇嫫鞯臄?shù)據(jù)轉(zhuǎn)送處理，運(yùn)算器的處理效率提高，不需要從通用寄存器向?qū)Ｓ眉拇嫫鬟M(jìn)行數(shù)據(jù)轉(zhuǎn)送的轉(zhuǎn)送指令，因此代碼效率提高。圖M表示使用積和運(yùn)算器與浮點(diǎn)運(yùn)算器的其它的運(yùn)算例。在將外部傳感器等的模擬信號(hào)通過A/D轉(zhuǎn)換器進(jìn)行數(shù)字變換并儲(chǔ)存在存儲(chǔ)器4中之后，能夠使用在存儲(chǔ)器4中儲(chǔ)存的數(shù)字變換后的傳感器信息和在存儲(chǔ)器4中儲(chǔ)存的濾波運(yùn)算系數(shù)，進(jìn)行根據(jù)存儲(chǔ)器間積和運(yùn)算指令的濾波運(yùn)算，進(jìn)行在數(shù)字變換后的傳感器信息中包含的噪聲的除去。在對(duì)電動(dòng)機(jī)供給PWM(脈沖寬度調(diào)制，pulsewavemodulation)波形進(jìn)行旋轉(zhuǎn)控制的電動(dòng)機(jī)控制中，將從電動(dòng)機(jī)的各相位(υ/V/W相)輸出的電動(dòng)機(jī)電流通過A/D轉(zhuǎn)換器進(jìn)行數(shù)字變換并儲(chǔ)存在寄存器中之后，進(jìn)行利用寄存器間積和運(yùn)算指令的坐標(biāo)變換。在浮點(diǎn)運(yùn)算器對(duì)儲(chǔ)存于通用寄存器的積和運(yùn)算結(jié)果進(jìn)行PID(比例/積分/微分)控制運(yùn)算之后，通過寄存器間積和運(yùn)算指令對(duì)通用寄存器的控制運(yùn)算結(jié)果再次進(jìn)行坐標(biāo)變換，作為電動(dòng)機(jī)控制信號(hào)對(duì)電動(dòng)機(jī)供給PWM波形。通過這樣的運(yùn)算，能夠反復(fù)進(jìn)行使用了通用寄存器的運(yùn)算，與使用專用寄存器的運(yùn)算相比能夠以短時(shí)間間隔進(jìn)行電動(dòng)機(jī)控制。圖25是分析用戶的應(yīng)用(application)中出現(xiàn)頻度高的指令的圖。通過針對(duì)頻出指令減小指令尺寸，能夠減小用戶應(yīng)用的執(zhí)行程序尺寸，能夠謀求代碼效率的提高。此外，通過將出現(xiàn)頻度高的指令作為對(duì)于用戶容易使用的指令，能夠?qū)е逻m用性的提高。圖沈是出現(xiàn)頻度高并減小了指令尺寸的指令的一例。在與程序中的環(huán)路(loop)處理、變量的值對(duì)應(yīng)的多方向轉(zhuǎn)移中，作為對(duì)應(yīng)于環(huán)路條件的成立/非成立、變量的值進(jìn)行轉(zhuǎn)移時(shí)使用的轉(zhuǎn)移指令，有在相對(duì)地址中指定轉(zhuǎn)移目的地地址的BEQ(條件成立轉(zhuǎn)移)、BNE(條件非成立轉(zhuǎn)移)、BRA(無(wú)條件成立轉(zhuǎn)移)。在這些指令的工作中，有轉(zhuǎn)移的存儲(chǔ)器4內(nèi)的地址距離比較短的，配合轉(zhuǎn)移距離為8字節(jié)以內(nèi)、256字節(jié)以內(nèi)、6M34字節(jié)以內(nèi)的各情況，作為轉(zhuǎn)移指令的代碼尺寸，能夠采用1字節(jié)、2字節(jié)、3字節(jié)的指令。由此，與轉(zhuǎn)移距離對(duì)應(yīng)的用戶的選擇自由度變高，能夠謀求代碼效率的提高。在將在寄存器中儲(chǔ)存的地址值作為基準(zhǔn)指定相對(duì)位移值的寄存器間接尋址的轉(zhuǎn)送指令、在立即值(immediatevalue)和寄存器之間進(jìn)行運(yùn)算的比較指令、加法指令中，配合作為以寄存器儲(chǔ)存值為基準(zhǔn)的相對(duì)位移值和立即值能夠指定的值的范圍，能在2字節(jié)、字節(jié)中選擇指令的代碼尺寸。或者，在能夠指定寄存器儲(chǔ)存值中的在運(yùn)算中使用的數(shù)據(jù)寬度的運(yùn)算指令中，配合作為該數(shù)據(jù)寬度能夠指定的值的范圍，在乘法指令中能夠在2字節(jié)飛字節(jié)中選擇代碼尺寸，或者在除法指令中能夠在3字節(jié)7字節(jié)中選擇代碼尺寸。此外，在子例程轉(zhuǎn)移指令中，通過程序計(jì)數(shù)器存儲(chǔ)值+寄存器存儲(chǔ)值運(yùn)算求取轉(zhuǎn)移目的地地址，能夠在2、字節(jié)中選擇指令的代碼尺寸。圖27表示帶索引的寄存器間接尋址的例子。在帶索引的寄存器間接尋址中，進(jìn)行儲(chǔ)存了基地址(baseaddress)的寄存器和儲(chǔ)存了偏移地址(offsetaddress)的寄存器的加法，對(duì)求取的地址進(jìn)行數(shù)據(jù)轉(zhuǎn)送等。在該情況下，在有字節(jié)尺寸指定的情況下，直接進(jìn)行偏移地址和基地址的加法，在有長(zhǎng)字尺寸(longwordsize)指定的情況下，進(jìn)行使偏移地址為4倍后的值與基地址的加法。通過采用這樣的尋址指定，在字節(jié)尺寸指定中能夠謀求偏移地址和基地址的加法指令的削減，在長(zhǎng)字尺寸指定中能夠謀求偏移地址的4倍化運(yùn)算(2位左移位運(yùn)算)指令、偏移地址和基地址的加法指令的削減，代碼效率提高。圖觀表示帶算后增量(postincrement)/算前減量(pre-decrement)功能的寄存器間接尋址的例子。算后增量/算前減量主要在對(duì)具有規(guī)定數(shù)量的條目(entry)的表中儲(chǔ)存的值進(jìn)行運(yùn)算的情況下使用。使用算后增量和算前增量的哪一個(gè)，是在從表的低位側(cè)地址起進(jìn)行運(yùn)算的情況下使用算后增量，在從表的高位側(cè)地址起進(jìn)行運(yùn)算的情況下使用算前增量。在從表的低位側(cè)地址起進(jìn)行運(yùn)算的情況下，對(duì)在最初的表?xiàng)l目中儲(chǔ)存的值進(jìn)行運(yùn)算之后，需要進(jìn)行參照下一個(gè)表?xiàng)l目的值的地址的加法。通過算后增量/算前增量功能，能夠以對(duì)儲(chǔ)存在該表?xiàng)l目中的值進(jìn)行運(yùn)算的運(yùn)算指令進(jìn)行參照表?xiàng)l目的地址的加法/減法，能夠謀求進(jìn)行參照地址的加法/減法的指令的削減，代碼效率提高。圖四表示能夠指定3操作數(shù)的運(yùn)算的例子。在執(zhí)行作為操作數(shù)指定2個(gè)寄存器等的加法指令的情況下，將加法值和被加法值預(yù)先儲(chǔ)存在各個(gè)寄存器，將加法結(jié)果儲(chǔ)存在儲(chǔ)存有被加法值的寄存器中。在這樣的運(yùn)算工作中，在其它的運(yùn)算中也利用被加法值的情況下，需要在其它的寄存器或者存儲(chǔ)器4中預(yù)先儲(chǔ)存被加法值，在每個(gè)運(yùn)算中將被加法值轉(zhuǎn)送到被加法值儲(chǔ)存寄存器。通過在寄存器等能夠指定3操作數(shù)，能夠指定為將運(yùn)算結(jié)果儲(chǔ)存在與被加法值儲(chǔ)存寄存器不同的寄存器中，能夠謀求在每個(gè)運(yùn)算中向被加法值儲(chǔ)存寄存器轉(zhuǎn)送被加法值的指令的削減，代碼效率提高。圖23表示微型計(jì)算機(jī)MCU的寄存器結(jié)構(gòu)的一例。微型計(jì)算機(jī)MCU具有主要用于運(yùn)算的通用寄存器，和用于微型計(jì)算機(jī)MCU的工作控制的控制寄存器。對(duì)通用寄存器的基本的尺寸(32bit)，存在以能夠作為用于Sbit數(shù)據(jù)、16bit數(shù)據(jù)的運(yùn)算的8bit寄存器、16bit寄存器而使用的方式進(jìn)行分割的情況?？墒?，在本實(shí)施方式的微型計(jì)算機(jī)MCU中，不進(jìn)行這樣的寄存器的分割，將全部的寄存器僅在成為基本的32bit進(jìn)行使用。在分割寄存器的情況下，由于需要成為運(yùn)算對(duì)象的部分寄存器和不成為運(yùn)算對(duì)象的部分寄存器的訪問控制，所以寄存器控制電路變得復(fù)雜，招致寄存器訪問的時(shí)間開銷和功耗的增大。通用寄存器在指令執(zhí)行中被訪問的情況很多，即使是寄存器訪問的時(shí)間開銷和功耗的增大在每一次中僅是微小的，但在程序執(zhí)行整體中時(shí)間開銷和功耗變大。通過不采用寄存器的分割，能夠謀求寄存器訪問的時(shí)間開銷和功耗的降低。此外，由于通用寄存器的尺寸被統(tǒng)一，所以在以編譯器從高級(jí)語(yǔ)言向匯編語(yǔ)言的編譯處理中能夠使用的寄存器的自由度變高，通用寄存器的使用效率提高，因此能夠降低向存儲(chǔ)器4的訪問頻度。在這些方面，也能夠謀求指令執(zhí)行中的存儲(chǔ)器訪問開銷和功耗的降低。在控制寄存器中，具有在中斷處理、子例程處理中的棧指示器(stackpointer,ISP、USP)、表示中斷表的配置地址的中斷表寄存器(INTB)；表示執(zhí)行中的指令地址的程序計(jì)數(shù)器(PC)和表示指令執(zhí)行中的狀態(tài)的處理機(jī)狀態(tài)字(PSW)；表示浮點(diǎn)運(yùn)算器和其它的協(xié)處理器的執(zhí)行狀態(tài)的浮點(diǎn)狀態(tài)字(FPSW、CPEN)。作為用于進(jìn)行更高速中斷處理的專用寄存器，具有對(duì)PSW和PC進(jìn)行備份的備份PSW(BPSW)和備份PC(BPC);高速中斷處理中的高速中斷向量地址(FINTV)。圖31、圖32和圖33表示中斷處理的高速化的情況。圖31表示高速中斷處理的時(shí)序。在通常的中斷處理中，對(duì)應(yīng)于來(lái)自中斷控制器INTC的中斷通知，使PSW和PC分別退避到棧區(qū)域，進(jìn)行與中斷要因?qū)?yīng)的向量表的讀出，取得中斷處理例程的地址，對(duì)該中斷處理例程進(jìn)行轉(zhuǎn)移。此外，在通知多個(gè)中斷通知或在已經(jīng)進(jìn)行中斷處理的狀態(tài)下通知了其它中斷通知的情況下，判定中斷處理的處理優(yōu)先次序，對(duì)應(yīng)于優(yōu)先處理的中斷處理，進(jìn)行中斷屏蔽等的標(biāo)簽設(shè)定處理。在這些處理中，由于棧區(qū)域和中斷向量表被分配到存儲(chǔ)器4，在所以PSW和PC的向棧區(qū)域的退避和向量表讀出需要存儲(chǔ)器訪問的時(shí)間。在高速中斷處理中，不是將PSW和PC退避到棧區(qū)域，向中斷向量表進(jìn)行訪問，而是分別退避到作為控制寄存器而準(zhǔn)備的備份PSW和備份BPC，向在高速中斷向量地址中儲(chǔ)存的中斷處理例程轉(zhuǎn)移。通過這樣的處理，在高速中斷處理中能夠削減存儲(chǔ)器訪問，能夠使向中斷處理的轉(zhuǎn)移高速化。圖32表示中斷處理中的通用寄存器的分配。在通常的中斷處理中，在向中斷處理轉(zhuǎn)移之前在應(yīng)用中使用的通用寄存器中儲(chǔ)存的數(shù)據(jù)在中斷處理中被改寫，在從中斷處理恢復(fù)之后的應(yīng)用的繼續(xù)執(zhí)行中，以不發(fā)生故障的方式，將在通用寄存器中儲(chǔ)存的數(shù)據(jù)退避到棧區(qū)域或者將在轉(zhuǎn)移到中斷處理時(shí)使用的寄存器庫(kù)(registerbank)切換為不同的庫(kù)。該向棧區(qū)域的退避產(chǎn)生存儲(chǔ)器訪問，此外寄存器庫(kù)的切換在實(shí)際上通過將在寄存器中儲(chǔ)存的數(shù)據(jù)向存儲(chǔ)器4的區(qū)域退避來(lái)實(shí)現(xiàn)。為了對(duì)向中斷處理的轉(zhuǎn)移進(jìn)行高速化，將通用寄存器分別向應(yīng)用用寄存器和中斷用寄存器房分配，以在應(yīng)用執(zhí)行中使用分配為應(yīng)用用的寄存器，在中斷處理的執(zhí)行中使用中斷用寄存器的方式進(jìn)行控制。通過能夠在程序中對(duì)應(yīng)用用寄存器和中斷處理用寄存器進(jìn)行分配設(shè)定，寄存器的分配的自由度提高，此外，不需要通用寄存器的退避，能夠使中斷處理的執(zhí)行開始高速化。如圖33所示，通過PSW和PC的退避以及中斷向量地址取得中的存儲(chǔ)器訪問的削減(高速中斷處理)、和從應(yīng)用用寄存器向中斷用寄存器的通用寄存器的切換(通用寄存器分配)，能夠縮短在進(jìn)行中斷通知后到與該中斷通知對(duì)應(yīng)的中斷處理開始前的時(shí)間，提高微型計(jì)算機(jī)MCU的程序執(zhí)行效率。圖34表示存儲(chǔ)器保護(hù)。在應(yīng)用A和應(yīng)用B分別被分配為應(yīng)用A用存儲(chǔ)器區(qū)域和應(yīng)用B用存儲(chǔ)器區(qū)域的情況下，在發(fā)生應(yīng)用A錯(cuò)誤地訪問應(yīng)用B用存儲(chǔ)器區(qū)域并改寫在應(yīng)用B中使用的數(shù)據(jù)，或者從應(yīng)用A錯(cuò)誤地轉(zhuǎn)移到應(yīng)用B等的情況下，應(yīng)用B的執(zhí)行工作變得不穩(wěn)定，作為微型計(jì)算機(jī)MCU整體的工作也變得不穩(wěn)定。為了防止這樣的事態(tài)的發(fā)生，具有存儲(chǔ)器保護(hù)單元，防止應(yīng)用A訪問應(yīng)用B用的存儲(chǔ)器區(qū)域，或從應(yīng)用A向應(yīng)用B轉(zhuǎn)移等。由此，防止應(yīng)用B的執(zhí)行工作變得不穩(wěn)定，能夠使作為微型計(jì)算機(jī)MCU整體的工作穩(wěn)定化。圖35表示字節(jié)序變換指令的一例。作為實(shí)施方式3和實(shí)施方式4，針對(duì)數(shù)據(jù)的雙端處理進(jìn)行了記述，但也發(fā)生如下情況，即，將作為小端進(jìn)行數(shù)據(jù)處理的存儲(chǔ)器區(qū)域中儲(chǔ)存的數(shù)據(jù)讀出到通用寄存器進(jìn)行規(guī)定的運(yùn)算后，向作為大端被數(shù)據(jù)處理的存儲(chǔ)器區(qū)域或大端用外圍I/O裝置進(jìn)行數(shù)據(jù)的轉(zhuǎn)送。在這樣的情況下，通過對(duì)向?qū)R器11的控制信號(hào)CNTl或向?qū)R器13的控制信號(hào)CNT2進(jìn)行設(shè)定，能夠變更在對(duì)齊器11或?qū)R器13的數(shù)據(jù)的排列。在某種程度連續(xù)地進(jìn)行數(shù)據(jù)的變換的情況下，通過對(duì)齊器11或?qū)R器13，變更數(shù)據(jù)的排列是有效的。另一方面，在將數(shù)據(jù)交替地變換為小端和大端并儲(chǔ)存在存儲(chǔ)器區(qū)域中的情況下，需要以交替地進(jìn)行字節(jié)序變換的方式對(duì)對(duì)齊器11或?qū)R器13進(jìn)行設(shè)定。在這樣的情況下，通過字節(jié)序變換指令在寄存器內(nèi)變換數(shù)據(jù)的字節(jié)序，不變更對(duì)齊器11和對(duì)齊器11的設(shè)定，有時(shí)能夠降低與對(duì)齊器11或?qū)R器13的設(shè)定變更相關(guān)的功耗。圖36、37和圖38表示針對(duì)用于微型計(jì)算機(jī)MCU的低功耗化的設(shè)計(jì)方法的例子。觸發(fā)器(flip-flop)等的進(jìn)行時(shí)鐘同步工作的邏輯元件、配置在時(shí)鐘供給路徑的時(shí)鐘驅(qū)動(dòng)器只要被供給時(shí)鐘就流過電流，因此需要對(duì)不使用的電路停止時(shí)鐘的供給。因此，如圖36所示，在進(jìn)行微型計(jì)算機(jī)MCU的邏輯合成的時(shí)刻插入時(shí)鐘門控(clockgating)電路，能夠停止時(shí)鐘供給。接著，在時(shí)鐘同步設(shè)計(jì)中，在以被進(jìn)行時(shí)鐘同步工作的觸發(fā)器夾著的方式配置進(jìn)行時(shí)鐘非同步工作的邏輯元件的情況下，產(chǎn)生在觸發(fā)器間發(fā)生時(shí)序違規(guī)的路徑(關(guān)鍵路徑)，需要消除這樣的時(shí)序違規(guī)。如圖37所示，最初使用低速的高閾值電壓/低漏電流的邏輯元件進(jìn)行時(shí)鐘同步設(shè)計(jì)，僅對(duì)關(guān)鍵路徑使用低閾值電壓/高漏電流的高速的邏輯元件，謀求消除時(shí)序違規(guī)。通過這樣的時(shí)鐘同步設(shè)計(jì)，構(gòu)成微型計(jì)算機(jī)MCU的許多邏輯元件成為低功耗的邏輯元件，在低功耗邏輯元件中，在產(chǎn)生時(shí)序違規(guī)的路徑中使用更高功耗更高速的邏輯元件，能夠進(jìn)行作為整體成為低功耗的微型計(jì)算機(jī)MCU的時(shí)鐘同步設(shè)計(jì)。此外，如圖38所示，將微型計(jì)算機(jī)MCU的內(nèi)部分割為多個(gè)電源域，以停止對(duì)不工作的電源域的電源供給的方式，具有多個(gè)低功耗模式。在該情況下，微型計(jì)算機(jī)MCU內(nèi)部的內(nèi)置調(diào)節(jié)器(regulator)對(duì)電源域分別供給電源，從內(nèi)置調(diào)節(jié)器到電源域之間配置向該電源域進(jìn)行電源供給或停止的開關(guān)電路。圖39是表示在作為儲(chǔ)存程序的ROM使用Flash存儲(chǔ)器的情況下的、Flash存儲(chǔ)器的訪問速度對(duì)微型計(jì)算機(jī)MCU的處理性能造成的影響的圖。在微型計(jì)算機(jī)MCU中使用能夠以30MHz進(jìn)行讀出工作的Flash存儲(chǔ)器的情況下，即使令微型計(jì)算機(jī)MCU在IOOMHz的時(shí)鐘進(jìn)行工作，每個(gè)指令提取中需要多個(gè)時(shí)鐘周期的等待工作，程序的實(shí)效的執(zhí)行性能從IOOMHz大幅降低。為了回避這樣的執(zhí)行性能的降低，考慮在Flash存儲(chǔ)器和CPUl之間配置指令高速緩沖存儲(chǔ)器。通過配置指令高速緩沖存儲(chǔ)器，在CPUl提取在指令高速緩沖存儲(chǔ)器中儲(chǔ)存的指令的情況下(高速緩存命中，cachehit)能夠進(jìn)行1時(shí)鐘周期的指令提取，但在指令沒有儲(chǔ)存在指令高速緩沖存儲(chǔ)器中的情況下(高速緩存不命中，cachemishit)需要多個(gè)時(shí)鐘周期的等待工作，此外，需要指令高速緩沖存儲(chǔ)器所占的面積。通過Flash存儲(chǔ)器的存儲(chǔ)器陣列結(jié)構(gòu)、地址解碼器等的外圍邏輯電路的高速化，F(xiàn)lash存儲(chǔ)器變得能夠在IOOMHz進(jìn)行工作，即使CPUl不具有指令高速緩沖存儲(chǔ)器，也能夠進(jìn)行每個(gè)時(shí)鐘周期工作。此外，在微型計(jì)算機(jī)MCU的工作時(shí)鐘更高速化的情況下，也能夠削減產(chǎn)生高速緩存不命中的情況下的等待的時(shí)鐘周期數(shù)量。實(shí)施方式6中記載的微型計(jì)算機(jī)MCU、CPU1的結(jié)構(gòu)、功能、工作等，不用說(shuō)也能夠應(yīng)用于實(shí)施方式廣4的微型計(jì)算機(jī)MCU、CPUl。以上，詳細(xì)地公開并記述了本發(fā)明的實(shí)施方式，但以上的記述只是對(duì)本發(fā)明的能夠應(yīng)用的方面進(jìn)行例示，并不限定本發(fā)明。即，能夠認(rèn)為對(duì)于記述的方面的各種修正、變形例在不脫離本發(fā)明的范圍的范圍內(nèi)。附圖標(biāo)記說(shuō)明1CPU,2地址總線、3數(shù)據(jù)總線、4存儲(chǔ)器、5指令總線、9寄存器、11、13對(duì)齊器、14大端用外圍數(shù)據(jù)總線、17小端用外圍數(shù)據(jù)總線、BSC總線控制器、INTC中斷控制器、PC程序計(jì)數(shù)器、IR指令寄存器、iDec指令解碼器。權(quán)利要求1.一種半導(dǎo)體集成電路裝置，其特征在于，具備CPU；總線；以及對(duì)齊器，配置在所述CPU和所述總線之間，所述CPU經(jīng)由所述總線從存儲(chǔ)器取得指令碼，進(jìn)行與該指令碼對(duì)應(yīng)的工作，取得為了進(jìn)行與該指令碼對(duì)應(yīng)的工作所需要的數(shù)據(jù)，所述指令碼以被決定為小端或大端的任一方的字節(jié)序儲(chǔ)存在所述存儲(chǔ)器中，所述數(shù)據(jù)包含以N位(N=8Xk:k是2以上的正整數(shù))表示的向量地址信息，任意地決定以小端或大端的哪一種儲(chǔ)存在所述存儲(chǔ)器中，在所述對(duì)齊器進(jìn)行N位長(zhǎng)的數(shù)據(jù)訪問的情況下，與該數(shù)據(jù)是以小端或大端的哪一種進(jìn)行儲(chǔ)存無(wú)關(guān)地，以在所述存儲(chǔ)器中儲(chǔ)存的字節(jié)順序?qū)λ鯟PU供給該數(shù)據(jù)，在進(jìn)行與N位不同的位長(zhǎng)的數(shù)據(jù)訪問的情況下，對(duì)應(yīng)于該數(shù)據(jù)是以小端或大端的哪一種進(jìn)行儲(chǔ)存，變更在所述存儲(chǔ)器中儲(chǔ)存的字節(jié)順序，向所述CPU供給。2.一種數(shù)據(jù)處理裝置，其特征在于，具備CPU，其具備寄存器；指令總線，其字節(jié)序被固定為小端和大端中的一方，并且其轉(zhuǎn)送信號(hào)量是N位，具備連接于所述CPU的一端，并且經(jīng)由信號(hào)線與第1儲(chǔ)存區(qū)域連接，該第1儲(chǔ)存區(qū)域儲(chǔ)存有能夠進(jìn)行數(shù)據(jù)的讀出和寫入的第1存儲(chǔ)器內(nèi)的指令碼；數(shù)據(jù)總線，對(duì)其字節(jié)序被可變地設(shè)定為所述小端和所述大端中的任一種的所述數(shù)據(jù)進(jìn)行轉(zhuǎn)送，并且其1次的轉(zhuǎn)送信號(hào)量的最大值是所述N位，數(shù)據(jù)總線通過k根信號(hào)線構(gòu)成，所述k根信號(hào)線與所述第1存儲(chǔ)器內(nèi)的、以字節(jié)單位儲(chǔ)存所述數(shù)據(jù)的具有k(N=8Xk:k是正整數(shù))個(gè)地址的儲(chǔ)存區(qū)域的各地址連接；以及對(duì)齊器，對(duì)應(yīng)于所述CPU輸出的控制信號(hào)，連接所述數(shù)據(jù)總線的所述k根信號(hào)線、和所述寄存器內(nèi)的、以字節(jié)單位儲(chǔ)存所述數(shù)據(jù)的k個(gè)地址，所述CPU也與存儲(chǔ)向量表的非易失性的第2存儲(chǔ)器的輸出端連接，該向量表具備其各個(gè)尺寸是所述N位的多個(gè)向量地址，所述向量表將復(fù)位信號(hào)的接收、或除了所述復(fù)位信號(hào)的接收之外的特定的中斷處理請(qǐng)求的接收的任一個(gè)作為要因，將所述N位的對(duì)應(yīng)的向量地址輸出到所述CPU，由此在所述CPU對(duì)所述第2存儲(chǔ)器的所述向量表進(jìn)行操作數(shù)訪問時(shí)，所述CPU基于所述對(duì)應(yīng)的向量地址進(jìn)行指令提取，并且所述CPU在執(zhí)行從所述第1存儲(chǔ)器提取的指令碼之前，在對(duì)所述第1存儲(chǔ)器進(jìn)行最大為所述N位的數(shù)據(jù)量的訪問時(shí)，以數(shù)據(jù)在所述寄存器內(nèi)，在與對(duì)應(yīng)于所述指令總線的字節(jié)序的種類而決定的地址同樣的地址、且總是以同一數(shù)據(jù)對(duì)齊進(jìn)行儲(chǔ)存的方式，通過所述控制信號(hào)控制所述對(duì)齊器的工作。3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理裝置，其特征在于，所述第1存儲(chǔ)器和所述第2存儲(chǔ)器均作為所述數(shù)據(jù)處理裝置的結(jié)構(gòu)要素，在與所述CPU同一或其它的任一個(gè)半導(dǎo)體芯片上搭載。4.根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理裝置，其特征在于，將所述CPU外圍的各I/O裝置和所述CPU間的數(shù)據(jù)總線，分離為小端專用的數(shù)據(jù)總線和大端專用的數(shù)據(jù)總線。5.一種半導(dǎo)體集成電路裝置，其特征在于，具備CPU；第1和第2總線；以及第1和第2對(duì)齊器，配置在所述CPU和所述第1及第2總線之間，在所述第1總線連接有第1處理部，所述第1處理部以小端進(jìn)行數(shù)據(jù)訪問，在所述第2總線連接有第2處理部，所述第2處理部以大端進(jìn)行數(shù)據(jù)訪問，所述CPU在執(zhí)行程序時(shí)從存儲(chǔ)器取得指令碼，進(jìn)行與該指令碼對(duì)應(yīng)的工作，所述指令碼被設(shè)為小端或大端的任一方的被決定的字節(jié)序，所述第1對(duì)齊器將來(lái)自所述第1處理部的小端的數(shù)據(jù)對(duì)應(yīng)于在所述CPU執(zhí)行的程序的數(shù)據(jù)的字節(jié)序變更字節(jié)順序，或者將來(lái)自所述CPU的數(shù)據(jù)變更為小端的字節(jié)順序，所述第2對(duì)齊器將來(lái)自所述第2處理部的大端的數(shù)據(jù)對(duì)應(yīng)于在所述CPU執(zhí)行的程序的數(shù)據(jù)的字節(jié)序變更字節(jié)順序，或者將來(lái)自所述CPU的數(shù)據(jù)變更為大端的字節(jié)順序。6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路裝置，其特征在于，來(lái)自所述第1處理部的小端的數(shù)據(jù)和來(lái)自所述第2處理部的大端的數(shù)據(jù)在向量地址信息表示的N位(N=8Xk:k是2以上的正整數(shù))長(zhǎng)中成為相同的字節(jié)順序。7.一種半導(dǎo)體集成電路裝置，其中，具備CPU，其具有寄存器；總線；中斷控制部；以及存儲(chǔ)器，CPU經(jīng)由所述總線從所述存儲(chǔ)器取得指令，進(jìn)行與該指令對(duì)應(yīng)的工作控制，為了對(duì)應(yīng)于來(lái)自所述中斷控制部的中斷通知進(jìn)行與該中斷通知對(duì)應(yīng)的處理，取得中斷處理程序的儲(chǔ)存地址，所述存儲(chǔ)器被分割為第1區(qū)域，儲(chǔ)存第1程序和在所述第1程序的處理中使用的第1數(shù)據(jù)；第2區(qū)域，儲(chǔ)存第2程序和在所述第2程序的處理中使用的第2數(shù)據(jù)；第3區(qū)域，儲(chǔ)存所述中斷處理程序；以及第4區(qū)域，儲(chǔ)存所述中斷處理程序的儲(chǔ)存地址，所述第1程序和所述第2程序在各個(gè)處理中的數(shù)據(jù)的字節(jié)序不同，與是所述第1程序的執(zhí)行中還是所述第2程序的執(zhí)行中無(wú)關(guān)地，在用于從所述存儲(chǔ)器取得所述中斷處理程序的儲(chǔ)存地址的數(shù)據(jù)轉(zhuǎn)送中，能夠不變更從所述存儲(chǔ)器向所述總線輸出的數(shù)據(jù)的字節(jié)單位的順序來(lái)取得。8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中，所述中斷處理程序的儲(chǔ)存地址是經(jīng)由所述總線在一次數(shù)據(jù)轉(zhuǎn)送中能夠轉(zhuǎn)送的數(shù)據(jù)尺寸，所述中斷處理程序的儲(chǔ)存地址通過一次數(shù)據(jù)轉(zhuǎn)送向所述CPU轉(zhuǎn)送。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中，在所述第1程序的執(zhí)行中以與所述中斷處理程序的儲(chǔ)存地址相同數(shù)據(jù)尺寸通過一次的數(shù)據(jù)轉(zhuǎn)送取得所述第1數(shù)據(jù)的情況下，和在所述第2程序的執(zhí)行中以與所述中斷處理程序的儲(chǔ)存地址相同數(shù)據(jù)尺寸通過一次的數(shù)據(jù)轉(zhuǎn)送取得所述第2數(shù)據(jù)的情況下，能夠不變更從所述存儲(chǔ)器對(duì)所述總線輸出的數(shù)據(jù)的字節(jié)單位的順序而向所述寄存器轉(zhuǎn)送進(jìn)行處理，在所述第1程序的執(zhí)行中以與所述中斷處理程序的儲(chǔ)存地址不同數(shù)據(jù)尺寸通過一次的數(shù)據(jù)轉(zhuǎn)送取得所述第1數(shù)據(jù)的情況下，和在所述第2程序的執(zhí)行中以與所述中斷處理程序的儲(chǔ)存地址不同數(shù)據(jù)尺寸通過一次的數(shù)據(jù)轉(zhuǎn)送取得所述第2數(shù)據(jù)的情況下，能夠通過變更從所述存儲(chǔ)器對(duì)所述總線輸出的數(shù)據(jù)的字節(jié)單位的順序并向所述寄存器轉(zhuǎn)送來(lái)進(jìn)行處理。10.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中，所述總線具有指令總線，為了取得所述指令而使用；以及數(shù)據(jù)總線，用于所述第1數(shù)據(jù)或所述第2數(shù)據(jù)的數(shù)據(jù)轉(zhuǎn)送，使用所述數(shù)據(jù)總線，進(jìn)行與所述中斷通知對(duì)應(yīng)的所述中斷處理程序的儲(chǔ)存地址的取得。11.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中，所述總線連接于對(duì)齊器，該對(duì)齊器用于在與存儲(chǔ)器之間的數(shù)據(jù)轉(zhuǎn)送中變更數(shù)據(jù)的字節(jié)單位的順序。12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路裝置，其中，所述對(duì)齊器被供給控制信號(hào)，該控制信號(hào)根據(jù)是所述第1數(shù)據(jù)的取得還是所述第2數(shù)據(jù)的取得的識(shí)別信息和表示數(shù)據(jù)轉(zhuǎn)送尺寸的信息而生成，控制數(shù)據(jù)的字節(jié)單位的順序的變更。13.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路裝置，其中，所述總線連接于第2對(duì)齊器，所述第2對(duì)齊器經(jīng)由第1外圍總線連接于第1外圍電路，經(jīng)由第2外圍總線連接于第2外圍電路，所述第1外圍電路和所述第2外圍電路在各個(gè)處理中的數(shù)據(jù)的字節(jié)序不同，所述第2對(duì)齊器在所述第1外圍電路或所述第2外圍電路與所述寄存器或所述存儲(chǔ)器之間的數(shù)據(jù)轉(zhuǎn)送中，在以用于取得所述中斷處理程序的儲(chǔ)存地址的數(shù)據(jù)轉(zhuǎn)送尺寸的數(shù)據(jù)轉(zhuǎn)送中，進(jìn)行數(shù)據(jù)轉(zhuǎn)送的控制，該數(shù)據(jù)轉(zhuǎn)送的控制不變更輸出到所述第1外圍總線或所述第2外圍總線的數(shù)據(jù)的字節(jié)單位的順序，在以與用于取得所述中斷處理程序的儲(chǔ)存地址的數(shù)據(jù)轉(zhuǎn)送尺寸不同的轉(zhuǎn)送尺寸的數(shù)據(jù)轉(zhuǎn)送中，進(jìn)行數(shù)據(jù)轉(zhuǎn)送的控制，該數(shù)據(jù)轉(zhuǎn)送的控制變更輸出到所述第1外圍總線或所述第2外圍總線的任一方的數(shù)據(jù)的字節(jié)單位的順序。14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路裝置，其中，所述第1外圍電路通過所述第1程序被控制，所述第2外圍電路通過所述第2程序被控制。全文摘要本發(fā)明提供一種數(shù)據(jù)處理裝置，其在雙端方式中，能夠不拘泥于字節(jié)序的種類而共同地使用程序，并且能夠使向量表共同化。指令被固定為小端，在指令執(zhí)行時(shí)使用的數(shù)據(jù)的字節(jié)序是可變的。向量表的各向量地址的尺寸是32位，數(shù)據(jù)訪問時(shí)的位數(shù)最大是32位。CPU進(jìn)行指令提取，在提取的指令的執(zhí)行前，例如對(duì)存儲(chǔ)器進(jìn)行32位數(shù)據(jù)訪問。這時(shí)，CPU不依賴于數(shù)據(jù)的字節(jié)序的種類，以在數(shù)據(jù)寄存器的字節(jié)單位的各地址中儲(chǔ)存的數(shù)據(jù)的地址和對(duì)齊，與以指令的小端決定的數(shù)據(jù)的地址和對(duì)齊成為相同的方式，控制對(duì)齊器。文檔編號(hào)G06F12/04GK102150139SQ20098013561公開日2011年8月10日申請(qǐng)日期2009年5月28日優(yōu)先權(quán)日2008年9月12日發(fā)明者永山博美,豬狩誠(chéng)司,石川直申請(qǐng)人:瑞薩電子株式會(huì)社