專利名稱：一種芯片的片上多處理器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種衛(wèi)星導(dǎo)航基帶信號處理芯片的片上多處理器結(jié)構(gòu)，屬于衛(wèi)星信號 處理技術(shù)領(lǐng)域。
背景技術(shù)：
衛(wèi)星導(dǎo)航基帶信號處理芯片完成衛(wèi)星導(dǎo)航信號的基帶處理，是衛(wèi)星導(dǎo)航的核心技 術(shù)。衛(wèi)星導(dǎo)航基帶信號處理芯片完成的具體任務(wù)包括信號捕獲控制、碼環(huán)鑒別、碼環(huán)濾波、 載波環(huán)鑒別、載波環(huán)濾波、通道信噪比計(jì)算、通道失鎖平滑、位同步、幀同步、偽距觀測量提 取、導(dǎo)航電文提取等，上述處理具有運(yùn)算強(qiáng)度大、運(yùn)算復(fù)雜度高的特點(diǎn)。衛(wèi)星導(dǎo)航基帶信號處理芯片的傳統(tǒng)結(jié)構(gòu)由單核處理器與硬件邏輯電路組成，處理 器完成高復(fù)雜度、低強(qiáng)度的運(yùn)算，硬件邏輯電路完成低復(fù)雜度、高強(qiáng)度的運(yùn)算，二者協(xié)同完 成衛(wèi)星導(dǎo)航信號的基帶處理。但受(單核)處理器運(yùn)算性能的限制，在處理的通道數(shù)目較 大或處理高動(dòng)態(tài)導(dǎo)航信號時(shí)，處理器甚至不能在規(guī)定的時(shí)限內(nèi)完成處理任務(wù)，無法實(shí)現(xiàn)期 望的導(dǎo)航更新率；另外，基于硬件邏輯電路的處理算法的設(shè)計(jì)難度高，不便于修改和調(diào)試， 并且在芯片流片之后，無法修改設(shè)計(jì)錯(cuò)誤或進(jìn)行算法升級。因此，在現(xiàn)有的衛(wèi)星導(dǎo)航基帶信號處理技術(shù)中，基帶處理芯片存在的軟件處理能 力低；硬件設(shè)計(jì)難度大、流片后無法修改設(shè)計(jì)錯(cuò)誤和升級算法等問題。

發(fā)明內(nèi)容
本發(fā)明提供了一種芯片的片上多處理器結(jié)構(gòu)，以解決在現(xiàn)有的衛(wèi)星導(dǎo)航基帶信號 處理芯片基帶處理芯片存在的軟件處理能力低；硬件設(shè)計(jì)難度大、流片后無法修改設(shè)計(jì)錯(cuò) 誤和升級算法等問題。一種芯片的片上多處理器結(jié)構(gòu)，包括主處理器，用于控制從處理器運(yùn)行或休眠，加載從處理器執(zhí)行的程序，以及與從處 理器進(jìn)行數(shù)據(jù)交換；多個(gè)從處理器，用于根據(jù)主處理器發(fā)送的控制信號運(yùn)行或休眠，執(zhí)行主處理器加 載的程序，以及與主處理器進(jìn)行數(shù)據(jù)交換。本發(fā)明通過多處理器的并行處理結(jié)構(gòu)提高了系統(tǒng)的軟件處理能力，降低了單個(gè)處 理器的運(yùn)算壓力，保證了系統(tǒng)的導(dǎo)航更新率；多處理器的結(jié)構(gòu)可以將大量硬件邏輯電路改 由基于多處理器系統(tǒng)的軟件實(shí)現(xiàn)，進(jìn)一步提高了系統(tǒng)的運(yùn)算能力；主處理器可以靈活地配 置各個(gè)從處理器，為從處理器加載程序，方便了系統(tǒng)的修改和調(diào)試，也使在芯片流片之后能 夠修改設(shè)計(jì)錯(cuò)誤和進(jìn)行算法升級。


圖1是本發(fā)明的具體實(shí)施方式
提供的一種芯片的片上多處理器結(jié)構(gòu)的示意圖；圖2是本發(fā)明的具體實(shí)施方式
提供的從處理器狀態(tài)控制電路的結(jié)構(gòu)示意圖3是本發(fā)明的具體實(shí)施方式
提供的動(dòng)態(tài)加載程序接口的結(jié)構(gòu)示意圖；圖4是本發(fā)明的具體實(shí)施方式
提供的高速片上數(shù)據(jù)傳輸接口的結(jié)構(gòu)示意圖。
具體實(shí)施例方式本發(fā)明的具體實(shí)施方式
提供了一種衛(wèi)星導(dǎo)航基帶信號處理芯片的片上多處理器 結(jié)構(gòu)，包括主處理器和多個(gè)從處理器，主處理器用于控制從處理器運(yùn)行或休眠，加載從處理 器執(zhí)行的程序，以及與從處理器進(jìn)行數(shù)據(jù)交換；多個(gè)從處理器用于根據(jù)主處理器發(fā)送的控 制信號運(yùn)行或休眠，執(zhí)行主處理器加載的程序，以及與主處理器進(jìn)行數(shù)據(jù)交換。進(jìn)一步地，相應(yīng)的主處理器控制從處理器運(yùn)行或休眠包括主處理器通過從處理器 狀態(tài)控制電路控制從處理器運(yùn)行或休眠；相應(yīng)的主處理器加載從處理器執(zhí)行的程序包括主 處理器通過動(dòng)態(tài)加載程序接口動(dòng)態(tài)加載從處理器執(zhí)行的程序，以及對從處理器的程序存儲 器進(jìn)行寫保護(hù)以防止被誤擦寫；相應(yīng)的主處理器與從處理器進(jìn)行數(shù)據(jù)交換包括主處理器通 過高速片上數(shù)據(jù)傳輸接口與從處理器進(jìn)行數(shù)據(jù)交換，以及防止主處理器與從處理器對高速 片上數(shù)據(jù)傳輸接口的寫沖突。為了更清楚的說明本發(fā)明的具體實(shí)施方式
提供的一種芯片的片上多處理器結(jié)構(gòu)， 現(xiàn)結(jié)合說明書附圖對該結(jié)構(gòu)進(jìn)行詳細(xì)說明，如圖1所示，這種芯片的片上多處理器結(jié)構(gòu)可 以由主處理器1、從處理器狀態(tài)控制電路2、動(dòng)態(tài)加載程序接口 3、高速片上數(shù)據(jù)傳輸接口 4、 從處理器5組成。主處理器1通過從處理器狀態(tài)控制電路2控制從處理器5處于休眠或運(yùn) 行狀態(tài)，通過動(dòng)態(tài)加載程序接口 3加載從處理器5所執(zhí)行的程序，以及通過高速片上數(shù)據(jù)傳 輸接口 4與從處理器5交換數(shù)據(jù)。在圖1中，主處理器1與從處理器狀態(tài)控制電路2、動(dòng)態(tài)加載程序接口 3、高速片上 數(shù)據(jù)傳輸接口 4通過主處器1的系統(tǒng)總線Main_BUS相連接。從處理器狀態(tài)控制電路2、動(dòng) 態(tài)加載程序接口 3通過從處理器狀態(tài)控制信號線Sle印/Rim相連接。從處理器5與動(dòng)態(tài)加 載程序接口 3、高速片上數(shù)據(jù)傳輸接口 4通過從處理器5的系統(tǒng)總線Sub_Bus、從處理器復(fù) 位信號線Reset、寫沖突信號線Conflict相連接。在圖2中，從處理器狀態(tài)控制電路2可以由從處理器狀態(tài)控制寄存器301組成。從處理器狀態(tài)控制寄存器301與主處器1的系統(tǒng)總線Main_BUS相連接，被映射到 主處理器1的地址空間，主處理器1通過系統(tǒng)總線Main_BUS寫從處理器狀態(tài)控制寄存器 301 ；在圖1中，從處理器狀態(tài)控制寄存器301的每一位寄存器都通過從處理器狀態(tài)控制信 號線Sle印/Rim與動(dòng)態(tài)加載程序接口 3相連接；在圖3中，進(jìn)而通過從處理器復(fù)位信號線 Reset與從處理器5相連接，從而控制從處理器5的狀態(tài)。在圖3中，動(dòng)態(tài)加載程序接口 3可以由寫保護(hù)單元401和程序存儲器402組成。程序存儲器402是雙端口 RAM。寫保護(hù)單元401對輸入的主處理器1的系統(tǒng)總線 Main_Bus的寫請求Main_Wr_Req、地址線Main_Addr及從處理器狀態(tài)控制信號線Sle印/Run 進(jìn)行組合邏輯處理，輸出程序存儲器寫使能Wr_Ena。僅當(dāng)Main_Wr_Req有效、Main_Addr在 合法地址范圍內(nèi)、Sle印/Run值為Sle印時(shí)，Wr_Ena有效，寫數(shù)據(jù)線Main_Wr_Data上的值寫 入程序存儲器402的Main_Addr所指示的地址上。當(dāng)連接至從處理器5的從處理器復(fù)位線 Reset為高時(shí)，從處理器5通過系統(tǒng)總線Sub_Bus的地址線Sub_Addr、讀請求Sub_Rd_Req、 讀數(shù)據(jù)線Sub_Rd_Data從程序存儲器402讀取并執(zhí)行指令。
在圖4中，高速片上數(shù)據(jù)傳輸接口 4可以由硬件互斥核501、主處理器讀使能邏輯 單元502、輸出共享數(shù)據(jù)存儲器503和從處理器讀使能邏輯單元504組成。輸出共享數(shù)據(jù)存儲器503是雙端口 RAM。主處理器讀使能邏輯單元502對輸入的 主處理器1的系統(tǒng)總線Main_Bus的讀請求Main_Rd_Req與地址線Main_Addr進(jìn)行組合邏 輯處理，輸出共享數(shù)據(jù)存儲器503的主處理器讀使能Main_Rd_Ena，僅當(dāng)Main_Rd_Req有效、 Main_Addr在合法地址范圍內(nèi)時(shí)，Main_Rd_Ena有效，在讀數(shù)據(jù)線Main_Rd_Data上輸出共享 數(shù)據(jù)存儲器503的地址線Main_Addr所指示地址上的值。從處理器讀使能邏輯單元504對輸入的從處理器5的系統(tǒng)總線Sub_Bus的讀請求 Sub_Rd_Req與地址線Sub_Addr進(jìn)行組合邏輯處理，輸出共享數(shù)據(jù)存儲器503的從處理器 讀使能Sub_Rd_Ena，僅當(dāng)Sub_Rd_Req有效、Sub_Addr在合法地址范圍內(nèi)時(shí)，Sub_Rd_Ena有 效，在讀數(shù)據(jù)線Sub_Rd_Data上輸出共享數(shù)據(jù)存儲器503的地址線Sub_Addr所指示地址上 的值。硬件互斥核501對輸入的主處理器1的系統(tǒng)總線的Main_Addr、Main_ffr_Req與 從處理器5的系統(tǒng)總線的Sub_Addr、Sub_Wr_Req進(jìn)行優(yōu)先級仲裁處理，輸出主處理器寫使 Main_Wr_Ena、從處理器寫 Sub_Wr_Ena 與寫沖突信號 Conflict。當(dāng) Main_Wr_Req 與 Sub_Wr_ Req均有效，Main_Addr與Sub_Addr都在合法地址范圍內(nèi)且二者相等時(shí)，Conflict有效， Main_ffr_Ena有效，Sub_Wr_Ena無效，Main_Wr_Data上的值被寫入共享數(shù)據(jù)存儲器503的 Main_Addr所指示的地址上；當(dāng)Main_Addr與Sub_Addr不等時(shí)，Main_Wr_Req有效且Main_ Addr在合法地址范圍內(nèi)時(shí)，Main_Wr_Ena有效，Main_Wr_Data上的值被寫入共享數(shù)據(jù)存儲 器503的Main_Addr所指示的地址上；當(dāng)Main_Addr與Sub_Addr不等，Sub_Wr_Req有效且 Sub_Addr在合法地址范圍內(nèi)時(shí)，Sub_ffr_Ena有效，Sub_ffr_Data上的值被寫入共享數(shù)據(jù)存 儲器503的Sub_Addr所指示的地址上。本具體實(shí)施方式
構(gòu)建的基于片上多處理器結(jié)構(gòu)的衛(wèi)星導(dǎo)航基帶信號處理芯片，由 主處理器通過高速片上數(shù)據(jù)傳輸接口與多個(gè)從處理器交換數(shù)據(jù)、同步處理，從而構(gòu)成多處 理器的并行處理系統(tǒng)，極大地提高了系統(tǒng)的整體處理能力，也降低了單個(gè)處理器的運(yùn)算壓 力，保證了系統(tǒng)的導(dǎo)航更新率；主處理器還通過動(dòng)態(tài)加載程序接口為各個(gè)從處理器動(dòng)態(tài)加 載程序，方便了系統(tǒng)的修改調(diào)試和升級，并且實(shí)現(xiàn)了在芯片流片之后，修改算法錯(cuò)誤或進(jìn)行 算法升級；另外，多處理器結(jié)構(gòu)還能提供強(qiáng)大的運(yùn)算能力，實(shí)現(xiàn)了將大量硬件邏輯電路替換 為基于多處理器系統(tǒng)的軟件，使系統(tǒng)的設(shè)計(jì)更加容易，并且運(yùn)算能力也不低于傳統(tǒng)的硬件 邏輯電路。以上所述，僅為本發(fā)明較佳的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此， 任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換， 都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范 圍為準(zhǔn)。
權(quán)利要求
一種芯片的片上多處理器結(jié)構(gòu)，其特征在于，包括主處理器，用于控制從處理器運(yùn)行或休眠，加載從處理器執(zhí)行的程序，以及與從處理器進(jìn)行數(shù)據(jù)交換；多個(gè)從處理器，用于根據(jù)主處理器發(fā)送的控制信號運(yùn)行或休眠，執(zhí)行主處理器加載的程序，以及與主處理器進(jìn)行數(shù)據(jù)交換。
2.根據(jù)權(quán)利要求1所述的多處理器結(jié)構(gòu)，其特征在于，所述主處理器控制從處理器運(yùn) 行或休眠包括主處理器通過從處理器狀態(tài)控制電路控制從處理器運(yùn)行或休眠。
3.根據(jù)權(quán)利要求1所述的多處理器結(jié)構(gòu)，其特征在于，所述主處理器加載從處理器執(zhí) 行的程序包括主處理器通過動(dòng)態(tài)加載程序接口加載從處理器執(zhí)行的程序，以及對從處理器 的程序存儲器進(jìn)行寫保護(hù)以防止被誤擦寫。
4.根據(jù)權(quán)利要求3所述的多處理器結(jié)構(gòu)，其特征在于，所述動(dòng)態(tài)加載程序接口包括程序存儲器，用于存儲加載到從處理器上的程序；寫保護(hù)單元，用于對主處理器的系統(tǒng)總線的寫請求、主處理器地址線及從處理器狀態(tài) 控制信號線進(jìn)行組合邏輯判斷，若主處理器的系統(tǒng)總線的寫請求有效、主處理器地址線在 預(yù)定范圍，則在主處理器寫數(shù)據(jù)線上的值寫入程序存儲器指示的地址上。
5.根據(jù)權(quán)利要求1至4任意一項(xiàng)所述的多處理器結(jié)構(gòu)，其特征在于，所述主處理器與從 處理器進(jìn)行數(shù)據(jù)交換包括主處理器通過高速片上數(shù)據(jù)傳輸接口與從處理器進(jìn)行數(shù)據(jù)交換， 以及防止主處理器與從處理器對高速片上數(shù)據(jù)傳輸接口的寫沖突。
6.根據(jù)權(quán)利要求5所述的多處理器結(jié)構(gòu)，其特征在于，所述高速片上數(shù)據(jù)傳輸接口包括硬件互斥核，用于對主處理器的系統(tǒng)總線的主處理器地址線和主處理器寫請求、以及 從處理器的系統(tǒng)總線的從處理器地址線和從處理器寫請求進(jìn)行優(yōu)先級沖裁，將優(yōu)先級高的 寫請求的值寫入輸出共享數(shù)據(jù)存儲器；主處理器讀使能邏輯單元，用于對主處理器的的系統(tǒng)總線的讀請求與主處理器地址線 進(jìn)行組合邏輯判斷；輸出共享數(shù)據(jù)存儲器，用于若主處理器的的系統(tǒng)總線的讀請求有效、主處理器地址線 在預(yù)定范圍內(nèi)，則在主處理器讀數(shù)據(jù)線上輸出主處理器地址線指示地址上的值，以及若從 處理器的系統(tǒng)總線的讀請求有效、從處理器地址線在預(yù)定范圍內(nèi)，則在從處理器讀數(shù)據(jù)線 上輸出從處理器地址線指示地址上的值；從處理器讀使能邏輯單元，用于對從處理器的系統(tǒng)總線的讀請求與地址線進(jìn)行組合邏 輯判斷。
全文摘要
一種芯片的片上多處理器結(jié)構(gòu)，屬于衛(wèi)星信號處理技術(shù)領(lǐng)域，以解決在現(xiàn)有的衛(wèi)星導(dǎo)航基帶信號處理芯片基帶處理芯片存在的軟件處理能力低；硬件設(shè)計(jì)難度大、流片后無法修改設(shè)計(jì)錯(cuò)誤和升級算法等問題。本發(fā)明包括主處理器和多個(gè)從處理器，主處理器用于控制從處理器運(yùn)行或休眠，加載從處理器執(zhí)行的程序，以及與從處理器進(jìn)行數(shù)據(jù)交換；多個(gè)從處理器用于根據(jù)主處理器發(fā)送的控制信號運(yùn)行或休眠，執(zhí)行主處理器加載的程序，以及與主處理器進(jìn)行數(shù)據(jù)交換。本發(fā)明用于構(gòu)建衛(wèi)星導(dǎo)航基帶信號處理芯片，完成衛(wèi)星導(dǎo)航信號的基帶處理任務(wù)，具體包括信號捕獲控制、碼環(huán)鑒別、碼環(huán)濾波、載波環(huán)鑒別、通道信噪比計(jì)算、通道失鎖平滑、位同步、偽距觀測量提取等信號處理任務(wù)。
文檔編號G06F15/80GK101876964SQ200910237690
公開日2010年11月3日 申請日期2009年11月16日 優(yōu)先權(quán)日2009年11月16日
發(fā)明者馮淵, 張麗娜, 那成亮, 鐘睿, 黃夔夔 申請人:北京華力創(chuàng)通科技股份有限公司