專利名稱：多處理器核的信息交互和資源分配的方法及系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及大規(guī)模(System on Chip系統(tǒng)級芯片)集成電路的芯片架構，具體涉 及一種由多DSP處理器(Digital Signal I^rocessing數(shù)字信號處理)處理器和多CPU(例 如ARM處理器)構成的復雜SOC架構下的信息交互和資源分配的方法及系統(tǒng)。
背景技術：
集成電路SOC被廣泛地應用于通信、航空、控制等領域。現(xiàn)代SOC的集成度越 來越高。例如，應用于手機基帶及應用芯片的包含MCUWicroControl Unit中文名稱為 微控制單元)和DSP處理器在內的多核S0C。手機的多種模式的共存是一種發(fā)展趨勢， 如支持 GSM(Global System for MobileCommunications 全球移動通訊系統(tǒng))、W-CDMA 控制器(Wide band CodeDivision Multiple Access 寬帶碼分多址)/TD-SCDMA 控制器 (TimeDivision-Synchronous Code Division Multiple Access 時分同步的石馬分多址)禾口 LTE (Long Term Evolution長期演進)的三模手機。而無線通訊協(xié)議的物理層的處理是 通過DSP處理器和硬件加速器共同完成。協(xié)議棧的處理通常是在ARM處理器(如ARM9或 ARMl 1)上來實現(xiàn)。LTE可支持上行50Mbps和下行IOOMbps的高速數(shù)據(jù)傳輸，其對物理層和 協(xié)議棧處理器的MIPS (Million Instructions Per kcond單字長定點指令平均執(zhí)行速度) 需求非常高。以協(xié)議棧處理器為例，ARMll處理器通常在500MHz左右，滿足不了 LTE對協(xié) 議棧MIPS的需求。為了支持LTE的協(xié)議棧的處理，可以研制適合協(xié)議棧處理的硬件加速器 或處理器；使用雙/多個ARMll處理器來完成協(xié)議棧的處理也是一種可行的方法，但是這需 要SOC架構有多DSP處理器和多個CPU。通常，無線通訊Modem的基帶處理器是由ARM加DSP處理器的雙核SOC系統(tǒng)所組 成。為了支持多模和更高的數(shù)據(jù)傳輸速率，如LTE等，SOC系統(tǒng)就成為需要有多個DSP處理 器、多個DMA控制器和多個CPU(ARM)的復雜系統(tǒng)。在這個復雜的SOC系統(tǒng)中，每個處理器 核可以獨立完成某項任務，也可以由兩個處理器核來共同完成一個任務。SOC系統(tǒng)的資源， 如外設、存儲器等如何在多個處理器間協(xié)調使用；中斷和DMA資源如何進行分配；以及各處 理器間的信息交換等均是亟需解決的技術問題。

發(fā)明內容
本發(fā)明要解決的技術問題是針對多核SOC架構，提出一種對其信息交互和資源分 配的解決方法及系統(tǒng)。該SOC系統(tǒng)涉及兩個以上的DSP處理器、兩個以上的CPU(ARM)和兩 個以上的DMA控制器。為了解決上述技術問題，本發(fā)明提供了一種多處理器核的信息交互和資源分配的 方法，應用于多處理器核系統(tǒng)，包括在所述系統(tǒng)中配置進程間通信(IPC)陣列模塊，所述IPC陣列的每個端口與一個 處理器連接，并在所述端口配置群發(fā)控制寄存器，通過所述群發(fā)控制寄存器的操作控制所 述各處理器間進行信息交互；
在直接存儲器訪問(DMA)控制器中配置通道申請屏蔽寄存器及與各處理器的中 斷控制器相連的中斷定向寄存器，通道申請輸入每個DMA控制器的通道申請屏蔽寄存器， 通過對所述通道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請 進行響應；響應的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄存器 的選擇，發(fā)送給對應處理器的中斷控制器。進一步的，在其他中斷申請源設備中配置中斷定向寄存器，所述其他中斷申請源 設備發(fā)出的中斷申請通過所述中斷定向寄存器的選擇，發(fā)送給對應處理器的中斷控制器。進一步的，通過所述通道申請屏蔽寄存器的每一位來控制一個通道的申請，如果 通道申請屏蔽寄存器中一位被置0，則所述位對應的通道的申請未被屏蔽，所述申請在DMA 控制器中獲得響應，產(chǎn)生相應DMA操作；如果所述通道申請屏蔽寄存器中一位被置1，則所 述位對應的通道的申請被屏蔽，所述申請不會被DMA控制器響應，不產(chǎn)生DMA操作。進一步的，中斷定向寄存器占用若干比特，選用不同比特的取值代表不同的處理 器的中斷控制器，通過配置所述中斷定向寄存器將中斷申請分配到不同的處理器。進一步的，在各處理器的中斷控制器內部，配置中斷申請屏蔽寄存器，通過對所述 中斷申請屏蔽寄存器的選擇操作來確定相應的處理器對其他中斷申請源設備發(fā)出的中斷 申請進行響應。進一步的，所述中斷申請屏蔽寄存器中每一位來控制一個中斷申請，當所述中斷 申請屏蔽寄存器中一位被置0，則所述位對應的中斷申請未被屏蔽，該處理器響應該中斷申 請；當所述中斷申請屏蔽寄存器中一位被置1，則所述位對應的中斷申請被屏蔽，所述中斷 申請不會被處理器響應。為了解決上述技術問題，本發(fā)明還提供了一種多處理器核的信息交互和資源分配 的系統(tǒng)，包括若干處理器、若干直接存儲器訪問(DMA)控制器及其他中斷申請源設備，其 中，進程間通信(IPC)陣列模塊，其每個端口與一個處理器連接，并在所述端口配置 群發(fā)控制寄存器，通過所述群發(fā)控制寄存器的操作控制所述各處理器間進行信息交互；其中，所述DMA控制器，還包括通道申請屏蔽寄存器及與各處理器的中斷控制器 相連的中斷定向寄存器，通道申請輸入每個DMA控制器的通道申請屏蔽寄存器，通過對所 述通道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請進行響應； 響應的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄存器的選擇，發(fā) 送給對應處理器的中斷控制器。進一步的，所述其他中斷申請源設備，包括中斷定向寄存器，用于將所述中斷申 請源設備發(fā)出的中斷申請發(fā)送給對應處理器的中斷控制器。進一步的，所述通道申請屏蔽寄存器，其每一位用于控制一個通道的申請，當所述 通道申請屏蔽寄存器中一位被置0，則所述位對應的通道的申請未被屏蔽，所述申請在DMA 控制器中獲得響應，產(chǎn)生相應DMA操作；當所述通道申請屏蔽寄存器中一位被置1，則所述 位對應的通道的申請被屏蔽，所述申請不被DMA控制器響應。進一步的，所述中斷定向寄存器，選用不同比特的取值代表不同的處理器的中斷 控制器，用于將中斷申請分配到不同的處理器中的中斷控制器。進一步的，各處理器的中斷控制器，還包括中斷申請屏蔽寄存器，通過選擇操作來確定相應的處理器的中斷控制器對所述其他中斷申請源設備發(fā)出的中斷申請進行響應。進一步的，所述中斷申請屏蔽寄存器，其每一位用于控制一個中斷申請，當所述中 斷申請屏蔽寄存器中一位被置0，則所述位對應的中斷申請未被屏蔽，該處理器中的中斷控 制器響應該中斷申請；當所述中斷申請屏蔽寄存器中一位被置1，則所述位對應的中斷申 請被屏蔽，所述中斷申請不被處理器中的中斷控制器響應。本發(fā)明的有益技術效果應用本發(fā)明在復雜的SOC系統(tǒng)中，可以使每個處理器核獨立完成某項任務，也可 以由兩個處理器核來共同完成同一個任務。使得SOC的資源在多個CPU中協(xié)調使用，中斷 和DMA資源在多處理器間進行有序、有效分配，并保證了各處理器間的信息交換。


圖1是本發(fā)明實施例中多核處理器的SOC芯片架構的系統(tǒng)結構圖。圖2是本發(fā)明實施例中以四個處理器核為例的IPC陣列通訊示意圖。圖3是本發(fā)明實施例中DMA控制器內部通道申請的屏蔽和中斷的定向發(fā)送示意 圖。圖4是本發(fā)明實施例中其他中斷申請源設備的中斷定向發(fā)送或處理器內中斷屏 蔽的示意圖。
具體實施例方式本發(fā)明的核心在于配置IPC陣列，IPC陣列的每個端口與一個處理器連接，并在 所述端口配置群發(fā)控制寄存器，通過所述群發(fā)控制寄存器的操作控制所述各處理器間進行 信息交互；在DMA控制器內部，配置通道申請屏蔽寄存器及與各處理器的中斷控制器相連 的中斷定向寄存器，總線從屬設備發(fā)來的通道申請輸入每個DMA控制器的通道申請屏蔽寄 存器，通過對所述通道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道 申請進行響應；響應的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄 存器的選擇，發(fā)送給對應處理器的中斷控制器。為了使各處理器核互相配合，本發(fā)明在每個處理器之間用中斷和寄存器(狀態(tài)) 的方法來實現(xiàn)處理器的通訊。使用了IPCanter-Process Communication 進程間通信)模塊。IPC 模塊可以 由處理器對其一端的內部寄存器進行寫操作，其結果會反應在IPC模塊的另一端，既可以 產(chǎn)生中斷到另一端，該寄存器的內容也可以在另一端被對方處理器來讀取，寄存器的內容 可用于信息的編碼，從而實現(xiàn)了信息的傳遞。這種IPC模塊可以互聯(lián)到任何處理器上。 處理器對IPC模塊的讀寫是通過總線，如ARM(Advanced RISC Machines微處理器)的 APB(AdvancedPeripheral Bus高級外設總線)總線來完成。但是不同于現(xiàn)有技術中的兩個處理器的雙向IPC模塊，本發(fā)明的IPC模塊是一個 IPC陣列，貫穿于多核處理器之間，如二端口，用于兩個處理器的信息交互，還有三端口、四 端口(如圖2所示用于四個處理器)和N端口。在這個IPC陣列中，每一個處理器可以單獨或同時向其他處理器發(fā)出控制信息， 如寄存器狀態(tài)、變量、事件、觸發(fā)中斷等。這種控制信息可以是單發(fā)(點對點)、也可以是群發(fā)(點對多點)。在每個IPC的端口，設有群發(fā)控制寄存器，來決定控制信息發(fā)向哪些端口。IPC的群發(fā)控制寄存器讀寫可以是通過標準總線(如ARM的總線)或專用總線。由于多個DMA控制器(Direct Memory Access直接存儲器訪問)控制器和多個中 斷控制器的存在，本發(fā)明需要提供對多個中斷和多個DMA控制器資源進行分配的方法。首先，要處理多個DMA控制器響應同一個通道申請的問題。在DMA控制器內部，增設一個通道申請屏蔽寄存器；所有由總線從屬設備發(fā)向DMA 控制器的通道申請都連接到多個DMA控制器的申請輸入端，由每個DMA控制器內部的通道 申請屏蔽寄存器來確定對應的通道在該DMA控制器內是否被使用；通過軟件操作讓其中一 個DMA控制器對某個特定的通道申請做出響應，即用寄存器選擇的方法來避免發(fā)生“一個 DMA控制器申請、兩個DMA控制器響應”的沖突。具體來說，通道申請屏蔽寄存器的每一位(比特bit)來控制每一個通道的申請， DMA控制器有多少個通道，通道申請屏蔽寄存器就需要有多少個比特。比如有32個通道的 DMA，需要配置32位的通道申請屏蔽寄存器。如果通道申請屏蔽寄存器中某一位被置0， 說明這一位所對應的通道的申請沒有被屏蔽，即總線從屬設備對該通道的申請可以在DMA 控制器中獲得認可，可以產(chǎn)生相應DMA操作；如果通道申請屏蔽寄存器某一位被置1，說明 這一位所對應的通道的申請被屏蔽，即總線從屬設備對該通道的申請不會被DMA控制器響 應，就像沒有收到申請一樣，從而不會產(chǎn)生DMA操作。其次，當DMA控制器的通道申請?zhí)幚硗瓿珊?，DMA控制器可中斷相應的處理器。由 于有多個處理器可接收中斷申請，DMA控制器要處理多個處理器響應同一個中斷申請的問題。在DMA控制器內部增加一個中斷定向寄存器；每個DMA控制器內DMA控制邏輯模 塊發(fā)出的中斷申請，分別經(jīng)過其中斷定向寄存器連接到多個處理器的中斷控制器上，由每 個DMA控制器內部的中斷定向寄存器來確定向哪個處理器發(fā)出中斷申請，即用軟件寫該寄 存器的方法來避免發(fā)生“一個中斷申請、多個處理器響應”的沖突。具體來說，DMA控制器在某個通道的申請?zhí)幚硗瓿芍?，可以向相應的處理器發(fā)送 中斷申請，以便相應的處理器對該通道的數(shù)據(jù)傳輸大小、源地址和目標地址等進行維護。由 于是多核處理器，這個中斷申請要具體送到哪個處理器是由中斷定向寄存器來決定。如圖 3所示，假設這個中斷定向寄存器占用2個比特，選用不同比特的取值代表不同的處理器的 中斷控制器，可以規(guī)定如下00 中斷申請送處理器0的中斷控制器01 中斷申請送處理器1的中斷控制器10 中斷申請送處理器2的中斷控制器11 中斷申請送處理器3的中斷控制器如果該DMA控制器中有多條中斷申請線，每條中斷申請線上傳來的每個中斷申請 都由相應的中斷定向寄存器通過上面的方式來決定該中斷申請送到哪個處理器的中斷控 制器。除了上面的DMA控制器有中斷申請外，SOC系統(tǒng)中還有其他的中斷申請源，SOC中 斷的連接與DMA控制器的連接類似，相同的中斷申請源連接到不同的中斷控制器上，由中 斷控制器內部寄存器來確定哪個申請是否被使用，即用軟件的方法來避免一個中斷申請、多個CPU響應的沖突?？梢杂妙愃朴贒MA的中斷定向寄存器的方法來做定向處理。每個中斷申請源通過 中斷定向寄存器連接到各處理器的中斷控制器上，通過中斷定向寄存器的操作來決定中斷 申請向哪個處理器發(fā)出。也可以如通過通道申請屏蔽寄存器選擇通道申請的方式，在中斷控制器內部配置 中斷申請屏蔽寄存器來實現(xiàn)。中斷申請發(fā)送到每個中斷控制器，中斷申請屏蔽寄存器中每 一位來控制一個中斷申請，如果中斷申請屏蔽寄存器中某一位被置0，說明其對應的中斷申 請沒有被屏蔽，能夠中斷該處理器。如果中斷申請屏蔽寄存器中某一位被置1，說明其對應 的中斷申請被屏蔽，即該申請不會被CPU響應，就像沒有收到申請一樣。上述其他的中斷申請源是指有能力發(fā)出中斷申請的其它設備。下面以一個實施例對本發(fā)明進行說明。圖1表示的是一種多核處理器的SOC芯片架構。在本例中，設置有兩個DSP處理 器，其中一個DSP處理器負責一種通訊模式的物理層處理，如DSP處理器0用于TD-SCDMA 控制器而DSP處理器1則用于LTE物理層的主控，但這并不妨礙只用一個DSP處理器來完 成雙模或多模的功能。通常DSP處理器和硬件加速器共同來完成物理層處理的任務。設置有兩個CPU，CPU可以是ARM系列處理器，如ARM9、ARMll等。在本例中兩個 CPU共同完成通訊協(xié)議棧的處理，其中一個CPU也可用作于應用處理器。還設置有兩個DMA 控制器及其它總線主控設備。DSP處理器、CPU、DMA控制器等總線主控設備(Masters)都連到Cross-Bar總線 上，Cross-Bar總線標準可以使用ARM的AXI (AdvancedeXtensible Interface高級可擴展 接口 )或AHB (Advanced High-performanceBus高性能總線)，也可以是其它的總線標準?？偩€從屬設備(Slaves)有SRAMGtatic Random Access Memory 靜態(tài)隨機存儲 器)、Flash 控制器、SDRAM (Synchronous Dynamic Random AccessMemory 同步動態(tài)隨機 存取存儲器)/DDR(Double Data Rate雙倍速率同步動態(tài)隨機存儲器)控制器和通用外 設如 UART (Universal AsynchronousReceiver/Transmitter 通用異步接收 / 發(fā)送裝置)、 USB(Universal Serial BUS 通用串行總線)等。另外，有的外設可以同時是總線主控設備和總線從屬設備。硬件加速器用于完成 某些特定算法的硬件，還用于加速處理器來實現(xiàn)部分功能。在DSP處理器和CPU運行在不 同頻率的時候，總線時鐘的同步用異步橋來實現(xiàn)轉換。DSP處理器和CPU等處理器都有自 己的中斷控制器，中斷控制器的位置沒有在圖中標出，它可以在處理器內部也可以在外部 (如在圖中外設的位置上)。圖中IPC是多核處理器通訊模塊，由圖2進行描述。值得注意的是，IPC的總線可 是直接從CPU/DSP處理器核引出，也可以同外設使用同一總線。圖2以四個處理器核為例解釋本發(fā)明的IPC通訊原理。IPC是各處理器(DSP處理器/CPU)的通訊陣列，使得各處理器可通過這個IPC陣 列進行互聯(lián)，如傳送數(shù)據(jù)、狀態(tài)、控制、中斷信息等。圖中IPC陣列有四個端口(P0 P3)供 處理器總線和中斷的連接。處理器用總線(如ARM的AXI、AHB、APB)對這四個接口進行讀 寫。盡管圖中每一個接口對應一個處理器，但不禁止多個處理器通過總線訪問同一個接口。對于控制信息的單發(fā)的情況，如PO發(fā)送信息到P1、P1發(fā)送信息到P0、P2發(fā)送信息到PI、Pl發(fā)送信息到P3、P3發(fā)送信息到PI、Pl發(fā)送信息到P3、P3發(fā)送信息到P0、PO發(fā)送 信息到P3。對于控制信息的群發(fā)的情況，如PO發(fā)送信息到PI、P2、P3，或PO發(fā)送信息到P1、 P2等，同理，Pl，P2，P3端口可以群發(fā)到其他的端口。上述發(fā)送控制通過端口(P0 P； )中的群發(fā)控制器存器完成，例如，如果PO的群 發(fā)控制器存器被置0，控制信息可以被發(fā)送到與PO相連的DSP處理器0 ；如果Pl的群發(fā)控 制器存器被置1，控制信息被屏蔽，不會被發(fā)送到與Pl相連的DSP處理器1 ；圖3描述的是DMA控制器內部通道申請的屏蔽和中斷的定向發(fā)送。由于SOC中有多個DMA控制器和多個處理器，且外設可由這些多個處理器共享。也 就是說一個DMA控制器申請(比如來自USB)可以連到不同的DMA控制器上。由DMA控制 器內部的通道申請屏蔽寄存器決定是否屏蔽該申請。一旦這個通道申請由DMA控制器處理 完成之后，該DMA控制器的中斷可由DMA控制器內部的中斷定向寄存器通過軟件編程來決 定是否提出中斷申請。如需提出中斷申請，由所述中斷定向寄存器來決定將該中斷申請?zhí)?供給哪個處理器。圖3中給出了兩個DMA控制器的例子。假設每個DMA控制器有N個通道(根據(jù)需 要，各個DMA控制器的通道也可以不一樣)。N個通道申請信號都連接到每個DMA控制器 上。在DMA控制器內增設一個通道申請屏蔽寄存器，通過對這個寄存器的控制，可以決定該 DMA控制器申請信號是否被響應。一旦這個DMA控制器申請?zhí)幚硗瓿芍?，如所需的?shù)據(jù) 由DMA控制器搬運完成后，用戶可根據(jù)系統(tǒng)劃分的需要，決定是否產(chǎn)生中斷申請。如果有中 斷申請，可由DMA控制器內部增設的中斷申請定向寄存器來決定這個中斷申請送到哪一個 CPU/DSP處理器，從而避免了一個DMA控制器中斷申請，多個CPU/DSP處理器響應的情況。如圖1所示，多處理器核的信息交互和資源分配的系統(tǒng)，包括若干處理器(圖1 中DSPO、DSPU CPUO和CPU1)、若干DMA控制器(圖1中DMAO和DMA1)、系統(tǒng)總線(圖1中 Cross Bar Bus Switch)、其他中斷申請源設備(圖1中其他master設備、flash控制器、 外設等等)及IPC陣列模塊(圖1中IPC)；其中，IPC陣列模塊，其每個端口與一個處理器連接，并在所述端口配置群發(fā)控制寄存 器，通過所述群發(fā)控制寄存器的操作控制所述各處理器間進行信息交互，參考圖2 ；其中，所述DMA控制器，還包括通道申請屏蔽寄存器及與各處理器的中斷控制器 相連的中斷定向寄存器，向DMA控制器發(fā)送的通道申請輸入每個DMA控制器的通道申請屏 蔽寄存器(通常DMA控制器的通道申請是用專用的申請線相連的)，通過對所述通道申請屏 蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請進行響應；響應的DMA控 制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄存器的選擇，發(fā)送給對應處理 器的中斷控制器；參考圖3。另外，為應對其他中斷申請源的中斷申請，其他中斷申請源設備，還可以包括中 斷定向寄存器，將所述其他中斷申請源設備發(fā)出的中斷申請發(fā)送給對應處理器的中斷控制 器；或者，各處理器的中斷控制器，還包括中斷申請屏蔽寄存器，通過選擇操作來確 定相應的處理器的中斷控制器對所述中斷申請進行響應。以上實現(xiàn)方式可參考圖4，但本發(fā)明并不限于以上兩種。
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其與前述的方法的操作流程對應，不足之處參考上述方法部分的敘述，在此不
一一贅述。上述說明示出并描述了本發(fā)明的一個優(yōu)選實施例，但如前所述，應當理解本發(fā)明 并非局限于本文所披露的形式，不應看作是對其他實施例的排除，而可用于各種其他組合、 修改和環(huán)境，并能夠在本文所述發(fā)明構想范圍內，通過上述教導或相關領域的技術或知識 進行改動。而本領域人員所進行的改動和變化不脫離本發(fā)明的精神和范圍，則都應在本發(fā) 明所附權利要求的保護范圍內。
權利要求
1.一種多處理器核的信息交互和資源分配的方法，應用于多處理器核系統(tǒng)，其特征在 于，包括在所述系統(tǒng)中配置進程間通信(IPC)陣列模塊，所述IPC陣列模塊的每個端口與一個 處理器連接，并在所述端口配置群發(fā)控制寄存器，通過所述群發(fā)控制寄存器的操作控制所 述各處理器間進行信息交互；在直接存儲器訪問(DMA)控制器中配置通道申請屏蔽寄存器及與各處理器的中斷控 制器相連的中斷定向寄存器，通道申請輸入每個DMA控制器的通道申請屏蔽寄存器，通過 對所述通道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請進行 響應；響應的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄存器的選 擇，發(fā)送給對應處理器的中斷控制器。
2.如權利要求1所述的方法，其特征在于，在其他中斷申請源設備中配置中斷定向寄存器，所述其他中斷申請源設備發(fā)出的中斷 申請通過所述中斷定向寄存器的選擇，發(fā)送給對應處理器的中斷控制器。
3.如權利要求1所述的方法，其特征在于，通過所述通道申請屏蔽寄存器的每一位來控制一個通道的申請，如果通道申請屏蔽寄 存器中一位被置0，則所述位對應的通道的申請未被屏蔽，所述申請在DMA控制器中獲得響 應，產(chǎn)生相應DMA操作；如果所述通道申請屏蔽寄存器中一位被置1，則所述位對應的通道 的申請被屏蔽，所述申請不會被DMA控制器響應，不產(chǎn)生DMA操作。
4.如權利要求1或2所述的方法，其特征在于，中斷定向寄存器占用若干比特，選用不同比特的取值代表不同的處理器的中斷控制 器，通過配置所述中斷定向寄存器將中斷申請分配到不同的處理器。
5.如權利要求1所述的方法，其特征在于，在各處理器的中斷控制器內部，配置中斷申請屏蔽寄存器，通過對所述中斷申請屏蔽 寄存器的選擇操作來確定相應的處理器對其他中斷申請源設備發(fā)出的中斷申請進行響應。
6.如權利要求5所述的方法，其特征在于，所述中斷申請屏蔽寄存器中每一位來控制一個中斷申請，當所述中斷申請屏蔽寄存器 中一位被置0，則所述位對應的中斷申請未被屏蔽，該處理器響應該中斷申請；當所述中斷 申請屏蔽寄存器中一位被置1，則所述位對應的中斷申請被屏蔽，所述中斷申請不會被處理 器響應。
7.一種多處理器核的信息交互和資源分配的系統(tǒng)，包括若干處理器、若干直接存儲 器訪問(DMA)控制器及其他中斷申請源設備，其特征在于，還包括進程間通信(IPC)陣列模塊，其每個端口與一個處理器連接，并在所述端口配置群發(fā) 控制寄存器，通過所述群發(fā)控制寄存器的操作控制所述各處理器間進行信息交互；其中，所述DMA控制器，還包括通道申請屏蔽寄存器及與各處理器的中斷控制器相連 的中斷定向寄存器，通道申請輸入每個DMA控制器的通道申請屏蔽寄存器，通過對所述通 道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請進行響應；響應 的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過所述中斷定向寄存器的選擇，發(fā)送給 對應處理器的中斷控制器。
8.如權利要求7所述的系統(tǒng)，其特征在于，所述其他中斷申請源設備，包括中斷定向寄存器，用于將所述中斷申請源設備發(fā)出的中斷申請發(fā)送給對應處理器的中 斷控制器。
9.如權利要求7所述的系統(tǒng)，其特征在于，所述通道申請屏蔽寄存器，其每一位用于控制一個通道的申請，當所述通道申請屏蔽 寄存器中一位被置0，則所述位對應的通道的申請未被屏蔽，所述申請在DMA控制器中獲得 響應，產(chǎn)生相應DMA操作；當所述通道申請屏蔽寄存器中一位被置1，則所述位對應的通道 的申請被屏蔽，所述申請不被DMA控制器響應。
10.如權利要求7或8所述的系統(tǒng)，其特征在于，所述中斷定向寄存器，選用不同比特的取值代表不同的處理器的中斷控制器，用于將 中斷申請分配到不同的處理器中的中斷控制器。
11.如權利要求7所述的系統(tǒng)，其特征在于，各處理器的中斷控制器，還包括中斷申請屏蔽寄存器，通過選擇操作來確定相應的處理器的中斷控制器對所述其他中 斷申請源設備發(fā)出的中斷申請進行響應。
12.如權利要求11所述的系統(tǒng)，其特征在于，所述中斷申請屏蔽寄存器，其每一位用于控制一個中斷申請，當所述中斷申請屏蔽寄 存器中一位被置0，則所述位對應的中斷申請未被屏蔽，該處理器中的中斷控制器響應該中 斷申請；當所述中斷申請屏蔽寄存器中一位被置1，則所述位對應的中斷申請被屏蔽，所述 中斷申請不被處理器中的中斷控制器響應。
全文摘要
本發(fā)明公開了多處理器核的信息交互和資源分配的方法及系統(tǒng)，所述方法包括在系統(tǒng)中配置IPC陣列模塊，其每個端口與一個處理器連接，并在端口配置群發(fā)控制寄存器來控制各處理器間進行信息交互；在DMA控制器中配置通道申請屏蔽寄存器及與各處理器的中斷控制器相連的中斷定向寄存器，通道申請輸入每個DMA控制器的通道申請屏蔽寄存器，通過對通道申請屏蔽寄存器的選擇操作來確定相應的DMA控制器向對應的通道申請進行響應；響應的DMA控制器中的控制邏輯模塊發(fā)出中斷申請，經(jīng)過中斷定向寄存器的選擇，發(fā)送給對應處理器的中斷控制器。本發(fā)明可以使SOC資源在多個CPU中協(xié)調使用，中斷和DMA資源在多處理器間進行有序、有效分配。
文檔編號G06F13/28GK102063337SQ200910205958
公開日2011年5月18日 申請日期2009年11月17日 優(yōu)先權日2009年11月17日
發(fā)明者方應龍, 汪堅, 王吉文, 陶建平 申請人:中興通訊股份有限公司