專利名稱：基于距相鄰mos晶體管的柵極間距的電路仿真的制作方法
技術領域：
本發(fā)明涉及電路仿真設備和電路仿真方法，尤其地，涉及用于考慮依賴于目標晶體管的外圍圖案的形狀的晶體管特性中的變化來執(zhí)行電路仿真的技術。

背景技術：
高集成LSI晶體管的一個顯著性質(zhì)是其晶體管特性依賴于外圍的圖案形狀而變化。特定晶體管的外圍圖案形狀影響特定晶體管的被施加的應力的大小、雜質(zhì)的注入劑量以及實際完成的尺寸。隨著圖案的小型化，晶體管特性的此種圖案依賴性被增強，從而可能引起電路故障并且降低制造成品率。
通過采用設計階段中的在下面描述的兩種解決方案中的任何一種可以解決圖案依賴性嚴重影響晶體管特性的問題。第一種解決方案是通過設置用于制造變化的余量和用于依賴于圖案形狀的晶體管特性中的變化的余量執(zhí)行時序設計。第二種解決方案是執(zhí)行布局設計使得被設計的圖案尺寸不在其中晶體管特性發(fā)生很大的變化的區(qū)域中。然而，這兩種解決方案都受到了下述問題的困擾，即設計階段中過度余量，導致電路設計中的時序收斂的惡化和設計TAT(周期時間(Turn AroundTime))中的增加。另外，這兩種解決方案可以導致芯片尺寸的過高估計。換言之，為了保證設計質(zhì)量并且防止降低產(chǎn)量的風險，上述通常的解決方法不可避免地犧牲設計TAT和芯片尺寸(相應地，成本)中的至少一種。在產(chǎn)品LSI的競爭力方面這不是令人想要的。
為了解決晶體管特性的圖案依賴性的問題，有效的是，詳細地掌握晶體管特性的圖案依賴性，以高精確度地評估晶體管特性，并且基于評估的晶體管特性執(zhí)行電路設計和電路仿真。如果能夠高精確度地評估晶體管特性，那么這消除了設置過多余量從而利用具有改進的時序收斂減少設計TAT的需要。晶體管特性的精確評估允許在其中晶體管特性很大地變化的區(qū)域中設計圖案尺寸，由于在選擇圖案尺寸中的改進的靈活性減少了芯片尺寸。
發(fā)明人已經(jīng)關注用于高精確度地評估晶體管特性的圖案依賴性的一個參數(shù)是對于柵極間距的晶體管特性的依賴性。特定晶體管的特性依賴于相鄰的晶體管之間的柵極間距(即，特定晶體管的柵極和鄰近晶體管的柵極之間的距離)?？紤]對于相鄰的晶體管之間的柵極間距的晶體管特性的此種依賴性對于精確地評估晶體管特性來說是很重要的。
在日本特開專利申請No.JP-A Heisei 11-284170中已經(jīng)公開下述事實，即相鄰的晶體管之間的柵極間距影響晶體管特性。該申請公開了由于鄰近效應導致特定晶體管的有效柵極長度Leff依賴于設計布局中限定的柵極間距，并且這影響特定晶體管的漏電流。
然而，根據(jù)發(fā)明人的考慮，除了有效柵極長度Leff中的變化之外還存在由相鄰晶體管之間的柵極間距引起的對于晶體管特性的各種影響，并且因此在日本特開專利申請No.JP-A Heisei 11-284170中公布的技術方法不足以執(zhí)行精確的電路仿真。


發(fā)明內(nèi)容
發(fā)明人已經(jīng)發(fā)現(xiàn)通過各種現(xiàn)象MOS晶體管的閾值電壓依賴于距相鄰晶體管的柵極間距，并因此重要的是，考慮MOS晶體管的閾值電壓的柵極間距依賴性以精確地評估晶體管特性。首先，距相鄰晶體管的柵極間距影響源極和漏極中的雜質(zhì)分布，并因此影響MOS晶體管的閾值電壓。其次，距相鄰晶體管的柵極間距影響側壁的實際寬度，并從而影響MOS晶體管的閾值電壓。第三，由于在袋(pocket)注入中不會注入雜質(zhì)，所以距相鄰晶體管的窄的柵極間距可能引起MOS晶體管的閾值電壓。最后，由于光學鄰近效應和光學鄰近校正的影響導致MOS晶體管的實際柵極尺寸依賴于距相鄰晶體管的柵極間距，并且這影響MOS晶體管的閾值電壓。如此所述，通過上述四種現(xiàn)象距離相鄰晶體管的柵極間距可能引起對MOS晶體管的閾值電壓的影響。因此，對于改進電路仿真的精確度來說，有效的是，考慮距相鄰晶體管的柵極間距的對目標晶體管的閾值電壓的影響來執(zhí)行電路仿真。
在本發(fā)明的一個方面，電路仿真設備被提供有參數(shù)計算工具和電路仿真器。參數(shù)計算工具被構造為從集成電路的布局數(shù)據(jù)中提取被集成在集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距，并且基于提取的柵極間距計算與目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)。電路仿真器被構造為通過使用計算的晶體管模型參數(shù)執(zhí)行集成電路的電路仿真。
在本發(fā)明的另一個方面中，電路仿真方法被提供有 從集成電路的布局數(shù)據(jù)中提取被集成在集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距； 基于提取的柵極間距計算與目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)；以及 通過使用計算的晶體管模型參數(shù)執(zhí)行集成電路的電路仿真。
在本發(fā)明的又一方面，記錄介質(zhì)記錄當執(zhí)行時使得計算機執(zhí)行電路仿真方法的程序，該方法包括從集成電路的布局數(shù)據(jù)中提取被集成在集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距；基于提取的柵極間距計算與目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)；以及通過使用計算的晶體管模型參數(shù)執(zhí)行集成電路的電路仿真。
本發(fā)明允許精確地評估相鄰晶體管之間的柵極間距對晶體管特性的影響并且從而提高電路仿真的精確度。



結合附圖，根據(jù)某些優(yōu)選實施例的以下描述，本發(fā)明的以上和其它方面、優(yōu)點和特征將更加明顯，其中 圖1是示出要被仿真的集成電路的布局的示例的圖； 圖2是示出源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性的截面圖； 圖3是示出由于源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性導致的閾值電壓、漏電流、擴散層結電容以及柵極疊加電容的變化的圖； 圖4是示出擴散層結電容和柵極疊加電容的截面圖； 圖5是示出側壁寬度的柵極間距依賴性的截面圖； 圖6是示出由于側壁寬度的柵極間距依賴性導致的閾值電壓、漏電流、擴散層結電容以及柵極疊加電容的變化的圖； 圖7是示出袋注入中的陰影(shadowing)的柵極間距依賴性的截面圖； 圖8是示出由于袋注入中的陰影的柵極間距依賴性導致的閾值電壓、漏電流以及擴散層結電容中的變化的圖； 圖9是示出實際柵極尺寸的柵極間距依賴性的截面圖； 圖10是示出由于實際柵極尺寸的柵極間距依賴性導致的閾值電壓和漏電流中的變化的圖； 圖11是示出本發(fā)明的一個實施例中的電路仿真設備的構造的框圖； 圖12是示出本發(fā)明的一個實施例中的電路仿真方法的流程圖； 圖13是示出將參數(shù)修改量附加到網(wǎng)表的概念性圖； 圖14A是示出在固定柵極間距Ss和Sd中的一個的情況下基函數(shù)Fi(Ss，Sd)的函數(shù)值的圖； 圖14B是示出在柵極間距Ss和Sd可變的情況下基函數(shù)Fi(Ss，Sd)的函數(shù)值的圖； 圖15是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖； 圖16是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖； 圖17是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖； 圖18A是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖； 圖18B是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖；以及 圖18C是示出用于確定模型公式的模型參數(shù)的TEG中集成的MOS晶體管的示例性布局的圖。

具體實施例方式 現(xiàn)在在此將參考示出的實施例來描述本發(fā)明。本領域的技術人員將會理解能夠使用本發(fā)明的教導完成許多替代實施例并且本發(fā)明不限于為解釋性目的而示出的實施例。
1.電路仿真技術的概念 首先，參考圖1，描述本發(fā)明的一個實施例中的電路仿真技術的概念。
圖1是示出要被仿真的集成電路的布局的示例的圖。在圖1中，附圖標記10表示有源區(qū)并且附圖標記11表示要被仿真的MOS晶體管(在下文中被稱為“目標晶體管”)。附圖標記12表示MOS晶體管11的柵極。柵極12被提供為跨過有源區(qū)10。有源區(qū)10中直接位于柵極12的下方的區(qū)域用作MOS晶體管11的溝道區(qū)。導通孔接觸13被提供在用作MOS晶體管11的源極的有源區(qū)10的部分10a中，并且導通孔接觸14被提供在用作MOS晶體管11的漏極的有源區(qū)10的部分10b中。
緊鄰MOS晶體管11提供MOS晶體管15、16。MOS晶體管15和16的柵極17和18都被提供為跨過有源區(qū)10。導通孔接觸19被提供在用作MOS晶體管15的漏極的有源區(qū)10的部分10c中，并且導通孔接觸20被提供在用作MOS晶體管16的源極的有源區(qū)10的區(qū)域10d中。
在本實施例中，進行電路仿真，同時注意下述現(xiàn)象，即目標MOS晶體管11的柵極12和相鄰MOS晶體管15和16的柵極17和18之間的間距(在下文中被稱為“柵極間距”)影響目標MOS晶體管11的晶體管特性。在圖1中，用符號“Ss”表示目標MOS晶體管11的源極側的柵極間距(即，目標晶體管11的柵極12與MOS晶體管15的柵極17之間的距離)，并且用符號“Sd”表示漏極側的柵極間距(即，目標MOS晶體管11的柵極12與MOS晶體管16的柵極18之間的距離)。
發(fā)明人已經(jīng)關注下述事實，即柵極間距Ss和Sd影響目標MOS晶體管11的閾值電壓。更具體地，在本實施例中的電路仿真技術中，考慮影響閾值電壓的下述四種現(xiàn)象(1)至(4)中的至少一種的影響以提高電路仿真的精確度。
(1)源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性 圖2是解釋源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性的截面圖。在圖2中，數(shù)字21表示硅襯底，數(shù)字22表示晶體管柵極，并且數(shù)字23表示側壁。此外，實線24和25表示離子注射之后的源極/漏極區(qū)的邊界并且虛線26和27表示退火之后的源極/漏極區(qū)的邊界。
由于由制造工藝中的退火引起的雜質(zhì)的橫向擴散，使得柵極間距中的減少降低源極/漏極區(qū)中的雜質(zhì)濃度，并且這減少了源極/漏極區(qū)中的結深度。結深度中的減少抑制短溝道效應，如圖3中所示，引起閾值電壓中的增加和漏電流中的減少。換言之，源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性被觀察為下述現(xiàn)象，即隨著柵極間距Ss和Sd減少，閾值電壓增加并且漏電流減少。
另外，結深度的減少引起源極/漏極的擴散層結電容和柵極疊加電容中的減少。應注意的是，擴散層結電容是形成在源極/漏極區(qū)與襯底(或者阱)之間的pn結的電容并且柵極疊加電容是由柵極在源極/漏極區(qū)上方的疊加引起的電容，如圖4中所示。換言之，源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性被觀察為下述現(xiàn)象，即隨著柵極間距Ss和Sd減少，擴散層結電容和柵極疊加電容減少。應注意的是，在圖3中示出閾值電壓、漏電流、擴散層結電容以及柵極疊加電容作為從特定基準值的變化。
(2)側壁寬度的柵極間距依賴性 圖5是示出側壁寬度的柵極間距依賴性的截面圖。在圖5中，符號SW表示側壁寬度。在形成側壁23中，隨著柵極間距減少實際的側壁寬度SW減少。因此，柵極間距中的變化導致目標晶體管中的源極/漏極區(qū)和溝道區(qū)之間的距離中的變化，從而改變對晶體管特性的短溝道效應的影響。結果，如圖6中所示，閾值電壓和漏電流依賴于柵極間距。側壁寬度SW中的變化也表現(xiàn)為源極/漏極區(qū)中的擴散層結電容和柵極疊加電容中的變化。如從圖6中所理解，柵極間距Ss和Sd中的減少引起閾值電壓中的減少，漏電流的減少，擴散層結電容中的增加以及柵極疊加電容中的增加。應注意的是，閾值電壓、漏電流、擴散層結電容以及柵極疊加電容中的變化的方向可以根據(jù)制造工藝的條件而改變。
(3)袋注入中的陰影的柵極間距依賴性 圖7是示出袋注入處的陰影的柵極間距依賴性的截面圖。袋注入是下述工藝，其中在柵極電極的圖案化之后隨著晶圓的旋轉，與溝道雜質(zhì)相同類型的雜質(zhì)被對角地注射到柵極電極中。袋注入有效地抑制耗盡層從漏極區(qū)凸出并且防止短溝道效應。在其中對角地注入雜質(zhì)的袋注入中，當柵極間距小時由于柵極造成的陰影導致沒有注射雜質(zhì)。換言之，當柵極間距小時，在帶注入中沒有注射雜質(zhì)的區(qū)域的面積增加。為此，如圖8中所示，由于帶注入中的陰影的影響導致晶體管的閾值電壓依賴于柵極間距。帶注入中的陰影的柵極間距依賴性表現(xiàn)為下述現(xiàn)象，即柵極間距Ss和Sd中的減少引起閾值電壓中的減少和漏電流中的增加。另外，袋注入中的陰影的柵極間距依賴性還表現(xiàn)為源極/漏極區(qū)中的擴散層結電容中的變化。由于袋注入中的陰影的柵極間距依賴性，使得柵極間距Ss和Sd中的減少引起源極/漏極區(qū)中的擴散層結電容中的減少。
(4)實際柵極尺寸的柵極間距依賴性 圖9是示出實際柵極尺寸的柵極間距依賴性的截面圖。由于光學鄰近效應，MOS晶體管的實際柵極長度不同于設計的柵極長度(即，布局數(shù)據(jù)中描述的柵極長度)。在圖9中，虛線表示布局數(shù)據(jù)中描述的設計的柵極尺寸的柵極22的形狀并且實線表示實際形成的柵極22的形狀。
由于光學鄰近效應的性質(zhì)，設計的柵極長度和實際的柵極長度之間的差取決于柵極間距發(fā)生變化。換言之，各個晶體管的實際柵極長度取決于柵極間距而變化。由于實際柵極長度中的變化影響閾值電壓和漏電流，所以實際柵極尺寸的柵極間距依賴性表現(xiàn)為下述現(xiàn)象，即閾值電壓和漏電流取決于柵極間距Ss和Sd。如從圖10中所理解的，柵極間距Ss和Sd中的減少引起閾值電壓中的減少和漏電流中的增加。應注意的是，閾值電壓和漏電流中的變化的方向可以根據(jù)制造工藝的條件而改變。
接下來，詳細地描述基于上述四種現(xiàn)象的電路仿真的實施。
2.電路仿真實施 圖11是示出本實施例中的電路仿真的示例性實施的框圖。在本實施例中，被安裝有電路仿真器31和參數(shù)修改量計算工具32的計算機被用作電路仿真設備30。詳細地，計算機被提供有CPU 33、輸出裝置34、輸入裝置35、主存儲器36以及外部存儲裝置37(例如，HDD(硬盤驅(qū)動器))并且電路仿真器31和參數(shù)修改量計算工具32被安裝在外部存儲裝置37上。當執(zhí)行電路仿真器31和參數(shù)修改量計算工具32時計算機用作電路仿真設備30。在一個實施例中，通過使用記錄電路仿真器31和參數(shù)修改量計算工具32的程序代碼的記錄介質(zhì)將電路仿真器31和參數(shù)修改量計算工具32安裝在電路仿真設備30上。
電路仿真器31是適于通過使用在晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)仿真集成電路的軟件程序。在本實施例中，SPICE(集成電路專用仿真程序)被用作電路仿真器31并且根據(jù)適于SPICE仿真的格式在晶體管模型參數(shù)文件38中描述了晶體管模型參數(shù)。例如，可以以BSIM3(伯克利短溝道IGFET模型3)或者BSIM4格式描述晶體管模型參數(shù)。盡管存在各種晶體管模型參數(shù)，但是僅描述了是由BSIM3定義的晶體管模型參數(shù)的參數(shù)vth0、u0以及k2。在這里，vth0是與MOS晶體管的閾值電壓相對應的參數(shù)，u0是與MOS晶體管的溝道遷移率相對應的參數(shù)，并且k2是表示MOS晶體管的反向偏壓效應的程度(extent)；MOS晶體管的漏電流取決于被施加的反向偏壓而變化，并且k2是用于表示由反向偏壓的施加引起的漏電流中的變化的程度的參數(shù)。在外部存儲裝置37中事先提供了晶體管模型參數(shù)文件38。要被仿真的集成電路的網(wǎng)表39被外部地提供給電路仿真器31。基于網(wǎng)表39，電路仿真器31通過使用在晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)執(zhí)行電路仿真。從輸出裝置34輸出通過電路仿真器31獲得的結果作為仿真結果數(shù)據(jù)40。
參數(shù)修改量計算工具32是用于從布局數(shù)據(jù)41中提取的要被仿真的集成電路的布局尺寸并且根據(jù)提取的布局尺寸計算各個MOS晶體管的參數(shù)修改量的工具。在這里，布局數(shù)據(jù)41是描述要被仿真的集成電路的布局的數(shù)據(jù)，并且參數(shù)修改量是表示當電路仿真器31實際執(zhí)行電路仿真時晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)被修改到的程度的數(shù)值。與晶體管模型參數(shù)vth0、u0以及k2相關聯(lián)的參數(shù)修改量分別被稱為Δvth0、Δu0以及Δk2。為被包括在要被仿真的集成電路中的每個MOS晶體管計算參數(shù)修改量Δvth0、Δu0以及Δk2。
在這里，通過下面的等式表示在包括MOS晶體管的集成電路的電路仿真中實際使用的特定MOS晶體管的晶體管模型參數(shù)vth0’、u0’、k2’ vth0’＝vth0+Δvth0， u0’＝u0+Δu0，以及 k2’＝k2+Δk2。
電路仿真器31根據(jù)通過參數(shù)修改量計算工具32計算的參數(shù)修改量(Δvth0、Δu0、Δk2等等)計算要在電路仿真中實際使用的MOS晶體管的晶體管模型參數(shù)(vth0’、u0’、k2’等等)，并且使用計算的晶體管模型參數(shù)執(zhí)行電路仿真。
本實施例中的電路仿真的主要內(nèi)容是根據(jù)模型公式適當?shù)亟艠O間距Ss、Sd與參數(shù)修改量之間的關系，尤其地，柵極間距Ss、Sd與參數(shù)修改量Δvth0之間的關系。通過最優(yōu)地確定用于從柵極間距Ss、Sd獲得參數(shù)修改量Δvth0的模型公式，能夠考慮閾值電壓的柵極間距依賴性實現(xiàn)高精確度電路仿真。另外，通過最優(yōu)地確定用于從柵極間距Ss、Sd獲得參數(shù)修改量Δk2的模型公式，能夠考慮擴散層結電容和柵極疊加電容的柵極間距依賴性實現(xiàn)高精確度電路仿真。應注意的是，擴散層結電容和柵極疊加電容根據(jù)柵極間距Ss、Sd而變化的現(xiàn)象能夠被表示為參數(shù)修改量Δk2。
圖12是示出通過電路仿真設備30執(zhí)行的電路仿真的示例性過程的流程圖。首先，從布局數(shù)據(jù)41中提取要被仿真的集成電路的布局尺寸(步驟S01)。布局尺寸包括要被仿真的集成電路的每個MOS晶體管的柵極間距Ss和Sd。通過參數(shù)修改量計算工具32提取布局尺寸。
此外，通過使用在參數(shù)修改量計算工具32中先前準備的模型公式根據(jù)提取的布局尺寸計算各個MOS晶體管的參數(shù)修改量(步驟S02)。如上所述，外圍圖案形狀影響各個MOS晶體管的晶體管特性。通過根據(jù)提取的布局尺寸計算各個MOS晶體管的參數(shù)修改量，能夠考慮外圍圖案形狀對晶體管特性的影響來實現(xiàn)電路仿真。
在本實施例中，通過使用模型公式根據(jù)各個MOS晶體管的柵極間距Ss和Sd計算參數(shù)修改量Δvth0、Δu0、Δk2。詳細地，從測量的數(shù)據(jù)的擬合中推導出表示柵極間距Ss、Sd和參數(shù)修改量Δvth0、Δu0、Δk2之間的關系的模型公式并且在參數(shù)修改量計算工具32中事先準備了推導出的模型公式。通過使用模型公式根據(jù)柵極間距Ss和Sd計算參數(shù)修改量Δvth0、Δu0和Δk2。將表示上述現(xiàn)象(1)至(4)的項引入到使用的模型公式中。這允許考慮由電路仿真中的上述現(xiàn)象(1)至(4)引起的參數(shù)修改量Δvth0、Δu0和Δk2對柵極間距Ss和Sd的依賴性。在下面將會詳細地描述模型公式的推導。
應注意的是，通過本實施例中的模型公式計算參數(shù)修改量Δvth0使得依賴于柵極間距Ss和Sd。重要的是，在電路仿真中考慮柵極間距Ss和Sd影響目標MOS晶體管11的閾值電壓的現(xiàn)象。
參數(shù)修改量計算工具32將計算的參數(shù)修改量附加到網(wǎng)表39(步驟S03)。在這里，網(wǎng)表39描述要被仿真的集成電路中的元件以及元件之間的連接。附有參數(shù)修改量的網(wǎng)表39在下文中被稱為修改的網(wǎng)表42。然而，應注意的是，如圖13中所示，根據(jù)下面的等式和在修改的網(wǎng)表42中所描述的將參數(shù)修改量Δvth0、Δu0、Δk2轉換成實例參數(shù)mulu0、delvt0以及delk2，其中 mulu0＝1+Δu0/u0， delvt0＝Δvth0，以及 delk2＝Δk2。
在圖13中，修改的網(wǎng)表42中的“mulu0”、“delvt0”以及“delk2”表示實例參數(shù)。
電路仿真器31基于修改的網(wǎng)表42執(zhí)行電路仿真(步驟S04)。在電路仿真中，電路仿真器31通過根據(jù)在修改的網(wǎng)表42中描述的參數(shù)修改量修改在晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)計算要在電路仿真中實際使用的晶體管模型參數(shù)。更具體地，根據(jù)在晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)vth0、u0以及k2和實例參數(shù)mulu0、delvt0以及delk2計算要在電路仿真中實際使用的晶體管模型參數(shù)VthO′、uO′以及k2′，并且計算的晶體管模型參數(shù)VthO′、uO′以及k2′被用于電路仿真。
3.模型公式 在本實施例中，上述現(xiàn)象(1)至(4)被引入電路仿真中作為用于計算參數(shù)修改量Δvth0、Δu0以及Δk2的模型公式。接下來，描述模型公式的獲得。
在本實施例中，在下面定義的基函數(shù)Fi(Ss、Sd)用于表示依賴于柵極間距Ss和Sd的晶體管特性中的變化 其中ai至ei是模型參數(shù)。在公式(1)中，通過使用5個模型參數(shù)ai至ei實現(xiàn)表示依賴于柵極間距Ss和Sd的晶體管特性中的變化所需要的自由度。
圖14A是示出在固定柵極間距Ss和Sd中的一個的情況下基函數(shù)Fi(Ss、Sd)的曲線的圖，并且圖14B是示出表示在三維直角坐標系中的基函數(shù)Fi(Ss、Sd)的面的圖。在圖14A中，垂直軸表示基函數(shù)Fi(Ss、Sd)的值并且水平軸表示柵極間距Ss和Sd。在圖14B中，在平面方向相互垂直的兩個軸表示柵極間距Ss和Sd并且豎直軸表示Fi(Ss、Sd)。
由公式(1)定義的基函數(shù)Fi(Ss、Sd)具有下述性質(zhì)基函數(shù)Fi(Ss、Sd)關于柵極間距Ss和Sd中的每一個單調(diào)地減少并且隨著柵極間距Ss和Sd減少快速地增加。詳細地，對于Ss，Sd＞0，基函數(shù)Fi(Ss、Sd)關于柵極間距Ss的偏微分

為負并且隨著Ss增加而單調(diào)增加以收斂到0。類似地，對于Ss，Sd＞0，基函數(shù)Fi(Ss、Sd)關于柵極間距Sd的偏微分

為負并且隨著Sd增加而單調(diào)增加以收斂到0。
基函數(shù)Fi(Ss、Sd)的模型參數(shù)ai是反比例系數(shù)并且確定由基函數(shù)Fi(Ss、Sd)表示的曲面的曲率。模型參數(shù)bi確定平行于與Fi(Ss、Sd)相對應的軸的漸近線的位置。模型參數(shù)ci和di基于模型參數(shù)ci與模型參數(shù)di的比率確定圖14B中點A與點B的比率。模型參數(shù)ei確定垂直于與Fi(Ss、Sd)相對應的軸的漸近線的位置。
在公式(1)中，基于依賴于柵極間距Ss和Sd的晶體管特性中的變化關于源極側柵極間距Ss和漏極側柵極間距Sd對稱的假設定義基函數(shù)Fi(Ss、Sd)。為了仿真下述現(xiàn)象，即晶體管特性中的變化關于源極側柵極間距Ss和漏極側柵極間距Sd非對稱的現(xiàn)象，可以根據(jù)公式(2)定義基函數(shù)Fi(Ss、Sd) 在公式(2)中，通過使用八個模型參數(shù)ai至ei實現(xiàn)表示依賴于柵極間距Ss和Sd的晶體管特性中的變化所需要的自由度。
為了仿真晶體管特性中的急劇變化，可以根據(jù)下面的公式(3)定義基函數(shù)Fi(Ss、Sd) 其中N是常數(shù)。
在一個實施例中，上述四種現(xiàn)象(1)至(4)當中所選擇的要在電路仿真中考慮的一個或者多個現(xiàn)象均與基函數(shù)Fi(Ss、Sd)有關并且通過是函數(shù)Fi(Ss、Sd)的線性組合的下面的模型公式表達參數(shù)修改量Δvth0、Δu0以及Δk2。
其中αvth0_i是用于與依賴于柵極間距的特性變化現(xiàn)象相關聯(lián)的參數(shù)修改量Δvth0的敏感系數(shù)，αu0_i是參數(shù)修改量Δu0的敏感系數(shù)，并且αk2_i是用于參數(shù)修改量Δk2的敏感系數(shù)。符號∑意指關于上述四種現(xiàn)象(1)至(4)當中要在電路仿真中考慮的現(xiàn)象的合計。
當在電路仿真中考慮了上述四種現(xiàn)象(1)至(4)中的所有時，例如，基函數(shù)Fi(Ss、Sd)至F4(Ss、Sd)分別與現(xiàn)象(1)至(4)相關。在這樣的情況下，如下面所述，通過是函數(shù)F1(Ss、Sd)至F4(Ss、Sd)的線性組合的模型公式表達參數(shù)修改量Δvth0、Δu0以及Δk2 在這里，公式(4’)中的αvth0_1·F1(Ss，Sd)、αu0_1·F1(Ss，Sd)、αk2_1·F1(Ss，Sd)是與現(xiàn)象(1)相對應的項并且αvth0_2·F2(Ss，Sd)、αu0_2·F2(Ss，Sd)、αk2_2·F2(Ss，Sd)是與現(xiàn)象(2)相對應的項。類似地，αvth0_3·F3(Ss，Sd)、αu0_3·F3(Ss，Sd)、αk2_3·F3(Ss，Sd)是與現(xiàn)象(3)相對應的項，并且αvth0_4·F4(Ss，Sd)、αu0_4·F4(Ss，Sd)、αk2_4·F4(Ss，Sd)是與現(xiàn)象(4)相對應的項。
能夠通過執(zhí)行關于在具有不同的柵極間距Ss和Sd的設計值的MOS晶體管的特性的測量中獲得的測量的數(shù)據(jù)的參數(shù)擬合來確定公式(4)或者公式(4’)中的Fi(Ss，Sd)的敏感系數(shù)αvth0_i、αu0_i、αk2_i和模型參數(shù)ai至ei(或者ai至hi)。詳細地，具有不同的柵極間距Ss和Sd的MOS晶體管被集成在TEG(測試元件組)中并且測量晶體管的特性。圖15、16、17、18A至18C是示出被集成在TEG中的MOS晶體管的布局的示例的圖。在這些圖中，附圖標記10表示有源區(qū)。附圖標記11表示其特性要被測量的MOS晶體管，并且附圖標記12表示MOS晶體管11的柵極。附圖標記17表示與MOS晶體管11的源極側的柵極12相鄰的柵極，并且附圖標記18表示與MOS晶體管11的漏極側的柵極12相鄰的柵極。
在一個實施例中，在TEG中準備下述MOS晶體管并且測量其晶體管特性(a)MOS晶體管，其中源極側的柵極間距Ss充分地大到不引起晶體管特性中的任何變化的程度，而漏極側的柵極間距Sd變化(參考圖15)；(b)MOS晶體管，其中漏極側的柵極間距Sd充分地大到不引起晶體管特性中的任何變化的程度，而源極側的柵極間距Ss變化(參考圖16)；(c)MOS晶體管，其中源極側的柵極間距Ss與漏極側的柵極間距Sd相同，并且柵極間距Ss和Sd變化(參考圖17)；以及(d)MOS晶體管，其中源極側和漏極側柵極間距Ss和Sd被獨立地變化(參考圖18A至圖18C)。
從測量的晶體管特性中提取被集成在TEG中的具有不同的柵極間距Ss和Sd的MOS晶體管中的每一個的晶體管模型參數(shù)Vth0、u0以及k2。此外，分別計算參數(shù)修改量Δvth0、Δu0以及Δk2作為提取的晶體管模型參數(shù)Vth0、u0、k2與在晶體管模型參數(shù)文件38中描述的Vth0、u0、k2之間的差。這允許獲得表示柵極間距Ss和Sd與參數(shù)修改量Δvth0、Δu0以及Δk2的關聯(lián)的數(shù)據(jù)。能夠根據(jù)通過數(shù)據(jù)擬合獲得的數(shù)據(jù)確定公式(4)或者公式(4’)中的Fi(Ss，Sd)的敏感系數(shù)αvth0_i、αu0_i、αk2_i和模型參數(shù)ai至ei(或者ai至hi)。
其中通過數(shù)據(jù)擬合直接確定模型參數(shù)ai至ei(或者ai至hi)和敏感系數(shù)αvth0_i、αu0_i、αk2_i的上述方法可能導致要求大量計算的問題。根據(jù)發(fā)明人的考慮，當閾值電壓中的變化微小時，能夠通過使用閾值電壓中的變化與漏電流中的變化線性相關的事實進行具有減少的計算量的數(shù)據(jù)擬合來確定模型參數(shù)ai至ei(或者ai至hi)和敏感系數(shù)αvth0_i、αu0_i、αk2_i。在下面將會描述通過使用閾值電壓中的變化和漏電壓中的變化之間的線性關系確定模型參數(shù)ai至ei(或者ai至hi)和敏感系數(shù)αvth0_i、αu0_i、αk2_i的過程。
首先，測量具有不同的柵極間距Ss和Sd的MOS晶體管的晶體管特性，更加具體地，測量Id-Vg特性和Id-Vd特性。在一個示例中，測量具有圖15、16、17、18A至18C中所示的布局的MOS晶體管的晶體管特性。如上所述，其特性要被測量的MOS晶體管被集成在TEG中。
隨后，建模閾值電壓的變化量ΔVt。在這里，變化量ΔVt不同于其中柵極間距Ss和Sd是某基準值Ss_std、Sd_std的MOS晶體管的閾值電壓Vt(Ss_std，Sd_std)。換言之，變化量ΔVt被表達為下面的公式。
ΔVt(Ss，Sd)＝Vt(Ss，Sd)-Vt(Ss_std，Sd_std)，其中源極側和漏極側的柵極間距分別是Ss和Sd的MOS晶體管的閾值電壓被定義為Vt(Ss，Sd)。在本實施例中，基準值Ss_std，Sd_std被定義為用于提取在晶體管模型參數(shù)文件38中描述的晶體管模型參數(shù)的MOS晶體管的源極側和漏極側柵極間距。
在此建模中，通過包括上述基函數(shù)Fi(Ss，Sd)的下述模型公式表達ΔVt(Ss，Sd)。
其中符號∑意指對于上述四種現(xiàn)象(1)至(4)當中要在電路仿真中考慮的現(xiàn)象的合計并且A是常數(shù)項。例如，當在電路仿真中考慮現(xiàn)象(1)和(2)時，通過下面的公式表達ΔVt(Ss，Sd) ΔVt(Ss，Sd)＝F1(Ss，Sd)+F2(Ss，Sd)+A....(5′) 其中F1(Ss，Sd)是用于表示源極/漏極區(qū)中的雜質(zhì)分布的柵極間距依賴性的項并且F2(Ss，Sd)是用于表示側壁寬度的柵極間距依賴性的項。
通過執(zhí)行從Id-Vg特性和Id-Vd特性中獲得的閾值電壓的變化量ΔVt(Ss，Sd)的測量值的數(shù)據(jù)擬合來確定公式(5)(或者公式(5’))中的函數(shù)Fi(Ss，Sd)的模型參數(shù)ai至ei(或者ai至hi)。這允許獲得ΔVt(Ss，Sd)的模型公式。
當在電路仿真中考慮上述四種現(xiàn)象(1)至(4)中的兩種或者更多時，由于閾值電壓的變化量ΔVt(Ss，Sd)的模型參數(shù)會彼此依賴，所以數(shù)據(jù)擬合的收斂可能很弱。為了提高數(shù)據(jù)擬合的收斂，有效的是，在數(shù)據(jù)擬合之前確定能夠根據(jù)被集成在TEG中的MOS晶體管的截面形狀確定的模型參數(shù)。例如，可以根據(jù)截面TEM(透射電子顯微鏡)圖像測量被集成在TEG中的MOS晶體管的側壁寬度SW，并且可以根據(jù)測量的側壁寬度SW確定是用于表達側壁寬度的柵極間距依賴性的項的F2(Ss，Sd)的模型參數(shù)中的一些。這允許在物理方面更正確地提取模型參數(shù)。
此外，計算兩種類型的系數(shù)(a)在反向偏壓為0(即，到源極電壓的背柵是0)的情況下漏電流的變化量ΔId關于閾值電壓的變化量ΔVt的敏感系數(shù)αId；和(b)在反向偏壓為除了0之外的預定值(即，到源極電壓的背柵是除了0之外的預定值)的情況下漏電流的變化量ΔId_b關于閾值電壓的變化量ΔVt的敏感系數(shù)αId_b。在這里，變化量ΔId是與在反向偏壓為0的情況下其中柵極間距Ss和Sd是某基準值Ss_std、Sd_std的MOS晶體管的漏電流Id(Ss_std，Sd_std)的差，并且類似地，變化量ΔId_b是與在反向偏壓是除了0之外的預定值的情況下其中柵極間距Ss和Sd是某基準值Ss_std，Sd_std的MOS晶體管的漏電流Id(Ss_std，Sd_std)的差。詳細地，基于測量的Id-Vg特性和Id-Vd特性，能夠獲得在反向偏壓為0的情況下的漏電流的變化量ΔIb(Ss，Sd)的測量值和在反向偏壓是預定值的情況下的漏電流的變化量ΔIb_0(Ss，Sd)的測量值。根據(jù)下面的公式從ΔVt(Ss，Sd)、ΔId(Ss，Sd)、ΔId_b(Ss，Sd)的測量值計算敏感系數(shù)αId和αId_b αId＝ΔId(Ss，Sd)/ΔVt(Ss，Sd) αId_b＝ΔId_b(Ss，Sd)/ΔVt(Ss，Sd)。
在這里，從符號中的統(tǒng)一的觀點，閾值電壓的變化量關于閾值電壓的變化量的敏感系數(shù)被定義為αvt。根據(jù)此定義，通過下面的公式表達敏感系數(shù)αId、αVt、αId_b。
αId＝ΔId(Ss，Sd)/ΔVt(Ss，Sd)，...(6) αVt＝ΔVt(Ss，Sd)/ΔVt(Ss，Sd)，以及...(7) αId_b＝ΔId_b(Ss，Sd)/ΔVt(Ss，Sd)...(8) 由于如上所述地獲得ΔVt(Ss，Sd)的模型公式，因此能夠通過使用ΔVt(Ss，Sd)的模型公式和敏感系數(shù)αId、αVt、αId_b根據(jù)以下公式建模ΔId(Ss，Sd)、ΔVt(Ss，Sd)和ΔId_b(Ss，Sd) ΔId(Ss，Sd)＝ΔVt(Ss，Sd)×αId，...(9) ΔVt(Ss，Sd)＝ΔVt(Ss，Sd)×αVt，以及...(10) ΔId_b(Ss，Sd)＝ΔVt(Ss，Sd)×αId_b。...(11) 同時，當閾值電壓中的變化微小并且閾值電壓中的變化對于漏電壓中的變化來說是線性時，變化量ΔId、ΔVt、ΔId_b被表達為下面的公式 使用如下的矩陣表達公式(12)至(14) 通過變形公式(15)，獲得下面的公式(16) 公式(16)意指晶體管模型參數(shù)Δu0、Δvth0以及Δk2中的每一個被表達為變化量ΔId、ΔVt以及ΔId_b的線性組合。通過SPICE電路仿真能夠獲得公式(16)的逆矩陣的每個分量。
通過使用公式(5)(或者公式(5’))、公式(9)至(11)以及公式(16)在步驟S02計算參數(shù)修改量。詳細地，根據(jù)公式(5)從提取的柵極間距Ss和Sd計算閾值電壓的變化量ΔVt(Ss、Sd)。此外，根據(jù)公式(9)至(11)，在反向偏壓為0的情況下的漏電流的變化量ΔId(Ss、Sd)和在反向偏壓為除了0之外的預定值的情況下的漏電流的變化量ΔId_b(Ss、Sd)。此外，根據(jù)公式(16)，計算參數(shù)修改量Δvth0、Δu0以及Δk2。
如上所述，在本實施例中，從布局數(shù)據(jù)41中提取柵極間距Ss和Sd并且根據(jù)模型公式從提取的柵極間距Ss和Sd計算參數(shù)修改量Δvth0、Δu0以及Δk2。在電路仿真中，使用通過使用計算的參數(shù)修改量Δvth0、Δu0以及Δk2修改的晶體管模型參數(shù)Δvth0’、Δu0’以及Δk2’。這允許進行考慮依賴于柵極間距Ss和Sd的晶體管特性中的變化的電路仿真。
尤其地，本實施例中的電路仿真技術允許通過使用模型公式計算依賴于柵極間距Ss和Sd的參數(shù)變化量Δvth0并且基于參數(shù)變化量Δvth0修改晶體管模型參數(shù)vth0。結果，能夠?qū)崿F(xiàn)考慮柵極間距對MOS晶體管的閾值電壓的影響的精確的電路仿真。
顯然的是，本發(fā)明不限于上述實施例，而是可以在不脫離本發(fā)明的范圍的情況下進行修改和變化。例如，在上述實施例中，推導表達參數(shù)修改量Δvth0、Δu0以及Δk2對于柵極間距Ss和Sd的依賴性的模型公式并且根據(jù)參數(shù)修改量Δvth0、Δu0以及Δk2計算在電路仿真中實際使用的晶體管模型參數(shù)vth0、u0以及k2。然而，可以替代地推導根據(jù)柵極間距Ss和Sd直接計算晶體管模型參數(shù)vth0、u0以及k2的模型公式。而且在這樣的情況下，模型公式被定義為包括下述四項中的至少一項 (1)表達源極/漏極區(qū)中的雜質(zhì)分布對柵極間距的依賴性的項， (2)表達側壁寬度對柵極間距的依賴性的項， (3)表達袋注入處的陰影對柵極間距的依賴性的項，以及 (4)表達目標MOS晶體管的實際柵極尺寸對柵極間距的依賴性的項。然而，在使用是電路仿真器的現(xiàn)存標準的SPICE仿真器的情況下，如上述實施例的在修改的網(wǎng)表42中描述參數(shù)修改量Δvth0、Δu0以及Δk2的方法在實施方面是更優(yōu)選的。
權利要求
1.一種電路仿真設備，包括
參數(shù)計算工具，所述參數(shù)計算工具被構造為從集成電路的布局數(shù)據(jù)中提取集成在所述集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距，并且基于所述提取的柵極間距計算與所述目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)；和
電路仿真器，所述電路仿真器被構造為通過使用所述計算的晶體管模型參數(shù)執(zhí)行所述集成電路的電路仿真。
2.根據(jù)權利要求1所述的電路仿真設備，其中所述參數(shù)計算工具被構造為根據(jù)所述提取的柵極間距計算參數(shù)修改量，并且通過根據(jù)所述參數(shù)修改量修改給定的晶體管模型參數(shù)計算所述晶體管模型參數(shù)，其中所述參數(shù)修改量是與所述目標MOS晶體管的閾值電壓相對應的所述晶體管模型參數(shù)的修改量。
3.根據(jù)權利要求2所述的電路仿真設備，其中所述參數(shù)計算工具通過使用模型公式計算所述參數(shù)修改量，并且
其中所述模型公式包括下述四項中的至少一項
(1)用于表示所述目標MOS晶體管的源極/漏極區(qū)中的雜質(zhì)分布對所述柵極間距的依賴性的項；
(2)用于表示所述目標MOS晶體管的側壁寬度對所述柵極間距的依賴性的項；
(3)用于表示在所述集成電路的制造工藝中的袋注入中的陰影的依賴性的項；以及
(4)用于表示所述目標MOS晶體管的實際柵極尺寸對所述柵極間距的依賴性的項。
4.根據(jù)權利要求3所述的電路仿真設備，其中所述參數(shù)計算工具被構造為根據(jù)所述提取的柵極間距通過使用所述模型公式計算閾值電壓變化量，根據(jù)所述閾值電壓變化量計算第一和第二漏電流變化量，并且根據(jù)所述閾值電壓變化量以及所述第一和第二漏電流變化量計算所述參數(shù)修改量，其中所述閾值電壓變化量是從其源極側和漏極側柵極間距是特定標準值的MOS晶體管的閾值電壓的變化量，
所述第一漏電流變化量是與在其反向偏壓為0的情況下其柵極間距是所述特定標準值的MOS晶體管的漏電流的差，并且
所述第二漏電流變化量是與在其反向偏壓為非零的預定值的情況下其柵極間距是所述特定標準值的MOS晶體管的漏電流的差。
5.根據(jù)權利要求4所述的電路仿真設備，其中所述參數(shù)計算工具被構造為計算所述第一和第二漏電流變化量，從而所述第一和第二漏電流變化量對于所述閾值電壓變化量是線性的。
6.根據(jù)權利要求4或5所述的電路仿真設備，其中所述參數(shù)計算工具被構造為計算所述參數(shù)修改量，從而所述參數(shù)修改量是所述第一和第二漏電流變化量的線性組合。
7.根據(jù)權利要求3至5中的任意一項所述的電路仿真設備，其中用模型參數(shù)描述所述模型公式，并且
其中通過集成在測試元件組中的MOS晶體管的特性的測量數(shù)據(jù)的數(shù)據(jù)擬合計算所述模型參數(shù)。
8.一種電路仿真方法，包括
從集成電路的布局數(shù)據(jù)中提取集成在所述集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距；
基于所述提取的柵極間距計算與所述目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)；以及
通過使用所述計算的晶體管模型參數(shù)執(zhí)行所述集成電路的電路仿真。
9.根據(jù)權利要求8所述的電路仿真方法，進一步包括
根據(jù)所述提取的柵極間距計算參數(shù)修改量，其中所述參數(shù)修改量是與所述目標MOS晶體管的閾值電壓相對應的所述晶體管模型參數(shù)的修改量，
其中通過根據(jù)所述參數(shù)修改量修改給定的晶體管模型參數(shù)計算所述晶體管模型參數(shù)。
10.根據(jù)權利要求9所述的電路仿真方法，其中通過使用模型公式計算所述參數(shù)修改量，并且
其中所述模型公式包括下述四項中的至少一項
(1)用于表示所述目標MOS晶體管的源極/漏極區(qū)中的雜質(zhì)分布對所述柵極間距的依賴性的項；
(2)用于表示所述目標MOS晶體管的側壁寬度對所述柵極間距的依賴性的項；
(3)用于表示在所述集成電路的制造工藝中的袋注入中的陰影的依賴性的項；以及
(4)用于表示所述目標MOS晶體管的實際柵極尺寸對所述柵極間距的依賴性的項。
11.根據(jù)權利要求10所述的電路仿真方法，其中用模型參數(shù)描述所述模型公式，并且
其中通過集成在測試元件組中的MOS晶體管的特性的測量數(shù)據(jù)的數(shù)據(jù)擬合計算所述模型參數(shù)。
12.根據(jù)權利要求11所述的電路仿真方法，其中集成在所述測試元件組中的所述MOS晶體管包括具有不同柵極間距的MOS晶體管。
全文摘要
本發(fā)明提供了基于距相鄰MOS晶體管的柵極間距的電路仿真。電路仿真設備被提供有參數(shù)計算工具(32)和電路仿真器(31)。參數(shù)計算工具(32)被構造為從集成電路的布局數(shù)據(jù)中提取集成在集成電路中的目標MOS晶體管和相鄰MOS晶體管的柵極之間的柵極間距，并且基于提取的柵極間距計算與目標MOS晶體管的閾值電壓相對應的晶體管模型參數(shù)。電路仿真器(31)被構造為通過使用計算的晶體管模型參數(shù)執(zhí)行集成電路的電路仿真。
文檔編號G06F17/50GK101685478SQ20091017764
公開日2010年3月31日 申請日期2009年9月27日 優(yōu)先權日2008年9月26日
發(fā)明者坂元英雄 申請人:恩益禧電子股份有限公司