專利名稱：：微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換裝置及方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路領(lǐng)域，尤其涉及一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換技術(shù)。
背景技術(shù)：
：伴隨著大規(guī)模集成電路技術(shù)的迅速發(fā)展，具有中央處理器(CentralProcessingUnit,CPU)功能的大規(guī)模集成電路器件，被統(tǒng)稱為微處理器(Micro-Processor)。根據(jù)應(yīng)用領(lǐng)域，微處理器大致可以分為通用高性能微處理器、嵌入式微處理器和數(shù)字信號處理器、微控制器三類?？偩€是指多個功能器件共享的信息傳輸線，按照每次能同時傳輸信息的位數(shù)可以分為并行總線和串行總線。并行總線每次能同時傳輸多位信息，例如8位、16位、32位、64位等等，串行總線每次只能傳輸一位信息。微處理器系統(tǒng)總線是指連接微處理器和外圍器件的并行總線，按照功能可分為數(shù)據(jù)總線、地址總線和控制總線。數(shù)據(jù)總線用于傳送數(shù)據(jù)信息，既可以才巴微處理器的數(shù)據(jù)傳送到外圍器件，也可以將外圍器件的數(shù)據(jù)傳送到微處理器，所以數(shù)據(jù)總線是雙向總線。數(shù)據(jù)總線的寬度決定每次能同時傳輸數(shù)據(jù)的位數(shù)。地址總線用于傳送地址信息，由于地址只能AM鼓處理器傳送到外圍器件，所以地址總線是單向總線。控制總線用于傳送控制信號和時鐘信號，控制信號中既有微處理器傳送給外圍器件的，例如讀/寫操作信號，片選信號、復(fù)位信號等；也有外圍器件反饋給4殷處理器的，例如中斷請求信號，所以控制總線是雙向總線。微處理器接口(Micro-ProcessorInterface，MPI)總線屬于串行總線，包括6根信號線，分別為用于接收數(shù)據(jù)的數(shù)據(jù)輸入信號線、用于發(fā)送數(shù)據(jù)的數(shù)據(jù)輸出信號線、用于接收時鐘信號的時鐘信號線，以及用于傳輸控制信號的片選信號線、復(fù)位信號線和中斷信號線。一些外圍器件必須通過MPI總線與微處理器進(jìn)行數(shù)據(jù)通信，在這種情況下，現(xiàn)有技術(shù)中普遍采用的方法是在系統(tǒng)設(shè)計時，選擇具有MPI總線的微處理器和外圍器件直接相連。由于絕大多數(shù)微處理器并不具有MPI總線，采用該方法極大的限制了微處理器的選擇范圍。因此，不具有MPI總線的微處理器如何與外圍器件的MPI總線進(jìn)行數(shù)據(jù)通信成為亟待解決的問題。
發(fā)明內(nèi)容本發(fā)明提供一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換裝置及方法，實(shí)現(xiàn)微處理器通過系統(tǒng)總線與外圍器件的微處理器接口總線進(jìn)行數(shù)據(jù)通信。本發(fā)明提供一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換裝置，包括控制信號處理模塊用于接收微處理器通過控制總線發(fā)送的控制信號，在所述控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的微處理器接口MPI總線上的片選信號有效；讀寫操作模塊用于在所述控制信號中的寫操作信號有效時，接收并存儲微處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，在所述控制信號中的讀操作信號有效時，將存儲的第二并行數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上；并行與串行數(shù)據(jù)轉(zhuǎn)換模塊用于在所述控制信號中的寫操作信號有效時，將所述讀寫操作^t塊中存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到所述MPI總線的數(shù)據(jù)輸入信號線上，在所述控制信號中的讀操作信號有效時，從所述MPI總線的數(shù)據(jù)輸出信號線上接收與所述數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲到所述讀寫操作模塊中，形成所述第二并行數(shù)據(jù)。本發(fā)明提供一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換方法，包括接收微處理器通過控制總線發(fā)送的控制信號，在所述控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的微處理器接口MPI總線上的片選信號有效；在所述控制信號中的寫操作信號有效時，接收并存儲微處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，以及將存儲的所述第一并行數(shù)據(jù)逐位依次發(fā)送到所述MPI總線的數(shù)據(jù)輸入信號線上；在所述控制信號中的讀操作信號有效時，從所述MPI總線的數(shù)據(jù)輸出信號線上接收與所述數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲，形成第二并行數(shù)據(jù)，以及將存儲的所述第二并行數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上。本發(fā)明提供的微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置及方法，在微處理器通過控制總線發(fā)送寫操作信號時，接收并存儲微處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，以及將第一并行數(shù)據(jù)逐位依次發(fā)送到MPI總線的數(shù)據(jù)輸入信號線上，通過并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，實(shí)現(xiàn)了微處理器通過系統(tǒng)總線向外圍器件的MPI總線發(fā)送數(shù)據(jù)；在控制總線發(fā)送讀操作信號時，從MPI總線的數(shù)據(jù)輸出信號線上接收與數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲，形成第二并行數(shù)據(jù)，以及將存儲的第二并行數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上，通過串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，實(shí)現(xiàn)了微處理器通過系統(tǒng)總線接收外圍器件的MPI總線發(fā)送的數(shù)據(jù)；從而佳j效處理器通過自身的系統(tǒng)總線訪問外圍器件的MPI,實(shí)現(xiàn)了數(shù)據(jù)通信，使系統(tǒng)設(shè)計時微處理器的選擇不受限制，給系統(tǒng)設(shè)計工作帶來了極大的便利。圖1為本發(fā)明實(shí)施例中微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換系統(tǒng)框圖；圖2為本發(fā)明實(shí)施例中并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)的狀態(tài)機(jī)示意圖；圖3為本發(fā)明實(shí)施例中微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置結(jié)構(gòu)框圖；圖4為本發(fā)明實(shí)施例中微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換方法流程圖。具體實(shí)施方式針對目前絕大多數(shù)微處理器不具有MPI總線，不能直接通過MPI總線訪問外圍器件的問題，本發(fā)明實(shí)施例提供了一種微處理器總線與MPI總線轉(zhuǎn)換裝置及方法，可以實(shí)現(xiàn)微處理器通過自身的系統(tǒng)總線訪問外圍器件的MPI,進(jìn)行數(shù)據(jù)通信的功能。因?yàn)槿魏我环N微處理器都具有系統(tǒng)總線，所以該方案幾乎適用于所有的微處理器，消除了系統(tǒng)設(shè)計時對微處理器選擇范圍的限制，給系統(tǒng)設(shè)計帶來了極大的便利。為了方便描述，可以將MPI總線的數(shù)據(jù)輸入信號線和數(shù)據(jù)輸出信號線中每次傳輸?shù)囊晃粩?shù)據(jù)稱為串行數(shù)據(jù)，將微處理器系統(tǒng)總線的數(shù)據(jù)總線中每次同時傳輸?shù)亩辔粩?shù)據(jù)稱為并行數(shù)據(jù)。本發(fā)明實(shí)施例提供的微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置，采用復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice,CPLD)作為載體，通過硬件描述語言編程實(shí)現(xiàn)，CPLD是一種用戶根據(jù)需要可以自行構(gòu)造邏輯功能的數(shù)字集成電路。本發(fā)明實(shí)施例以8位數(shù)據(jù)總線的微處理器為例進(jìn)行說明，可以簡稱為8位微處理器，如圖1所示，為了實(shí)現(xiàn)微處理器101通過自身的系統(tǒng)總線訪問外圍器件102的MPI，在微處理器101和外圍器件102之間增加了微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置100,對該總線轉(zhuǎn)換裝置100的實(shí)現(xiàn)原理進(jìn)行簡單介紹。首先通過硬件描述語言定義一組寄存器，該組寄存器分別為寫寄存器、讀寄存器、復(fù)位寄存器，中斷查詢寄存器，中斷屏蔽寄存器。由于該組寄存器需要微處理器101進(jìn)行訪問，所以為每個寄存器分配唯一的訪問地址，微處理器101通過地址總線發(fā)送訪問地址信息即可選定需要訪問的寄存器。例如，各寄存器的訪問地址與寄存器名稱之間的對應(yīng)關(guān)系如表1所示，當(dāng)然訪問地址可以靈活設(shè)置，保證各寄存器的訪問地址互不相同即可。由于是8位微處理器，所以寫寄存器和讀寄存器同樣設(shè)置為8位數(shù)據(jù)寬度。復(fù)位寄存器、中斷查詢寄存器和中斷屏蔽寄存器的數(shù)據(jù)寬度可以靈活設(shè)置，一般設(shè)置l位數(shù)據(jù)寬度即可滿足需要。訪問地址寄存器名稱<table>tableseeoriginaldocumentpage9</column></row><table>Ox03復(fù)位寄存器Ox04中斷查詢寄存器Ox05中斷屏蔽寄存器表1再設(shè)置一個MPI片選寄存器，該寄存器不需要微處理器101進(jìn)行訪問，MPI片選寄存器一般設(shè)置1位數(shù)據(jù)寬度。對外圍器件MPI總線上的時鐘信號、復(fù)位信號和片選信號的設(shè)置以及中斷信號的處理，分別進(jìn)行介紹。a時鐘信號設(shè)置分頻電路，將接收到的高頻時鐘信號作為分頻電路的輸入信號，通過分頻電路的分頻功能將該高頻時鐘信號轉(zhuǎn)換為滿足MPI總線要求的低頻時鐘信號，并將低頻時鐘信號作為分頻電路的輸出信號，輸出到MPI總線的時鐘信號線上。其中高頻時鐘信號可以由微處理器直接提供，也可以在CPLD外部設(shè)置晶體振蕩器，由晶體振蕩器提供產(chǎn)生的高頻時鐘信號。b復(fù)位信號由微處理器直接提供，在初始上電時，微處理器通過控制總線發(fā)送復(fù)位信號，可以根據(jù)復(fù)位信號設(shè)置復(fù)位寄存器，以生成滿足MPI總線要求的復(fù)位信號，然后將滿足MPI總線要求的復(fù)位信號發(fā)送到MPI總線的復(fù)位信號線上。c片選信號當(dāng)微處理器通過控制總線發(fā)送讀/寫操作信號時，通過設(shè)置MPI片選寄存器中的片選信號，使MPI總線上的片選信號有效，也可以說處于有效狀態(tài)，否則使MPI總線的片選信號無效，也可以說處于無效狀態(tài)。d中斷信號通過中斷查詢寄存器和中斷屏蔽寄存器對中斷信號進(jìn)行管理，當(dāng)外部器件使MPI總線上的中斷信號有效時，設(shè)置中斷查詢寄存器，以生成中斷請求信號，并將該中斷請求信號發(fā)送到控制總線上。另外，如果微處理器拒絕響應(yīng)中斷請求信號，微處理器可以通過數(shù)據(jù)總線設(shè)置中斷屏蔽寄存器，在中斷屏蔽寄存器4^沒置時，屏蔽MPI總線上的中斷信號。其實(shí)，1位數(shù)據(jù)寬度的復(fù)位寄存器、中斷查詢寄存器、中斷屏蔽寄存器和MPI片選寄存器，也可以通過一個至少4位數(shù)據(jù)寬度的控制信號處理寄存器實(shí)現(xiàn)對復(fù)位信號、片選信號和中斷信號的處理，實(shí)現(xiàn)原理基本一致。例如將4位數(shù)據(jù)寬度的控制信號處理寄存器中的第一位設(shè)置為復(fù)位信號位，第二位設(shè)置為片選信號位，第三位設(shè)置為中斷查詢位，第四位設(shè)置為中斷屏蔽位。當(dāng)微處理器通過控制總線發(fā)送讀/寫操作信號時，通過設(shè)置控制信號處理寄存器中第二位，即片選信號位，使MPI總線上的片選信號處于有效狀態(tài)，否則使MPI總線的片選信號處于無效狀態(tài)；當(dāng)外部器件使MPI總線上的中斷信號有效時，設(shè)置控制信號處理寄存器中的第三位，即中斷查詢位，以生成中斷請求信號，并將該中斷請求信號發(fā)送到控制總線上。在對控制信號(復(fù)位信號、片選信號和中斷信號)和時鐘信號處理的基礎(chǔ)上，詳細(xì)介紹微處理器101和外圍器件102之間如何實(shí)現(xiàn)數(shù)據(jù)傳輸。其中，通過寫寄存器和讀寄存器存儲數(shù)據(jù)信息，微處理器101通過地址總線發(fā)出訪問地址信息選擇需要訪問的寄存器，通過控制總線發(fā)送控制信號。當(dāng)微處理器IOI發(fā)送的控制信號為讀操作信號時，同時通過地址總線發(fā)出讀寄存器的訪問地址信息選定讀寄存器，微處理器101通過8位數(shù)據(jù)總線可以將讀寄存器中的8位數(shù)據(jù)同時讀出；當(dāng)微處理器101發(fā)送的控制信號為寫操作信號時，同時通過地址總線發(fā)出寫寄存器的訪問地址信息選定寫寄存器，微處理器101通過8位數(shù)據(jù)總線可以將8位數(shù)據(jù)寫入到寫寄存器中，從而實(shí)現(xiàn)微處理器與讀/寫寄存器之間的數(shù)據(jù)傳輸。對于讀/寫寄存器與外圍器件MPI總線之間的數(shù)據(jù)傳輸，通過數(shù)據(jù)轉(zhuǎn)換狀態(tài)機(jī)，完成并行與串行數(shù)據(jù)互相轉(zhuǎn)換的功能。對于8位微處理器，并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)的狀態(tài)機(jī)共設(shè)置10個狀態(tài)，分別為停止?fàn)顟B(tài)、開始狀態(tài)、狀態(tài)l、狀態(tài)2、…直至狀態(tài)8，如圖2所示。CPLD上電后，該狀態(tài)機(jī)處于"停止?fàn)顟B(tài)"，此時設(shè)置MPI片選寄存器，無效MPI總線上的片選信號；當(dāng)微處理器發(fā)送寫操作信號開始對第一個8位并行數(shù)據(jù)進(jìn)行并-串轉(zhuǎn)換時，狀態(tài)機(jī)進(jìn)入"開始狀態(tài)"，否則一直保持在"停止?fàn)顟B(tài)"。狀態(tài)機(jī)進(jìn)入"開始狀態(tài)"后，有效MPI總線上的片選信號，使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)1"，在"狀態(tài)1"下，將8位數(shù)據(jù)寬度的寫寄存器中存儲的第1位數(shù)據(jù)放到MPI總線的數(shù)據(jù)輸入端口上，并使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)2";在"狀態(tài)2"下，將寫寄存器中存儲的第2位數(shù)據(jù)放到MPI總線的數(shù)據(jù)輸入端口上，并使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)3";依此類推，在寫寄存器中存儲的第8位數(shù)據(jù)放到MPI總線的數(shù)據(jù)輸入端口后，第一個8位并行數(shù)據(jù)轉(zhuǎn)換完成，此時，狀態(tài)機(jī)返回"停止?fàn)顟B(tài)"，并無效MPI總線上的片選信號，準(zhǔn)備開始對第二個8位并行數(shù)據(jù)進(jìn)行轉(zhuǎn)換。對于串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)的狀態(tài)機(jī)也可以采用與圖2類似的狀態(tài)機(jī)來實(shí)現(xiàn)。CPLD上電后，該狀態(tài)機(jī)處于"停止?fàn)顟B(tài)"，此時設(shè)置MPI片選寄存器，無效MPI總線上的片選信號；當(dāng)微處理器發(fā)送讀操作信號開始對第一組8位串行數(shù)據(jù)進(jìn)行串-并轉(zhuǎn)換時，狀態(tài)機(jī)進(jìn)入"開始狀態(tài)"，否則一直保持在"停止?fàn)顟B(tài)"。狀態(tài)機(jī)進(jìn)入"開始狀態(tài)"后，有效MPI總線上的片選信號，使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)r，在"狀態(tài)r下將第一組8位串行數(shù)據(jù)中的第1個串行數(shù)據(jù)存入8位讀寄存器的第一位，并使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)2";在"狀態(tài)2"下，將第2個串行數(shù)據(jù)存入8位讀寄存器的第二位，并使?fàn)顟B(tài)機(jī)進(jìn)入"狀態(tài)3";依此類推，在第8個串行數(shù)據(jù)存入讀寄存器后，第一組8位串行數(shù)據(jù)的串-并轉(zhuǎn)換完成，此時，狀態(tài)機(jī)返回"停止?fàn)顟B(tài)，，，并無效MPI總線上的片選信號，準(zhǔn)備開始第二次串-并轉(zhuǎn)換。需要指出的是，隨著微處理器性能的不斷提高，其數(shù)據(jù)總線的寬度不斷增加，已經(jīng)由最初的8位擴(kuò)展到16位、32位、甚至64位，對于數(shù)據(jù)總線寬度為16位、32位和64位的微處理器，可以通過在狀態(tài)機(jī)中設(shè)置對應(yīng)的狀態(tài)數(shù)目實(shí)現(xiàn)。例如對于數(shù)據(jù)總線寬度為16位的微處理器，將上述狀態(tài)1到狀態(tài)8對應(yīng)設(shè)置為狀態(tài)1到狀態(tài)16,同時將讀寄存器和寫寄存器對應(yīng)設(shè)置為16位數(shù)據(jù)寬度；對于數(shù)據(jù)總線寬度為32位的微處理器，將上述狀態(tài)1到狀態(tài)8對應(yīng)設(shè)置為狀態(tài)1到狀態(tài)32,同時將讀寄存器和寫寄存器對應(yīng)設(shè)置為32位數(shù)據(jù)寬度；等等。采用該簡單的變換，可以使微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置達(dá)到兼容16位，32位或64位微處理器的能力?；谝陨蠈?shí)現(xiàn)原理，本發(fā)明實(shí)施例提供了一種微處理器系統(tǒng)總線與MPI接口總線轉(zhuǎn)換裝置，如圖3所示，為微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置100的一種可能結(jié)構(gòu)，包括控制信號處理模塊301、讀寫操作模塊302和并行與串行數(shù)據(jù)轉(zhuǎn)換模塊303,其中控制信號處理模塊301用于接收微處理器通過控制總線發(fā)送的控制信號，在控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的MPI總線上的片選信號有效；在控制信號中的寫操作信號有效時，讀寫操作模塊302用于接收并存儲微處理器通過數(shù)據(jù)總線發(fā)送的并行數(shù)據(jù)，為了便于區(qū)分，將微處理器通過數(shù)據(jù)總線發(fā)送的并行數(shù)據(jù)稱為第一并行數(shù)據(jù)，以及并行與串行數(shù)據(jù)轉(zhuǎn)換模塊303用于將讀寫操作模塊302中存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到MPI總線的數(shù)據(jù)輸入信號線上；在控制信號中的讀操作信號有效時，并行與串行數(shù)據(jù)轉(zhuǎn)換模塊303用于從MPI總線的數(shù)據(jù)輸出信號線上接收與數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲到讀寫操作模塊302中，形成并行數(shù)據(jù)，為了便于區(qū)分，將該組串行數(shù)據(jù)逐位依次存儲到讀寫操作模塊中形成的并行數(shù)據(jù)稱為第二并行數(shù)據(jù)，以及讀寫操作模塊302用于將存儲的第二并行數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上。采用上述裝置，通過對串行數(shù)據(jù)與并行數(shù)據(jù)的存儲、轉(zhuǎn)換功能，可以實(shí)現(xiàn)微處理器通過系統(tǒng)總線與外圍器件的MPI總線進(jìn)行數(shù)據(jù)傳輸。第一并行數(shù)據(jù)和第二并行數(shù)據(jù)的位數(shù)與數(shù)據(jù)總線的位數(shù)相同，可以為8位、16位、32位、64位等等。較優(yōu)的，讀寫操作模塊302具體可以包括寫寄存器3021和讀寄存器3022,其中在控制信號中的寫操作信號有效時，寫寄存器3021用于接收并存儲該第一并行數(shù)據(jù)，以及并行與串行數(shù)據(jù)轉(zhuǎn)換模塊303用于將寫寄存器3021中存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到MPI總線的數(shù)據(jù)輸入信號線上，其中，微處理器通過控制總線發(fā)送寫操作信號時，還通過地址總線發(fā)送寫寄存器3021的訪問地址信息以選定寫寄存器3021;在控制信號為讀操作信號時，并行與串行數(shù)據(jù)轉(zhuǎn)換模塊303用于將接收到的一組串行數(shù)據(jù)逐位依次存儲到讀寄存器3022中，形成第二并行數(shù)據(jù)，以及讀寄存器3022用于將存儲的第二并行數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上，其中，微處理器通過控制總線發(fā)送讀操作信號時，還通過地址總線發(fā)送讀寄存器的訪問地址信息以選定讀寄存器3022。為了設(shè)置MPI總線上的片選信號，該裝置還包括MPI片選寄存器304，其中控制信號處理模塊301還用于在控制信號中的讀操作信號或者寫操作信號有效時，設(shè)置MPI片選寄存器304中的片選信號處于有效狀態(tài)，否則設(shè)置MPI片選寄存器304中的片選信號處于無效狀態(tài)；MPI片選寄存器304用于向MPI總線的片選信號線發(fā)送片選信號。為了向MPI總線提供滿足MPI總線要求的時鐘信號，該裝置還包括分頻電路模塊305:用于對接收到的高頻時鐘信號進(jìn)行分頻，轉(zhuǎn)換為滿足MPI總線要求的低頻時鐘信號并發(fā)送到MPI總線的時鐘信號線上。分頻電路模塊305接收的高頻時鐘信號可以由微處理器提供，如果微控制器不能提供該高頻時鐘信號，該裝置還可以包括晶體振蕩器306，晶體振蕩器306用于生成該高頻時鐘信號。為了設(shè)置MPI總線上的復(fù)位信號，該裝置還包括復(fù)位寄存器307,其中控制信號處理模塊301還用于在控制信號中的復(fù)位信號有效時，設(shè)置復(fù)位寄存器307，以生成滿足MPI總線要求的復(fù)位信號，其中微處理器通過控制總線發(fā)送復(fù)位信號時，還通過地址總線發(fā)送復(fù)位寄存器307的訪問地址信息以選定復(fù)位寄存器307;復(fù)位寄存器307用于向MPI總線的復(fù)位信號線發(fā)送滿足MPI總線要求的復(fù)位信號。為了對外圍器件通過MPI總線發(fā)送的中斷信號進(jìn)行處理，該裝置還包括中斷查詢寄存器308，其中控制信號處理模塊301還用于當(dāng)外圍器件使MPI總線上的中斷信號有效時，設(shè)置中斷查詢寄存器308,以生成中斷請求信號；中斷查詢寄存器308用于向控制總線發(fā)送該中斷請求信號。本發(fā)明實(shí)施例中，微處理器可以在接收到中斷請求信號之后，訪問中斷查詢寄存器，確認(rèn)需要進(jìn)行中斷處理，并將中斷查詢寄存器復(fù)位。較優(yōu)的，該裝置還包括中斷屏蔽寄存器309,其中當(dāng)微處理器拒絕響應(yīng)中斷請求信號時，通過地址總線發(fā)送中斷屏蔽寄存器309的訪問地址信息以選定中斷屏蔽寄存器309,并通過數(shù)據(jù)總線設(shè)置中斷屏蔽寄存器309,微處理器通過設(shè)置中斷屏蔽寄存器309指示拒絕響應(yīng)中斷請求信號；控制信號處理模塊301還用于在中斷屏蔽寄存器309被設(shè)置時，屏蔽MPI總線上的中斷信號。其中，MPI片選寄存器304、復(fù)位寄存器307、中斷查詢寄存器308和中斷屏蔽寄存器309是可以合并設(shè)置的。如圖4所示，本發(fā)明實(shí)施例同時一種微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換方法，包括如下步驟5401、接收微處理器通過控制總線發(fā)送的控制信號，在控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的MPI總線上的片選信號有效；5402、在控制信號中的寫操作信號有效時，接收并存儲^:處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，以及將存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到MPI總線的數(shù)據(jù)輸入信號線上；5403、在控制信號中的讀操作信號有效時，從MPI總線的數(shù)據(jù)輸出信號線上接收與數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲，形成第二并行數(shù)據(jù)，以及將存儲的第二并行數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上。其中，存儲第一并行數(shù)據(jù)和第二并行數(shù)據(jù)的地址是根據(jù)微處理器通過地址總線發(fā)送的訪問地址信息確定的。為了設(shè)置MPI總線上的時鐘信號，該方法還包括對接收到的高頻時鐘信號進(jìn)行分頻，轉(zhuǎn)換為滿足MPI總線要求的低頻時鐘信號并發(fā)送到MPI總線的時鐘信號線上。為了設(shè)置MPI總線上的復(fù)位信號，該方法還包括在控制信號中的復(fù)位信號有效時，生成滿足MPI總線要求的復(fù)位信號并發(fā)送到MPI總線的復(fù)位信號線上。為了對外圍器件通過MPI總線發(fā)送的中斷信號進(jìn)行處理，該方法還包括當(dāng)外圍器件使MPI總線上的中斷信號有效時，生成中斷請求信號并發(fā)送到微處理器的控制總線上；當(dāng)微處理器拒絕響應(yīng)中斷請求信號時，屏蔽MPI總線上的中斷信號。本發(fā)明實(shí)施例提供的微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置及方法，采用串并數(shù)據(jù)轉(zhuǎn)換的方式實(shí)現(xiàn)了微處理器通過系統(tǒng)總線訪問外圍器件的MPI,在微處理器不具有MPI總線的前提下，可以與外圍器件的MPI總線進(jìn)行數(shù)據(jù)通信，使系統(tǒng)設(shè)計時微處理器的選擇不受限制，給系統(tǒng)設(shè)計工作帶來了極大的便利。明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。權(quán)利要求1、一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換裝置，其特征在于，包括控制信號處理模塊用于接收微處理器通過控制總線發(fā)送的控制信號，在所述控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的微處理器接口MPI總線上的片選信號有效；讀寫操作模塊用于在所述控制信號中的寫操作信號有效時，接收并存儲微處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，在所述控制信號中的讀操作信號有效時，將存儲的第二并行數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上；并行與串行數(shù)據(jù)轉(zhuǎn)換模塊用于在所述控制信號中的寫操作信號有效時，將所述讀寫操作模塊中存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到所述MPI總線的數(shù)據(jù)輸入信號線上，在所述控制信號中的讀操作信號有效時，從所述MPI總線的數(shù)據(jù)輸出信號線上接收與所述數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲到所述讀寫操作模塊中，形成所述第二并行數(shù)據(jù)。2、如權(quán)利要求1所述的裝置，其特征在于，所述讀寫操作模塊包括寫寄存器和讀寄存器，其中所述寫寄存器用于在所述控制信號中的寫操作信號有效時，接收并存儲所述第一并行數(shù)據(jù)，以及所述并行與串行數(shù)據(jù)轉(zhuǎn)換模塊用于將所述寫寄存器中存儲的第一并行數(shù)據(jù)逐位依次發(fā)送到所述MPI總線的數(shù)據(jù)輸入信號線上，所述微處理器通過控制總線發(fā)送寫操作信號時，還通過地址總線發(fā)送所述寫寄存器的訪問地址信息以選定所述寫寄存器；所述并行與串行數(shù)據(jù)轉(zhuǎn)換模塊用于當(dāng)所述控制信號中的讀操作信號有效時，將接收到的所述一組串行數(shù)據(jù)逐位依次存儲到所述讀寄存器中，形成所述第二并行數(shù)據(jù)，以及所述讀寄存器用于將存儲的所述第二并行數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上，所述微處理器通過控制總線發(fā)送讀操作信號時，還通過地址總線發(fā)送所述讀寄存器的訪問地址信息以選定所述讀寄存器。3、如權(quán)利要求l所述的裝置，其特征在于，所述裝置還包括MPI片選寄存器，其中所述控制信號處理模塊還用于在所述控制信號中的讀操作信號或者寫操作信號有效時，設(shè)置所述MPI片選寄存器中的片選信號，使所述MPI總線上的片選信號有效，否則設(shè)置所述MPI片選寄存器中的片選信號，使所述MPI總線上的片選信號無效；以及所述MPI片選寄存器用于向所述MPI總線的片選信號線發(fā)送片選信號。4、如權(quán)利要求l、2或3所述的裝置，其特征在于，所述裝置還包括分頻電路模塊用于對接收到的高頻時鐘信號進(jìn)行分頻，轉(zhuǎn)換為滿足MPI總線要求的低頻時鐘信號并發(fā)送到所述MPI總線的時鐘信號線上。5、如權(quán)利要求4所述的裝置，其特征在于，所述裝置還包括晶體振蕩器，用于生成所述高頻時鐘信號；或者，所述高頻時鐘信號由所述微處理器提供。6、如權(quán)利要求l、2或3所述的裝置，其特征在于，所述裝置還包括復(fù)位寄存器，其中所述控制信號處理模塊還用于在所述控制信號中的復(fù)位信號有效時，設(shè)置所述復(fù)位寄存器，以生成滿足MPI總線要求的復(fù)位信號，所述微處理器通過控制總線發(fā)送復(fù)位信號時，還通過地址總線發(fā)送所述復(fù)位寄存器的訪問地址信息以選定所述復(fù)位寄存器；以及所述復(fù)位寄存器用于向所述MPI總線的復(fù)位信號線發(fā)送所述滿足MPI總線要求的復(fù)位信號。7、如權(quán)利要求l、2或3所述的裝置，其特征在于，所述裝置還包括中斷查詢寄存器，其中所述控制信號處理模塊還用于當(dāng)外圍器件使所述MPI總線上的中斷信號有效時，設(shè)置所述中斷查詢寄存器，以生成中斷請求信號；以及所述中斷查詢寄存器用于向所述控制總線發(fā)送所述中斷請求信號。8、如權(quán)利要求7所述的裝置，其特征在于，所述裝置還包括中斷屏蔽寄存器，其中當(dāng)所述微處理器拒絕響應(yīng)中斷請求信號時，所述微處理器通過地址總線發(fā)送所述中斷屏蔽寄存器的訪問地址信息以選定所述中斷屏蔽寄存器，并通過數(shù)據(jù)總線設(shè)置所述中斷屏蔽寄存器；以及所述控制信號處理模塊還用于在所述中斷屏蔽寄存器被設(shè)置時，屏蔽所述MPI總線上的中斷信號。9、一種微處理器系統(tǒng)總線與微處理器接口總線轉(zhuǎn)換方法，其特征在于，包括接收微處理器通過控制總線發(fā)送的控制信號，在所述控制信號中的讀操作信號或者寫操作信號有效時，使外圍器件的微處理器接口MPI總線上的片選信號有效；在所述控制信號中的寫操作信號有效時，接收并存儲」微處理器通過數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，以及將存儲的所述第一并行數(shù)據(jù)逐位依次發(fā)送到所述MPI總線的數(shù)據(jù)輸入信號線上；在所述控制信號中的讀操作信號有效時，從所述MPI總線的數(shù)據(jù)輸出信號線上接收與所述數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲，形成第二并行數(shù)據(jù)，以及將存儲的所述第二并行數(shù)據(jù)發(fā)送到所述數(shù)據(jù)總線上。10、如權(quán)利要求9所述的方法，其特征在于，還包括對接收到的高頻時鐘信號進(jìn)行分頻，轉(zhuǎn)換為滿足所述MPI總線要求的低頻時鐘信號并發(fā)送到所述MPI總線的時鐘信號線上。11、如權(quán)利要求9或IO所述的方法，其特征在于，還包括在所述控制信號中的復(fù)位信號有效時，生成滿足MPI總線要求的復(fù)位信號并發(fā)送到所述MPI總線的復(fù)位信號線上。12、如權(quán)利要求9或IO所述的方法，其特征在于，還包括當(dāng)外圍器件使所述MPI總線上的中斷信號有效時，生成中斷請求信號并發(fā)送到所述控制總線上。13、如權(quán)利要求12所述的方法，其特征在于，還包括當(dāng)所述微處理器拒絕響應(yīng)中斷請求信號時，屏蔽所述MPI總線上的中斷信號。全文摘要本發(fā)明公開了一種微處理器系統(tǒng)總線與MPI總線轉(zhuǎn)換裝置及方法，實(shí)現(xiàn)微處理器通過系統(tǒng)總線與外圍器件的MPI總線進(jìn)行數(shù)據(jù)通信。該裝置中，控制信號處理模塊用于接收控制總線發(fā)送的控制信號，在控制信號中的讀操作信號或者寫操作信號有效時，使MPI總線上的片選信號有效；讀寫操作模塊用于在寫操作信號有效時，接收并存儲數(shù)據(jù)總線發(fā)送的第一并行數(shù)據(jù)，在讀操作信號有效時，將存儲的第二并行數(shù)據(jù)發(fā)送到數(shù)據(jù)總線上；并行與串行數(shù)據(jù)轉(zhuǎn)換模塊用于在寫操作信號有效時，將第一并行數(shù)據(jù)逐位依次發(fā)送到MPI總線上；在讀操作信號有效時，從MPI總線上接收與數(shù)據(jù)總線位數(shù)相同的一組串行數(shù)據(jù)并逐位依次存儲到讀寫操作模塊中，形成第二并行數(shù)據(jù)。文檔編號G06F13/38GK101299207SQ20081011511公開日2008年11月5日申請日期2008年6月17日優(yōu)先權(quán)日2008年6月17日發(fā)明者明畢申請人:北京星網(wǎng)銳捷網(wǎng)絡(luò)技術(shù)有限公司