專利名稱：：一種片上dma結構及其實現(xiàn)方法
技術領域：
：本發(fā)明涉及高性能處理器領域，特別涉及到一種片上DMA結構及其實現(xiàn)方法。技術背景數(shù)據(jù)吞吐能力是高性能處理器設計中的關鍵問題。為了提高高性能處理器數(shù)據(jù)的吞吐能力通常的辦法是增加處處理器的數(shù)據(jù)通路位寬或提高數(shù)據(jù)的吞吐頻率。這兩種方法都存在著不足第一種方法，通過增加數(shù)據(jù)位寬提高吞吐能力，處理器的引腳數(shù)會激增，影響處理器的可靠性；第二種辦法，提高數(shù)據(jù)的吞吐頻率，會直接導致處理器的處理功耗過高。因此在設計高性能處理器中，可以采用增加片上DMA(DirectMemoryAccess)的方法，來提高高性能處理器的數(shù)據(jù)吞吐能力。DMA(DriectMemoryAccess)技術本身是一種代替微處理器完成存儲器與外部設備或存儲器之間大量數(shù)據(jù)傳送的方法，也稱直接存儲器存取方法。在微機系統(tǒng)內(nèi)，外設與內(nèi)存間的數(shù)據(jù)傳送通常是通過CPU執(zhí)行一段程序來實現(xiàn)的，但利用DMA技術則可不用CPU介入就能實現(xiàn)外設與內(nèi)存之間數(shù)據(jù)的直接傳送。DMA的主要優(yōu)點是當需要把一個外設的大量數(shù)據(jù)送到指定內(nèi)存時，它可以自動完成傳送任務，也就是說外設發(fā)出一個DMA請求，則DMA電路暫停CPU的操作，并控制外設與內(nèi)存之間進行一次傳數(shù)，然后再讓CPU繼續(xù)執(zhí)行程序，這樣就使CPU節(jié)省了大量對外設的查詢時間，從而提高了系統(tǒng)的整體性能。DMA的產(chǎn)品主要有美國英特爾公司(Intel)生產(chǎn)的8237芯片和82258系統(tǒng)。由于沒有中斷處理功能和系統(tǒng)總線接口功能，8237和82258在系統(tǒng)中使用時，需要中斷控制器(8259)和設計系統(tǒng)接口輔助邏輯，這使得系統(tǒng)應用很繁瑣，而且這種DMA的工作結構和實現(xiàn)方式也降低了應用系統(tǒng)的可靠性。隨著微電子技術的發(fā)展，單芯片的集成度不斷提高，在這樣的實現(xiàn)條件下，出現(xiàn)了在高性能微處理器中嵌入DMA來提高數(shù)據(jù)吞吐能力的產(chǎn)品。主要是美國德州儀器公司(TexasInstrument,Tl)設計的MSP430微控器系列以及TMS320X240系列產(chǎn)品。這些產(chǎn)品應用資料中對于DMA的描述都是/人應用方法上介紹居多，至于其結構和具體實現(xiàn)方式等都未見有詳細描述。國內(nèi)對于高性能處理器的研究近些年也才展開，關于在自主設計的高性能處理器中使用片上DMA的介紹，未見報道。國內(nèi)關于DMA的資料也大多是針對8237和82258以及L82C37A等產(chǎn)品如何使用的心得和介紹。這些DMA產(chǎn)品應用范圍窄、應用復雜，難以集成到自主設計的片上處理器系統(tǒng)中。本發(fā)明是以自主設計的32位高性能數(shù)字信號處理器SMDSP為背景，在SMDSP上設計了一種片上DMA的結構及其實現(xiàn)方法。由于它結構簡單、實現(xiàn)方便，因此易于應用到其它高性能處理器的設計中。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種廣泛適用的片上DMA的結構及其實現(xiàn)方法。而且結構簡單，實現(xiàn)方便。本發(fā)明所采取的技術方案是一種片上DMA結構，其特征在于包括寄存器組，在DMA工作前由CPU通過外設數(shù)據(jù)總線對寄存器組進行初始化配置，確定DMA的工作狀態(tài)、數(shù)據(jù)的地址值和即將要傳輸數(shù)據(jù)的個數(shù)；優(yōu)先級仲裁單元，當CPU和DMA之間發(fā)生讀寫沖突時，DMA/CPU優(yōu)先級仲裁才艮據(jù)當前的傳輸狀態(tài)和CPU的中斷控制器傳來的信號進行判斷，是否把控制權交給DMA，當DMA取得優(yōu)先權進行數(shù)據(jù)傳輸時，根據(jù)DMA內(nèi)部通道的數(shù)量決定是否需要仲裁，當DMA內(nèi)部通道為兩個或兩個以上時，優(yōu)先.級仲裁單元進行仲裁，決定哪個通道進行數(shù)據(jù)傳輸工作；DMA數(shù)據(jù)緩沖寄存器，用于緩沖存儲低速的數(shù)據(jù)I/O設備向DMA發(fā)送的數(shù)據(jù)，使得DMA的數(shù)據(jù)傳輸速率和CPU的處理速率相匹配；中斷設置和接收單元，一是當DMA傳輸完成時利用該單元在系統(tǒng)中斷寄存器中設置相應中斷標志位表示一次數(shù)據(jù)傳輸完成，CPU可根據(jù)該中斷標志位進行相應處理；二是當數(shù)據(jù)I/O設備就緒時會對系統(tǒng)發(fā)送請求傳輸數(shù)據(jù)的中斷請求信號，該中斷請求信號由中斷設置和接收單元接收并對系統(tǒng)中斷寄存器的相應中斷標志位進行設置，CPU根據(jù)該中斷標志位進行DMA工作方式的配置并啟動DMA進行數(shù)據(jù)傳輸工作；加/減1控制邏輯，通過CPU對寄存器組中的全局狀態(tài)控制寄存器的配置，力口/減1控制邏輯實現(xiàn)對寄存器組中數(shù)據(jù)寄存器的修改，即實現(xiàn)加1或減1或保持不變的操作；DMA總線，包括DMA地址總線和DMA數(shù)據(jù)總線，DMA地址總線上傳送的是要讀出或?qū)懭霐?shù)據(jù)在存儲器中的起始地址；DMA數(shù)據(jù)總線上傳送的是要讀出或?qū)懭氲臄?shù)據(jù)，它傳輸?shù)臄?shù)據(jù)經(jīng)過DMA數(shù)據(jù)緩沖寄存器中轉后傳送到內(nèi)部或外部存儲器。當DMA內(nèi)部通道為兩通道DMAO和DMA1時，所述的中斷設置和接收單元的電路結構為測試信號TEST1和外部中斷信號EINT經(jīng)過控制信號C1和控制信號C2控制的二選一選擇器M21—1后接反向器inv—1的輸入，inv一1的輸出接二輸入與門and2—1的輸入，二^r入與門and2—1的輸出才妄到二輸入或非門nor2_1的一個輸入端，二輸入或非門nor2—1的輸出作為三與非門nand3_1的一個輸入端，電路復位信號RESET接到二輸入或非門nor2一1的另一個輸入端，全局控制寄存器的最低兩位信號START[1]和START[O]接二輸入或非門nor2—2后接反向器inv—2，反向器inv—2的輸出接到三與非門nand3—1的第二個輸入端；用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE經(jīng)過反向器inv—3輸出到三與非門nand3—1的第三個輸入端；三與非門nand3一1的輸出接控制信號C3和控制信號C4控制的二選一選擇器M21—2的一個輸入端，測試信號TEST2接選擇器M21—2的另一個輸入端，選擇器M21—2的輸出接由inv一4和inv—5組成的鎖存器，鎖存器的一個輸出端為中斷標志信號INT一SIG，鎖存器的另一個輸出端接系統(tǒng)時鐘CLK控制的傳輸門TG后經(jīng)過反向器inv—6連接到二輸入與門and2—1的輸入端。當DMA內(nèi)部通道為兩通道DMA0和DMA1時，所述的DMA/CPU優(yōu)先級仲裁的電路結構為DMA內(nèi)部通道DMA1的全局控制寄存器的控制位信號DMA1—PRI[1]和使能信號DMA1—EN接二輸入與門and2—2的兩個輸入端，DMA內(nèi)部通道DMA0的全局控制寄存器的控制位信號DMA0—PRI[1]和使能信號DMAO—EN接二輸入與門and2—3的兩個輸入端；二輸入與門and2_2和二輸入與門and2—3的輸出端分別接到二輸入或非門nor2—3的兩個輸入端,二輸入或非門nor2—3的輸出經(jīng)反向器inv—8后接或門or2—2的輸入；狀態(tài)標識信號DMA1—ST和DMA0—ST接或門or2—1的兩個輸入，或門or2_1的輸出連到三與非門nand3—2的一個輸入端，使能信號DMA—EN接三與非門nand3—2)的另一個輸入，環(huán)形仲裁信號CIR經(jīng)過反向器inv—7取反后接三與非門nand3一2的第三個輸入端；三與非門nand3_2的輸出接反向器inv一9的輸入，反向器inv—9的輸出接或門or2—2的第二個輸入端；DMA內(nèi)部通道DMA1的全局控制寄存器的控制位信號DMA1—PRI和使能信號DMA1—EN接與門and2—4的兩個輸入，DMA內(nèi)部通道DMA0的全局控制寄存器的控制位信號DMAO—PRI[O]和使能信號DMAO—EN接與門and2—5的兩個輸入；與門and2_4和與門and2—5的兩個輸出接到二輸入或非門nor2—4的輸入，或非門nor2_4的輸出接反向器inv—10;反向器inv—10的輸出和或門or2—2的輸出接二輸入與非門nand2一1的輸入，二輸入與非門nand2—1的輸出接反向器inv—11,反向器inv—11的輸出為優(yōu)先級仲裁信號DMA/CPU—PRI。當DMA內(nèi)部通道為兩通道DMAO和DMA1時，所述的加/減1控制邏輯的電路結構為全局控制寄存器中的控制位INCSRC和DECSRC接二輸入同或門xnor2—1的輸入，二輸入同或門xnor2—1的輸出經(jīng)反向器inv—12接三輸入與非門nand3_3的第一個輸入端，用于切換DMA傳輸?shù)淖x寫操作的信號WRE經(jīng)反向器inv—13后接三輸入與非門nand3_3的第二個輸入端，用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE接三輸入與非門nand3一3的第三個輸入端；全局控制寄存器中的控制位INCDST和DECDST接二輸入同或門xnor2—2的輸入，二輸入同或門xnor2—2的輸出經(jīng)反向器invJ4接三輸入與非門nand3—4的第一個輸入端，用于切換DMA傳輸?shù)淖x寫操作的信號WRE接三輸入與非門nand3_4的第二個輸入端，用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE接三輸入與非門nand3—4的第三個輸入端；三輸入與非門nand3—3的輸出接反向器inv_15,反向器inv—15的輸出為允許或不允許對源地址寄存器進行加減運算的信號SRCAE;三輸入與非門門3^3_4的輸出接反向器inv一16，反向器inv—16的輸出為允許或不允許對目的地址寄存器進行加減運算的信號DSTAE;INCSRC與三輸入與非門nand3—3的輸出接二輸入或門or2—3的輸入；全局控制寄存器中的控制位INCSRC與三輸入與非門nand3—4的輸出接二輸入或門or2—4的輸入；二輸入或門or2—3的輸出和二輸入或門or2一4的輸出接二輸入與非門nand2_2的兩個輸入端，二輸入與非門nand2_2的輸出與系統(tǒng)時鐘CLK分別接二輸入與非門nand2一3的兩個輸入端，二輸入與非門nand2_3的輸出接反向器inv—17,反向器inv—17的輸出為加1操作的控制信號INC;力。1操作的控制信號INC接反向器inv_18的輸入，反向器inv—18的輸出為減1操作的控制信號DEC。一種片上DMA實現(xiàn)方法，其特;f正在于DMA內(nèi)部通道至少為一個，當DMA內(nèi)部通道為兩個或兩個以上時，每個通道的實現(xiàn)方法相同，所述DMA內(nèi)部通道的實現(xiàn)方法如下(1)在DMA進行數(shù)據(jù)傳輸開始前，CPU先通過外設數(shù)據(jù)總線對DMA通道內(nèi)部的寄存器組進行初始化配置。配置過程即外設地址總線上的值經(jīng)地址譯碼器的譯碼產(chǎn)生寫使能信號，用于對DMA寄存器組中的一個寄存器進行寫操作，外設數(shù)據(jù)總線上的配置數(shù)據(jù)在寫使能信號有效時寫入到相應的寄存器中，一個寄存器的配置完成。CPU要DMA寄存器組中的每個寄存器進行配置后，即完成整個DMA的初始化配置。(2)根據(jù)CPU對通道內(nèi)部的寄存器組中的全局狀態(tài)控制寄存器的初始化配置，力口/減1控制邏輯對通道內(nèi)的力口/減1模塊進行控制，實現(xiàn)對寄存器組中的數(shù)據(jù)寄存器進4于加1或減1或保持不變的操作；(3)根據(jù)優(yōu)先級仲裁單元、中斷接收和設置單元判斷結果控制選通器將哪路數(shù)據(jù)傳輸?shù)紻MA地址總線上，進行數(shù)據(jù)讀取，當數(shù)據(jù)地址已經(jīng)上了DMA地址總線后，數(shù)據(jù)會緊隨其后從存儲器搬運到相應通道內(nèi)部的數(shù)據(jù)緩沖寄存器中，到DMA數(shù)據(jù)總線上；(4)通過比較器的輸出來判斷傳輸個數(shù)寄存器的值是否為0,即是否傳輸完畢，當傳輸完畢時，比較器會觸發(fā)中斷接收和設置模塊產(chǎn)生中斷信號給CPU，告知數(shù)據(jù)傳輸結束，交還總線使用權，至此，一次DMA數(shù)據(jù)傳送過程完成。當所DMA內(nèi)部通道為兩個通道DMAO和DMA1時，其中所述通道DMAO的實現(xiàn)方法如下(1)在DMA進行數(shù)據(jù)傳輸開始前，CPU通過外設數(shù)據(jù)總線對通道DMAO內(nèi)部的寄存器組進行初始化配置；CPU通過外設地址總線經(jīng)地址譯碼器的譯碼產(chǎn)生控制配置通道DMAO寄存器組的信號，CPU控制并選擇通過第一選通器的寄存器輸入到DMAO力口/減1模塊的信號；(2)根據(jù)CPU對通道DMAO內(nèi)部的寄存器組中的全局狀態(tài)控制寄存器的初始化配置，DMAO力口/減1控制邏輯對通道內(nèi)的DMAO力口/減1模塊進行控制，對傳輸計數(shù)寄存器、目的地址寄存器和源地址寄存器進行加1或減1或保持不變的操作；(3)根據(jù)優(yōu)先級仲裁單元、DMAO中斷設置模塊和DMAO狀態(tài)位讀寫模塊的判斷結果控制第三選通器將哪路數(shù)據(jù)傳輸?shù)紻MA地址總線上，進行數(shù)據(jù)讀取，當數(shù)據(jù)地址已經(jīng)上了DMA地址總線后，數(shù)據(jù)會緊隨其后從存儲器搬運到DMAO內(nèi)部的數(shù)據(jù)緩沖寄存器中，再根據(jù)優(yōu)先級仲裁單元的仲裁結果來選擇將DMO通道或者DMA1通道的數(shù)據(jù)經(jīng)過第四選通器傳送到DMA凄t據(jù)總線上；(4)通過DMA0比較器的輸出來判斷傳輸個數(shù)寄存器的值是否為0,即是否傳輸完畢，當傳輸完畢時，DMA0比較器會觸發(fā)DMA0中斷設置模塊產(chǎn)生DMA0中斷信號DINT0給CPU，告知數(shù)據(jù)傳輸結束，交還總線使用權，至此，一次DMA數(shù)據(jù)傳送過程完成。所述的DMA通過兩個通道DMA0和DMA1之間的優(yōu)先級仲裁決定由哪個通道進行數(shù)據(jù)傳輸，優(yōu)先級仲裁的實現(xiàn)方法有兩種固定優(yōu)先級和輪轉優(yōu)先級。固定優(yōu)先級是默認DMAO或DMA1具有更高優(yōu)先級，而輪轉優(yōu)先級是4艮據(jù)最近服務的通道優(yōu)先級降到最低的原則進行仲裁，這是^f艮據(jù)全局狀態(tài)控制寄存器中的相應位進行i殳定的。本發(fā)明與現(xiàn)有技術相比的有益效果(1)本發(fā)明的片上DMA結構及其實現(xiàn)方法簡單，與其它功能部件的時序配合容易，提高了DMA工作的可靠性。(2)本發(fā)明的片上DMA具有自己的優(yōu)先級仲裁和中斷設置與接收單元，盡可能的減輕了CPU的負擔，使兩者傳輸數(shù)據(jù)速率相匹配。(3)本發(fā)明的片上DMA有自己獨立的數(shù)據(jù)和地址總線，可以傳輸32位數(shù)據(jù)。圖1是本發(fā)明片上DMA結構示意圖；圖2是本發(fā)明的片上DMA實現(xiàn)方法流程圖；圖3是本發(fā)明的一種中斷設置和接收單元結構示意圖；圖4是本發(fā)明的一種DMA/CPU優(yōu)先級仲裁結構示意圖；圖5是本發(fā)明的一種加/減1控制邏輯結構示意圖。具體實施方式一種片上DMA的實現(xiàn)方法，DMA的結構如圖1所示。其中，DMA寄存器組是由DMA全局狀態(tài)控制寄存器、源地址寄存器、目的地址寄存器和傳輸個數(shù)寄存器組成，在DMA開始工作前首先由CPU通過外設總線對寄存器組中的全局狀態(tài)控制寄存器、源地址和目的地址寄存器和傳輸個數(shù)寄存器進行初始化配置，即確定DMA的工作狀態(tài)(如優(yōu)先級仲裁模式和讀寫同步方式)、數(shù)據(jù)的起始地址值(即待讀出的數(shù)據(jù)在存儲器中的首地址)、數(shù)據(jù)的目的地址值(即待寫入的數(shù)據(jù)在目的存儲器中的首地址)和待傳輸數(shù)據(jù)的個數(shù)。優(yōu)先級仲裁單元包括CPU/DMA之間的優(yōu)先級仲裁和DMA內(nèi)部兩通道DMA0和DMA1之間的優(yōu)先級仲裁，當CPU和DMA之間發(fā)生讀寫沖突時，用該模塊進行仲裁即確定CPU總線控制權，當DMA取得優(yōu)先權進行數(shù)據(jù)傳輸時，DMA1和DMAO兩通道需要進行仲裁即決定哪個通道進行數(shù)據(jù)傳輸工作。DMA數(shù)據(jù)緩沖寄存器，用于緩沖存儲低速的數(shù)據(jù)I/O設備向DMA發(fā)送的數(shù)據(jù)，通過DMA數(shù)據(jù)緩沖寄存器的作用，使得DMA的數(shù)據(jù)傳輸速率和CPU的處理速率相匹配。中斷設置和接收單元，一是當DMA傳輸完成時利用該單元在系統(tǒng)中斷寄存器中設置相應中斷標志位表示一次數(shù)據(jù)傳輸完成，CPU可根據(jù)該中斷標志位進行相應處理;二是當數(shù)據(jù)I/O設備就緒時會對系統(tǒng)發(fā)送請求傳輸數(shù)據(jù)的中斷請求信號，該中斷請求信號由DMA的中斷設置和接收單元接收并對系統(tǒng)中斷寄存器的相應中斷標志位進行設置，CPU根據(jù)該中斷標志位進行DMA工作方式的配置并啟動DMA進行數(shù)據(jù)傳輸工作。加/減1控制邏輯通過對全局狀態(tài)控制寄存器的配置，對源地址寄存器、目的地址寄存器和傳輸個數(shù)寄存器進行修改，即進行相應的加1或者/減1的操作。DMA總線，包括DMA地址總線和DMA數(shù)據(jù)總線。DMA地址總線(24位)上傳送的是要讀出或?qū)懭霐?shù)據(jù)在存儲器中的起始地址，它傳輸?shù)牡刂穬?nèi)容由源地址和目的地址寄存器提供；DMA數(shù)據(jù)總線(32位)上傳送的是要讀出或?qū)懭氲臄?shù)據(jù)，它傳輸?shù)臄?shù)據(jù)經(jīng)過DMA數(shù)據(jù)緩沖寄存器中轉后傳送到目的存儲器。DMA全局控制寄存器的位寬為16位，結構如下表1所示。表1全局控制寄存器的位寬<table>tableseeoriginaldocumentpage15</column></row><table>DMA全局控制器的功能位定義如下表2所示。表2DMA全局控制器的狀態(tài)位定義縮寫復位值名稱描述START00DMA啟動控制控制DMA開始和停止狀態(tài)，在沒有丟失數(shù)據(jù)的情況下停止DMA傳輸下表為START位的組合和DMA的操作BitlbitO功能00DMA的讀或?qū)懸呀?jīng)完成；忽略任何數(shù)據(jù)的讀，取消任何待定的讀或?qū)?。DMA被復位準備下一次傳輸?shù)拈_始(復位值)01在DMA停止以前完成已開始的一個字讀或?qū)憽Ｈ绻x或?qū)憶]有開始，那么不再有讀和寫發(fā)生10在DMA停止以前完成已開始的數(shù)據(jù)塊的傳輸(包括讀和寫)如果沒有數(shù)據(jù)塊傳輸，那么不再有讀和寫發(fā)生I1DMA從復位狀態(tài)或前一個狀態(tài)重新啟動。當DMA—次傳輸完成，START位保持在ll在以下任一個條件時，設置START位為ll重新開始傳i5。當傳送計數(shù)器的設置的值不為OXOTC位為OSTAT00DMA狀態(tài)STAT指定DMA的狀態(tài)并且每個周期都更新，下表為STAT位和DMA狀態(tài)bit3bit2功能00DMA在寫和讀之間被保持，這是復位時的值01DMA在讀和寫的中間被保持10保留11DMA忙,包括DMA執(zhí)行讀或?qū)?等待源同步中斷、等待目的同歩中斷INCSRC0DMA源地址遞增當INCSRC=1，源地址在每次讀后遞增DECSRC0DMA源地址遞減當DECSRC-l,源地址在每次讀后遞減當INCSRC=DECSRC,每次讀后不修改源地址INCDST0DMA目的地址遞增當INCDST=1,目的地址在每次被寫后遞增DECDST0DMA目的地址遞減當DECDST-l,目的地址在每次被寫后遞減當INCDST=DECDST,每次寫后不修改目的地址。SYNC0DMA同步模式源地址和目的地址的同步方式下表概述SYNC位和DMA同步Bit9Bit8功能00不同步，忽略中斷(復位值)01源地址同步。當中斷發(fā)生時，執(zhí)行讀10目的地址同步。當中斷發(fā)生時，執(zhí)行寫11源地址同步和目的地址同步。當中斷發(fā)生時，執(zhí)行讀；下一個中斷發(fā)生時，執(zhí)行寫TC0DMA傳輸模式影響傳送計數(shù)器的操作。當TC-0,傳送計數(shù)變?yōu)?時，不終止傳輸當TC=1,t傳送計數(shù)變?yōu)?時，終止傳輸TCINT0DMA傳送計數(shù)器中斷當TCINT-l,傳送計數(shù)器為0時，設置DMA中斷。當TCINT-O,傳送計數(shù)器為0時，不設置DMA中斷。PRI00CPU/DMA優(yōu)先模式PRI位定義CPU/DMA優(yōu)先級Bitl3Bitl2功能00CPU優(yōu)先級高于DMA(這也是復位值)01保留10優(yōu)先級輪流1'lDMA優(yōu)先級高于CPUPRIORITYMODE0DMA通道優(yōu)先級模式當PRIORITYMODE=0,兩個DMA通道優(yōu)先級固定，即通道0—直優(yōu)先于通道l當prioritymode=1,兩個DMA通道優(yōu)先權輪流。復位后DMA通道o優(yōu)先，復位后，最近使用的通道(不論是讀還是寫)具有更低的優(yōu)先級圖2為DMA的實現(xiàn)方法流程圖，DMA為左右對稱的雙通道，下面以DMAO通道為例進行說明第一步，在DMA進行數(shù)據(jù)傳輸開始前，CPU通過外設數(shù)據(jù)總線(32bit)對DMAO內(nèi)部的寄存器組(包括全局狀態(tài)控制寄存器、源地址和目的地址寄存器、傳輸計數(shù)寄存器等)進行初始化配置，即確定DMA的工作方式(如優(yōu)先級仲裁模式和讀寫同步方式)、數(shù)據(jù)的起始地址值(即待讀出的數(shù)據(jù)在存儲器中的首地址)、數(shù)據(jù)的目的地址值(即待寫入的數(shù)據(jù)在目的存儲器中的首地址)和待傳輸數(shù)據(jù)的個數(shù)。另外通過外設地址總線(24bit)經(jīng)DMAO地址譯碼器的譯碼產(chǎn)生控制配置DMAO寄存器組的信號以及控制選擇哪組寄存器通過第一選通器輸入到DMAO力口/減1模塊的信號。第二步，根據(jù)DMAO全局狀態(tài)控制寄存器的初始配置，DMA0力口/減1控制邏輯會對DMAO力。/減1模塊進行控制，對操作數(shù)(數(shù)據(jù)源地址寄存器、數(shù)據(jù)目的地址寄存器和數(shù)據(jù)傳輸個數(shù)寄存器)進行加1、減1或保持不變的操作。第三步，根據(jù)DMAO優(yōu)先級仲裁模塊、處理外部中斷信號EINTO的同步控制模塊和狀態(tài)位讀寫模塊的判斷結果控制第三選通器將哪路數(shù)據(jù)傳輸?shù)紻MA地址總線上，進行數(shù)據(jù)讀取。當數(shù)據(jù)地址已經(jīng)上了DMA地址總線后，數(shù)據(jù)會緊隨其后從存儲器搬運到DMA內(nèi)部的數(shù)據(jù)緩沖寄存器，在根據(jù)狀態(tài)位的判斷和優(yōu)先級控制模塊的仲裁結果來選擇將哪條通道(DMA0/DMA1)傳送的數(shù)據(jù)經(jīng)過第四選通器放到DMA數(shù)據(jù)總線上。第四步，通過DMAO比較器的輸出來判斷DMAO傳輸個數(shù)寄存器的值是否為0(即是否傳輸完畢)，當傳輸完畢時，它會觸發(fā)DMAO中斷設置模塊產(chǎn)生DMAO中斷信號DINTO給CPU告知數(shù)據(jù)傳輸結束，交還總線使用權。這樣，一次DMA數(shù)據(jù)傳送過程完成。需要進一步說明的是DMA通過DMAO和DMA1兩個通道進行數(shù)據(jù)傳輸，具體的實現(xiàn)方式有兩種固定優(yōu)先級和輪轉優(yōu)先級，前者是默認DMAO或DMA1有更高優(yōu)先級，而后者是根據(jù)最近服務的通道優(yōu)先級降到最低的原則進行仲裁，這是根據(jù)全局狀態(tài)控制寄存器中的相應位進行設定的；此外，當DMA和CPU之間產(chǎn)生了凝:據(jù)傳輸沖突時，其DMA/CPU優(yōu)先級仲裁單元會沖艮據(jù)當前的傳輸狀態(tài)和CPU的中斷控制器傳來的信號進行判斷，是否把控制權交給DMA。中斷接收電^各結構，如圖3所示信號TEST1和EINT經(jīng)過在C1和C2控制的二選一選4奪器M21—1后接反向器invj的輸入，inv—1的輸出接入二輸入與門and2—1的輸入，二輸入與門and2_1的輸出接到二輸入或非門后輸出到三與非nand3—1的一個輸入端。RESET接到二輸入或非門nor2_1的另一個輸入。START[1]、START[O]接二輸入或非門nor2_2后接反向器inv—2,其輸出接到三與非nand3—1的第二個輸入端。DMAE接反向器inv—3輸出到三與非nand3—1的第三個輸入端。三與非nand3—1的輸出接C3和C4控制的二選一選擇器M21—2的其中一個輸入，另一個輸入為TEST2。二選一選擇器M21—2的輸入接入由inv—4和inv—5組成的鎖存器，該鎖存器輸出為INT_SIG,并接由CLK控制的傳輸門TG后經(jīng)過反向器inv—6連接到二輸入與門and2—1的輸入。其中TEST1和EINT分別是測試和外部中斷信號，經(jīng)過由C1、C2控制的二選一的多路選擇器輸出到反饋環(huán)。當電路復位時，RESET-1,將與或非門的一個輸入信號置1，數(shù)據(jù)結果由反饋保持復位值。輸入信號START[1:0]是全局控制寄存器的最低兩位，控制DMA傳輸?shù)膯优c停止。當START[1:0]-00時，中止所有正在進行的傳輸，準備重新進行新一次的DMA傳輸。輸入信號DMAE用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道，當DMA完成某一次讀寫操作時，該DMA通道空閑，DMAE=0，等待下一次同步中斷的出現(xiàn)。如果DMA控制器被設置為無同步的工作模式下，則只要某通道被選中，則相應的DMAE保持為高電平。電路的輸出信號INT—SIG表示DMA傳輸啟動后，DMA控制器所等待的同步信號是否出現(xiàn)，該信號為高電平表示有同步中斷信號出現(xiàn)。DMA/CPU優(yōu)先級仲裁結構，如圖4所示DMA1—PRI[1]和DMA1—EN接二輸入與門and2—2的兩個輸入端，DMA0—PRI[1]和DMA0—EN接二輸入與門and2—3的兩個輸入端;二輸入與門and2—2和二輸入與門and2—3的兩個輸出接到二輸入或非門nor2一3的兩個輸入，二輸入或非門nor2_3的輸出經(jīng)反向器inv_8后接或門or2—2的輸入；DMA1_ST和DMA0—ST接或門or2—1的兩個輸入，或門or2—1的輸出連到三與非nand3—2的一個輸入端，DMA_EN接三與非nand3—2的另一個輸入，CIR經(jīng)過反向器inv一7取反后接三與非nand3一2的第三個輸入。三與非nand3一2的輸出接反向器jnv一9的輸入，反向器inv—9的輸出接或門or2—2的第二個輸入端。DMA1—PRI和DMA1—EN接與門and2—4的兩個輸入，DMA0—PRI和DMA0—EN接與門and2_5的兩個輸入；與門and2—4和與門and2—5的兩個輸出接到二輸入或非門nor2_4的輸入，或非門nor2—4的輸出接反向器inv—10。反向器inv一10的輸出和或門or2_2的輸出接二輸入與非門nand2—1的輸入，二輸入與非門nand2_1的輸出接反向器inv—11，反向器inv—11的輸出為DMA/CPU—PRI。其中，DMA控制器利用其內(nèi)部DMA總線傳輸數(shù)據(jù)，當與CPU的存取發(fā)生沖突時，仲裁是必不可少的。當它們之間不存在訪問沖突時，CPU和DMA控制器的存取是并行完成的。仲裁規(guī)則由DMA通道中的DMAPRI位(即全局狀態(tài)控制寄存器的第12位和第13位)界定，詳見表1。系統(tǒng)復位時，全局控制寄存器將被清零，系統(tǒng)默認CPU優(yōu)先。DMAPRI[1:0]是全局控制寄存器中的第13位與第12位，該值由用戶設置，在重新編程之前不發(fā)生變化。信號CIR為環(huán)形仲裁的結果，所謂環(huán)形仲裁，是指設置CPU和DMA通道的優(yōu)先級使它們輪流存取，當它們在連續(xù)的指令周期中發(fā)生訪問沖突時，CPU具有較高的優(yōu)先級；若在下一個指令周期中，兩者再次發(fā)生對同樣資源的訪問沖突時，DMA具有更高優(yōu)先級。CIR=1時，表示該模塊CPU有存取請求。若此時，DMA兩個通道中至少有一個對同一資源也提出了存取請求，則二者存在沖突。CPU或DMA的優(yōu)先級哪個較高是由全局狀態(tài)控制位DMAPRI決定。DMA/CPU_PRI=0代表CPU優(yōu)先級較高，DMA/CPU—PRI=1代表DMA優(yōu)先級較高)。力口/減1控制邏輯結構，如圖5所示INCSRC和DECSRC接二輸入同或門xnor2—1的輸入，二輸入同或門xnor2—1的輸出經(jīng)反向器invJ2接三輸入與非門nand3—3的第一個輸入，WRE經(jīng)反向器inv_13后接三輸入與非門nand3—3的第二個輸入，DMAE接三輸入與非門nand3—3的第三個輸入。INCDST和DECDST接二輸入同或門xnor2—2的輸入，二輸入同或門xnor2—2的輸出經(jīng)反向器inv—14接三輸入與非門nand3_4的第一個輸入，WRE接三輸入與非門nand3_4的第二個輸入，DMAE接三輸入與非門nand3—4的第三個輸入。三輸入與非門nand3—3的輸出接反向器inv—15,反向器invJ5的輸出為SRCAE。三輸入與非門nand3—4的輸出接反向器inv—16，反向器inv—16的輸出為DSTAE。INCSRC與三輸入與非門nand3—3的輸出接二輸入或門or2—3的輸入；INCDST與三輸入與非門nand3—4的輸出接二輸入或門or2—4的輸入。二輸入或門or2—3的輸出和二輸入或門or2—4的輸出接二輸入與非門nand2_2的兩個輸入端，二輸入與非門nand2—2的輸出與CLK分別接二輸入與非門nand2—3的兩個輸入端，二輸入與非門nand2—3的輸出接反向器inv—17，反向器inv—17的輸出為INC。INC接反向器inv—18的輸入，反向器inv—18的輸出為DEC。其中，INCSRC、DECSRC、INCDST、DECDST都是全局控制寄存器中的控制位，DMAE信號用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道，WRE信號用于切換DMA傳輸?shù)淖x寫操作。當WRE-0時，執(zhí)行讀才喿作，對源地址執(zhí)行加1、減1或不變操作；當WRE=1時，執(zhí)行寫操作，此時將對目的地址執(zhí)行加1、減1或不變操作。CNTE是與選通將傳輸個數(shù)值傳送到加/減1模塊的信號相反的信號，即當傳輸個數(shù)寄存器的值傳送到加/減1模塊中時，該CNTE=0，導致DEC=0，進行減1操作。在輸出信號中，SRCAE表示允許(1)或不允許(0)對源地址進行加減運算；DSTAE則表示允許(1)或不允許(0)對目的地址進行加減運算。信號DEC和INC是減1或加1的控制信號，用于控制加1/減1運算模塊，當輸出DEC=0時，執(zhí)行減1操作；當輸出INC=0時，執(zhí)行加1操作。上述是以兩個通道為例闡述了本發(fā)明的詳細實施情況，當DMA通道為一個時，實現(xiàn)將更容易，當DMA通道為多個時，根據(jù)兩個通道的詳細實施情況，根據(jù)用戶的實際需求可以對相應的具體結構等作適應性的變化，只要不脫離本發(fā)明權利要求書的描述范圍，都在本發(fā)明的保護范圍內(nèi)，因此，本發(fā)明是廣泛的。權利要求1、一種片上DMA結構，其特征在于包括寄存器組，在DMA工作前由CPU通過外設數(shù)據(jù)總線對寄存器組進行初始化配置，確定DMA的工作狀態(tài)、數(shù)據(jù)的地址值和即將要傳輸數(shù)據(jù)的個數(shù)；優(yōu)先級仲裁單元，當CPU和DMA之間發(fā)生讀寫沖突時，DMA/CPU優(yōu)先級仲裁根據(jù)當前的傳輸狀態(tài)和CPU的中斷控制器傳來的信號進行判斷，是否把控制權交給DMA，當DMA取得優(yōu)先權進行數(shù)據(jù)傳輸時，根據(jù)DMA內(nèi)部通道的數(shù)量決定是否需要仲裁，當DMA內(nèi)部通道為兩個或兩個以上時，優(yōu)先級仲裁單元進行仲裁，決定哪個通道進行數(shù)據(jù)傳輸工作；DMA數(shù)據(jù)緩沖寄存器，用于緩沖存儲低速的數(shù)據(jù)I/O設備向DMA發(fā)送的數(shù)據(jù)，使得DMA的數(shù)據(jù)傳輸速率和CPU的處理速率相匹配；中斷設置和接收單元，一是當DMA傳輸完成時利用該單元在系統(tǒng)中斷寄存器中設置相應中斷標志位表示一次數(shù)據(jù)傳輸完成，CPU可根據(jù)該中斷標志位進行相應處理；二是當數(shù)據(jù)I/O設備就緒時會對系統(tǒng)發(fā)送請求傳輸數(shù)據(jù)的中斷請求信號，該中斷請求信號由中斷設置和接收單元接收并對系統(tǒng)中斷寄存器的相應中斷標志位進行設置，CPU根據(jù)該中斷標志位進行DMA工作方式的配置并啟動DMA進行數(shù)據(jù)傳輸工作；加/減1控制邏輯，通過CPU對寄存器組中的全局狀態(tài)控制寄存器的配置，加/減1控制邏輯實現(xiàn)對寄存器組中數(shù)據(jù)寄存器的修改，即實現(xiàn)加1或減1或保持不變的操作；DMA總線，包括DMA地址總線和DMA數(shù)據(jù)總線，DMA地址總線上傳送的是要讀出或?qū)懭霐?shù)據(jù)在存儲器中的起始地址；DMA數(shù)據(jù)總線上傳送的是要讀出或?qū)懭氲臄?shù)據(jù)，它傳輸?shù)臄?shù)據(jù)經(jīng)過DMA數(shù)據(jù)緩沖寄存器中轉后傳送到內(nèi)部存儲器或外部存儲器。2、根據(jù)權利要求1所述的一種片上DMA結構，其特征在于-.當DMA內(nèi)部通道為兩通道DMAO和DMA1時，所述的中斷設置和接收單元的電路結構為測試信號TEST1和外部中斷信號EINT經(jīng)過控制信號C1和控制信號C2控制的二選一選擇器M21—1后接反向器irw_1的輸入，inv—1的輸出接二輸入與門and2一1的輸入，二輸入與門and2—1的輸出接到二輸入或非門nor2—1的一個輸入端，二輸入或非門nor2—1的輸出作為三與非門nand3—1的一個lt入端，電路復位信號RESET接到二輸入或非門nor2—1的另一個輸入端，全局控制寄存器的最低兩位信號START[1]和START[O]接二輸入或非門nor2一2后接反向器inv—2,反向器inv—2的輸出接到三與非門nand3—1的第二個輸入端；用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE經(jīng)過反向器inv—3輸出到三與非門nand3—1的第三個輸入端；三與非門nand3—1的輸出接控制信號C3和控制信號C4控制的二選一選擇器M21—2的一個輸入端，測試信號TEST2接選擇器M21—2的另一個輸入端，選擇器M21—2的輸出接由inv—4和inv—5組成的鎖存器，鎖存器的一個輸出端為中斷標志信號INT—SIG，鎖存器的另一個輸出端接系統(tǒng)時鐘CLK控制的傳輸門TG后經(jīng)過反向器inv—6連接到二輸入與門and2一1的輸入端。3、根據(jù)權利要求1所述的一種片上DMA結構，其特征在于當DMA內(nèi)部通道為兩通道DMA0和DMA1時，所述的DMA/CPU優(yōu)先級仲裁的電路結構為DMA內(nèi)部通道DMA1的全局控制寄存器的控制位信號DMA1—PRI[1]和使能信號DMA1—EN接二輸入與門and2—2的兩個輸入端，DMA內(nèi)部通道DMA0的全局控制寄存器的控制位信號DMA0—PRI[1]和使能信號DMA0—EN接二專俞入與門and2—3的兩個輸入端；二輸入與門and2—2和二$#入與門and2_3的輸出端分別接到二輸入或非門nor2—3的兩個輸入端，二輸入或非門nor2—3的輸出經(jīng)反向器inv—8后接或門or2—2的輸入；狀態(tài)標識信號DMA1一ST和DMA0—ST接或門or2—1的兩個輸入，或門or2_1的輸出連到三與非門nand3—2的一個輸入端，使能信號DMA—EN接三與非門nand3_2)的另一個輸入，環(huán)形仲裁信號CIR經(jīng)過反向器im^7取反后接三與非門nand3—2的第三個輸入端；三與非門nand3—2的輸出接反向器inv—9的輸入，反向器inv—9的輸出接或門or2—2的第二個輸入端；DMA內(nèi)部通道DMA1的全局控制寄存器的控制位信號DMA1—PRI[O]和使能信號DMA1—EN接與門and2—4的兩個輸入，DMA內(nèi)部通道DMAO的全局控制寄存器的控制位信號DMA0—PRI和使能信號DMAO—EN接與門and2—5的兩個輸入；與門and2—4和與門and2—5的兩個輸出接到二輸入或非門門0「2_4的輸入，或非門nor2—4的輸出接反向器inv—10;反向器inv—10的輸出和或門or2—2的輸出接二輸入與非門nand2—1的輸入，二輸入與非門nand2—1的輸出接反向器inv—11,反向器inv_11的輸出為優(yōu)先級仲裁信號DMA/CPU—PRI。4、根據(jù)權利要求1所述的一種片上DMA結構，其特征在于當DMA內(nèi)部通道為兩通道DMAO和DMA1時，所述的加/減1控制邏輯的電路結構為全局控制寄存器中的控制位INCSRC和DECSRC接二輸入同或門xnor2—1的輸入，二輸入同或門xnor2一1的輸出經(jīng)反向器inv—12接三輸入與非門nand3—3的第一個輸入端，用于切換DMA傳輸?shù)淖x寫操作的信號WRE經(jīng)反向器inv一13后接三輸入與非門nand3—3的第二個輸入端，用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE接三輸入與非門nand3一3的第三個輸入端；全局控制寄存器中的控制位INCDST和DECDST接二輸入同或門xnor2—2的輸入，二輸入同或門xnor2—2的輸出經(jīng)反向器inv—14接三輸入與非門nand3—4的第一個輸入端，用于切換DMA傳輸?shù)淖x寫操作的信號WRE接三輸入與非門nand3—4的第二個輸入端，用于選擇進行數(shù)據(jù)傳輸?shù)腄MA通道的輸入信號DMAE接三輸入與非門nand3—4的第三個輸入端；三輸入與非門nand3—3的輸出接反向器inv—15，反向器inv—15的輸出為允許或不允許對源地址寄存器進行加減運算的信號SRCAE;三輸入與非門nand3—4的輸出接反向器inv—16,反向器inv_16的輸出為允許或不允許對目的地址寄存器進行加減運算的信號DSTAE;INCSRC與三輸入與非門nand3—3的輸出接二輸入或門or2—3的輸入；全局控制寄存器中的控制位INCSRC與三輸入與非門nand3_4的輸出接二輸入或門or2—4的輸入；二輸入或門or23的輸出和二輸入或門or24的輸出接二輸入與非門nand2—2的兩個輸入端，二輸入與非門nand2—2的輸出與系統(tǒng)時鐘CLK分別接二輸入與非門nand2—3的兩個輸入端，二輸入與非門nand2—3的輸出接反向器inv—17，反向器inv—17的輸出為加1操作的控制信號INC;力口1操作的控制信號INC接反向器inv—18的輸入，反向器inv—18的輸出為減1操作的控制信號DEC。5、權利要求1所述的一種片上DMA結構的實現(xiàn)方法，其特征在于DMA內(nèi)部通道至少為一個，當DMA內(nèi)部通道為兩個或兩個以上時，每個通道的實現(xiàn)方法相同，所述DMA內(nèi)部通道的實現(xiàn)方法如下(1)在DMA進行數(shù)據(jù)傳輸開始前，CPU先通過外設數(shù)據(jù)總線對DMA通道內(nèi)部的寄存器組進行初始化配置，即外設地址總線上的值經(jīng)地址譯碼器的譯碼產(chǎn)生寫使能信號，用于對DMA寄存器組中的一個寄存器進行寫操作，外設數(shù)據(jù)總線上的配置凄t據(jù)在寫使能信號有效時寫入到相應的寄存器中，一個寄存器的配置完成，CPU要DMA寄存器組中的每個寄存器進行配置后，即完成整個DMA的初始化配置；(2)根據(jù)CPU對通道內(nèi)部的寄存器組中的全局狀態(tài)控制寄存器的初始化配置，力口/減1控制邏輯對通道內(nèi)的力口/減1模塊進行控制，實現(xiàn)對寄存器組中的數(shù)據(jù)寄存器進行加1或減1或保持不變的操作；(3)根據(jù)優(yōu)先級仲裁單元、中斷接收和設置單元的判斷結果控制選通器將哪路數(shù)據(jù)傳輸?shù)紻MA地址總線上，進行數(shù)據(jù)讀取，當數(shù)據(jù)地址已經(jīng)上了DMA地址總線后，數(shù)據(jù)會緊隨其后從存儲器搬運到相應通道內(nèi)部的數(shù)據(jù)緩沖寄存器中，再根據(jù)優(yōu)先級仲裁單元的仲裁結果來選擇將哪條通道傳送的數(shù)據(jù)經(jīng)過選通器放到DMA數(shù)據(jù)總線上；(4)通過比較器的輸出來判斷傳輸個數(shù)寄存器的值是否為0，即是否傳輸完畢，當傳輸完畢時，比較器會觸發(fā)中斷接收和設置單元產(chǎn)生中斷信號給CPU，告知數(shù)據(jù)傳輸結束，交還總線使用權，至此，一次DMA數(shù)據(jù)傳送過程完成。6、根據(jù)權利要求5所述的一種片上DMA實現(xiàn)方法，其特征在于當所DMA內(nèi)部通道為兩個通道DMA0和DMA1時，其中所述通道DMAO的實現(xiàn)方法如下:(1)在DMA進行數(shù)據(jù)傳輸開始前，CPU通過外設數(shù)據(jù)總線對通道DMAO內(nèi)部的寄存器組進行初始化配置；CPU通過外設地址總線經(jīng)地址譯碼器的譯碼產(chǎn)生控制配置通道DMAO寄存器組的信號，CPU控制并選擇通過第一選通器的寄存器輸入到DMAO力口/減1模塊的信號；初始化配置，DMAO力口/減1控制邏輯對通道內(nèi)的DMAO力口/減1模塊進行控制，對傳輸計數(shù)寄存器、目的地址寄存器和源地址寄存器進行加1或減1或保持不變的4喿作；(3)根據(jù)優(yōu)先級仲裁單元、DMAO中斷設置模塊和DMAO狀態(tài)位讀寫模塊的判斷結果控制第三選通器將哪路數(shù)據(jù)傳輸?shù)紻MA地址總線上，進行數(shù)據(jù)讀取，當數(shù)據(jù)地址已經(jīng)上了DMA地址總線后，數(shù)據(jù)會緊隨其后從存儲器搬運到DMAO內(nèi)部的數(shù)據(jù)緩沖寄存器中，再根據(jù)優(yōu)先級仲裁單元的仲裁結果來選擇將通道傳送的凄史據(jù)經(jīng)過第四選通器傳送到DMA數(shù)據(jù)總線上；(4)通過DMAO比較器的輸出來判斷傳輸個數(shù)寄存器的值是否為0,即是否傳輸完畢，當傳輸完畢時，DMAO比較器會觸發(fā)DMAO中斷設置模塊產(chǎn)生DMAO中斷信號DINTO給CPU,告知數(shù)據(jù)傳輸結束，交還總線使用權，至此，一次DMA數(shù)據(jù)傳送過程完成。7、根據(jù)權利要求6所述的一種片上DMA實現(xiàn)方法，其特征在于包括所述的DMA通過兩個通道DMA0和DMA1之間的優(yōu)先級仲裁決定由哪個通道進行數(shù)據(jù)傳輸，優(yōu)先級仲裁的實現(xiàn)方法有兩種固定優(yōu)先級和輪轉優(yōu)先級。固定優(yōu)先級是默認DMAO或DMA1具有更高優(yōu)先級，而輪轉優(yōu)先級是根據(jù)最近服務的通道優(yōu)先級降到最低的原則進行仲裁，這是根據(jù)全局狀態(tài)控制寄存器中的相應位進行設定的。全文摘要本發(fā)明公開了一種片上DMA結構及其實現(xiàn)方法，片上DMA結構包括DMA寄存器組，優(yōu)先級仲裁單元，DMA數(shù)據(jù)緩沖寄存器，中斷設置和接收單元，加/減1控制邏輯，片上DMA用于存儲器與存儲器之間數(shù)據(jù)傳輸?shù)耐ǖ罃?shù)據(jù)傳輸?shù)膶挾葹?2位，由于有其獨立的內(nèi)部地址和數(shù)據(jù)總線支持，所以可以實現(xiàn)CPU與DMA控制器的操作并發(fā)進行，且DMA傳輸速率與CPU相匹配；獨立的地址加/減1模塊控制源與目的地址寄存器和傳輸個數(shù)的自動增減；DMA內(nèi)部有兩種優(yōu)先級判斷模式，該DMA實現(xiàn)方法可廣泛地應用于高性能處理器的設計中，結構簡單、可靠。文檔編號G06F13/30GK101127018SQ20071017549公開日2008年2月20日申請日期2007年9月29日優(yōu)先權日2007年9月29日發(fā)明者寧趙,車德亮申請人:北京時代民芯科技有限公司;中國航天時代電子公司第七七二研究所