專利名稱：低功耗的高速收發(fā)器的制作方法
技術(shù)領(lǐng)域：
一般而言，本發(fā)明的至少某些實(shí)施例涉及收發(fā)器，更特定而言，涉及實(shí)施于一集成電路芯片上的高速、低功耗收發(fā)器。
背景技術(shù)：
為提高計(jì)算機(jī)系統(tǒng)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)系統(tǒng)的性能，已發(fā)展了全緩沖雙列存儲(chǔ)器模塊(FB-DIMM)。
FB-DIMM技術(shù)在存儲(chǔ)器模塊之間使用點(diǎn)對(duì)點(diǎn)連接。主機(jī)存儲(chǔ)器控制器連接到一第一存儲(chǔ)器模塊；且一第一存儲(chǔ)器模塊連接到一第二存儲(chǔ)器模塊等。因此，每個(gè)連接的負(fù)載為恒定。在此類型的點(diǎn)對(duì)點(diǎn)連接中不需要分支。所述存儲(chǔ)器模塊在恒定負(fù)載環(huán)境下運(yùn)行，與系統(tǒng)中使用的存儲(chǔ)器模塊的數(shù)目無(wú)關(guān)。
高級(jí)存儲(chǔ)器緩沖器(AMB)為FB-DIMM的一部分，其在存儲(chǔ)器系統(tǒng)中提供點(diǎn)對(duì)點(diǎn)連接。AMB通常包括兩個(gè)串行端口和一并行端口。串行端口中的一個(gè)用于連接到主機(jī)存儲(chǔ)器控制器或較接近于主機(jī)存儲(chǔ)器控制器的相鄰存儲(chǔ)器模塊的AMB；另一個(gè)串行端口用于連接到離主機(jī)存儲(chǔ)器控制器較遠(yuǎn)的相鄰存儲(chǔ)器模塊的AMB；且并行端口用于連接到與AMB處于同一存儲(chǔ)器模塊上的存儲(chǔ)器芯片的總線。
例如，從主機(jī)存儲(chǔ)器控制器通過(guò)下行串行鏈路(downstream serial link)發(fā)送到AMB的串行數(shù)據(jù)在被發(fā)送到存儲(chǔ)器模塊上的DRAM芯片之前，暫時(shí)在AMB中緩沖。串行數(shù)據(jù)包括地址、數(shù)據(jù)和命令信息，其在AMB中進(jìn)行轉(zhuǎn)換，并被置于存儲(chǔ)器模塊上的DRAM總線上。AMB按照存儲(chǔ)器控制器所指令寫入DRAM芯片并從其讀出。從DRAM得到的數(shù)據(jù)在AMB中轉(zhuǎn)換為串行數(shù)據(jù)，且通過(guò)一上行串行鏈路(upstream serial link)發(fā)送到存儲(chǔ)器控制器。
高速收發(fā)器在諸如AMB的數(shù)據(jù)通信中起重要作用。典型的用于AMB的數(shù)據(jù)收發(fā)器結(jié)構(gòu)包括一多路復(fù)用器(MUX)，其用于將從并行端口接收的數(shù)據(jù)時(shí)分多路復(fù)用成串行格式，一預(yù)驅(qū)動(dòng)器和一輸出驅(qū)動(dòng)器，其耦合到所述多路復(fù)用器以經(jīng)由一串行端口驅(qū)動(dòng)所述串行格式的數(shù)據(jù)。典型的用于AMB的數(shù)據(jù)收發(fā)器結(jié)構(gòu)進(jìn)一步包括一時(shí)鐘恢復(fù)(CR)電路和一數(shù)據(jù)恢復(fù)電路(DR)，以恢復(fù)來(lái)自一串行端口的時(shí)鐘和數(shù)據(jù)信號(hào)，以及一解多路復(fù)用器(DEMUX)，用于將串行數(shù)據(jù)轉(zhuǎn)換成并行格式，以經(jīng)由一并行端口進(jìn)行傳輸。
傳統(tǒng)上高性能收發(fā)器使用電流模式邏輯(CML)電路而實(shí)施。電流模式邏輯電路通過(guò)在兩個(gè)路徑之間切換電流來(lái)放大差動(dòng)輸入。CML電路通常使用MOS晶體管來(lái)實(shí)施。
使用CML技術(shù)實(shí)施的常規(guī)收發(fā)器使用一大體恒定的電源電流，因?yàn)椴还芄ぷ黝l率、數(shù)據(jù)轉(zhuǎn)換模式、制造程序和工作溫度變化如何，所述大體相同的恒定電流均在兩個(gè)路徑之間切換。雖然使用恒定電源電流減少了電源噪音，但是在收發(fā)器的正常運(yùn)行期間浪費(fèi)了大量的電力。

發(fā)明內(nèi)容
高速低功耗信號(hào)收發(fā)器使用準(zhǔn)差動(dòng)(pseudo-differential)數(shù)字邏輯來(lái)實(shí)施。在一實(shí)施例中，所述收發(fā)器進(jìn)一步使用一自適應(yīng)電源調(diào)節(jié)器。
在一實(shí)施例中，一信號(hào)收發(fā)器包括一準(zhǔn)差動(dòng)數(shù)字邏輯電路，以將一到收發(fā)器的輸入轉(zhuǎn)換成一差動(dòng)數(shù)字輸出。所述輸入可為一單端輸入或一差動(dòng)輸入。在一實(shí)例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)來(lái)實(shí)施。
在一實(shí)施例中，由所述準(zhǔn)差動(dòng)數(shù)字邏輯電路消耗的電力關(guān)于所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的運(yùn)行頻率大體上為線性。
在一實(shí)施例中，由所述準(zhǔn)差動(dòng)數(shù)字邏輯電路消耗的電力大體上為所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的電壓供應(yīng)的一平方函數(shù)。
在一實(shí)施例中，所述信號(hào)收發(fā)器包括一自適應(yīng)電源調(diào)節(jié)器，其與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，以適應(yīng)性調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的電源。在一實(shí)例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的電源根據(jù)以下其中之一調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的運(yùn)行頻率；所述輸入的數(shù)據(jù)轉(zhuǎn)換模式；制造程序；和運(yùn)行溫度變化。
在一實(shí)施例中，所述自適應(yīng)電源調(diào)節(jié)器的運(yùn)行頻率將跟蹤所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的運(yùn)行頻率。
在一實(shí)施例中，所述信號(hào)收發(fā)器能夠以高于每秒一吉比特(Gigabit)的速度接收數(shù)據(jù)。
在一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包括兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一共模反饋(CMFB)電路，其耦合到所述兩個(gè)邏輯單元，所述CMFB電路用以接收所述兩個(gè)邏輯單元的輸出，并根據(jù)從所述兩個(gè)邏輯單元的輸出檢測(cè)到的共模將所述兩個(gè)邏輯單元調(diào)整到抑制命令模式。
在一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包括兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一交叉耦合電路，其耦合到所述兩個(gè)邏輯單元，所述交叉耦合電路在所述兩個(gè)邏輯單元的輸出中將所述兩個(gè)邏輯單元的輸出交叉耦合到抑制命令模式。在一實(shí)例中，所述交叉耦合電路包含一第一反相器，其在第一方向上連接所述兩個(gè)邏輯單元的輸出；和一第二反相器，其在與所述第一方向相反的第二方向上連接所述兩個(gè)邏輯單元的輸出。
在一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包括兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一時(shí)鐘同步電路，其耦合到所述兩個(gè)邏輯單元，以使所述兩個(gè)邏輯單元的輸出的時(shí)序同步。
在一實(shí)施例中，所述信號(hào)收發(fā)器進(jìn)一步包括一解多路復(fù)用器，其與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，以根據(jù)輸入中多路復(fù)用的數(shù)據(jù)時(shí)間產(chǎn)生并行輸出數(shù)據(jù)。
在一實(shí)施例中，一高級(jí)存儲(chǔ)器緩沖器(AMB)包括一到串行數(shù)據(jù)鏈路的第一端口；一到并行數(shù)據(jù)鏈路的第二端口；一與所述第一端口和第二端口耦合的根據(jù)本發(fā)明的實(shí)施例的收發(fā)器。
在一實(shí)施例中，所述高級(jí)存儲(chǔ)器緩沖器在一具有小于0.18微米的特征尺寸的單芯片上實(shí)施；所述準(zhǔn)差動(dòng)數(shù)字邏輯電路能夠以高于每秒一吉比特的速度接收數(shù)據(jù)。
本發(fā)明的實(shí)施例進(jìn)一步包括使用根據(jù)本發(fā)明的實(shí)施例的高級(jí)存儲(chǔ)器緩沖器的存儲(chǔ)器模塊和一針對(duì)各種高速鏈接使用根據(jù)本發(fā)明的實(shí)施例的收發(fā)器的計(jì)算機(jī)系統(tǒng)。
本發(fā)明包括方法和執(zhí)行這些方法的設(shè)備，包括執(zhí)行這些方法的數(shù)據(jù)處理系統(tǒng)和計(jì)算機(jī)可讀媒體，當(dāng)所述計(jì)算機(jī)可讀媒體在數(shù)據(jù)處理系統(tǒng)上執(zhí)行時(shí)導(dǎo)致所述系統(tǒng)執(zhí)行這些方法。
本發(fā)明的其它特征從附圖和下文的詳細(xì)描述會(huì)變得顯而易見。


本發(fā)明以實(shí)例方式進(jìn)行說(shuō)明，且不限于附圖中的圖式，其中相似的參考指示類似的元件。
圖1展示了根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器結(jié)構(gòu)。
圖2展示了根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的方框圖實(shí)例。
圖3-6說(shuō)明了可用于根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的準(zhǔn)差動(dòng)數(shù)字邏輯電路的實(shí)例。
圖7展示了一其中可使用根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的系統(tǒng)。
具體實(shí)施例方式
下文的描述和附圖為本發(fā)明的說(shuō)明，而不應(yīng)解釋為限制本發(fā)明。對(duì)眾多特定細(xì)節(jié)進(jìn)行了描述以提供對(duì)本發(fā)明的透徹理解。然而，在某些例子中，未對(duì)眾所周知的或常規(guī)的細(xì)節(jié)進(jìn)行描述以避免模糊本發(fā)明的描述。在本揭示內(nèi)容中，參考一個(gè)或一實(shí)施例不必參考相同實(shí)施例，且所述參考意味著至少一個(gè)參考。
對(duì)數(shù)據(jù)傳送速度的要求提高導(dǎo)致對(duì)高頻率帶寬和相同系統(tǒng)上大量I/O的需求。因此，在高速數(shù)字通信應(yīng)用中，數(shù)據(jù)收發(fā)器裝置的功耗和因此產(chǎn)生的溫度可變得相當(dāng)高。
例如，在全緩沖雙列存儲(chǔ)器模塊(FB-DIMM)的高級(jí)存儲(chǔ)器緩沖器(AMB)中，由于龐大散熱片的模塊之間不存在空間，所以系統(tǒng)的運(yùn)行溫度可變得很關(guān)鍵。由于AMB中集成了高速SERDES的24條線和大量的I/O，所以芯片的運(yùn)行溫度可變得高到無(wú)法忍受。因此，可能需要限制AMB的功耗。
本發(fā)明的至少一實(shí)施例通過(guò)使用自適應(yīng)電源調(diào)節(jié)和CMOS準(zhǔn)差動(dòng)邏輯(PDL)，顯著降低了高速收發(fā)器裝置的功耗。當(dāng)在AMB中使用所述收發(fā)器時(shí)，可降低所述AMB的功耗來(lái)滿足熱要求。
圖1展示了根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器結(jié)構(gòu)。在圖1中，一高級(jí)存儲(chǔ)器緩沖器(AMB)(101)包括準(zhǔn)差動(dòng)數(shù)字邏輯(105)，其用于實(shí)施一收發(fā)器和一自適應(yīng)電源調(diào)節(jié)器(103)，所述自適應(yīng)電源調(diào)節(jié)器(103)耦合到所述準(zhǔn)差動(dòng)數(shù)字邏輯以適應(yīng)性地調(diào)整電壓供應(yīng)來(lái)降低功耗并改進(jìn)電源噪音性能。
在本發(fā)明的一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯至少用于高級(jí)存儲(chǔ)器緩沖器的接收部分中，以用于串行鏈接到存儲(chǔ)器控制器和/或相鄰的高級(jí)存儲(chǔ)器緩沖器。
在本發(fā)明的一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯進(jìn)一步用于高級(jí)存儲(chǔ)器緩沖器的接收單元中，以用于并行鏈接到存儲(chǔ)器芯片。
在本發(fā)明的實(shí)施例中，尋求使用基于CMOS的準(zhǔn)差動(dòng)邏輯以實(shí)施高速數(shù)據(jù)收發(fā)器，所述高速數(shù)據(jù)收發(fā)器可用于高級(jí)存儲(chǔ)器緩沖器(AMB)中。為進(jìn)一步降低收發(fā)器的功耗，本發(fā)明的一實(shí)施例進(jìn)一步使用了一自適應(yīng)電源調(diào)節(jié)器以根據(jù)工作頻率、數(shù)據(jù)轉(zhuǎn)換模式、制造程序和工作溫度變化來(lái)適應(yīng)性地調(diào)整所述收發(fā)器的電源。
當(dāng)集成電路的特征尺寸為0.18微米或更大時(shí)，與用于實(shí)施CML電路的MOS晶體管相比，CMOS晶體管的電源要求相對(duì)較高，而CMOS晶體管的運(yùn)行頻率相對(duì)較低。因此，在這樣的集成電路中，由于CML的低輸出電壓擺動(dòng)，所以使用CML電路的數(shù)據(jù)收發(fā)器實(shí)際上可以相對(duì)較高的速度運(yùn)行。同時(shí)，因?yàn)镃ML使用了接近恒定的電源電流而產(chǎn)生較小的電流尖峰，所以其也產(chǎn)生較少的電源噪音。
然而，隨著CMOS晶體管的信道長(zhǎng)度減小，例如0.13微米或更小，CML失去了其在速度方面對(duì)CMOS邏輯的優(yōu)勢(shì)，因?yàn)镸OS晶體管的跨導(dǎo)僅稍微增大且最終隨著信道長(zhǎng)度的減小而飽和。盡管大幅提高CML電路的功率可提高數(shù)據(jù)收發(fā)器的運(yùn)行速度/頻率，但是這樣的方法可導(dǎo)致所述收發(fā)器的高功耗。因此，CML可能不適合用于要求較低功耗的高速度/頻率應(yīng)用中，諸如AMB中。
當(dāng)CMOS的特征尺寸減小到0.13微米或更小時(shí)，CMOS數(shù)據(jù)邏輯為優(yōu)選。然而，傳統(tǒng)的CMOS邏輯電路技術(shù)的不利之處在于產(chǎn)生很大的電流尖峰，因此產(chǎn)生較高的電源噪音。
本發(fā)明的一實(shí)施例在高速度/頻率數(shù)據(jù)收發(fā)器的設(shè)計(jì)中實(shí)施CMOS準(zhǔn)差動(dòng)邏輯電路，其增大所述收發(fā)器的電源噪音抗擾性，同時(shí)保持了CMOS邏輯電路的低功率優(yōu)勢(shì)。CMOS邏輯電路消耗很少的電力，同時(shí)不改變狀態(tài)；且所述邏輯電路的準(zhǔn)差動(dòng)設(shè)計(jì)減小了電流尖峰。
在本發(fā)明的一實(shí)施例中，進(jìn)一步使用了一自適應(yīng)電源調(diào)節(jié)器以降低收發(fā)器的功耗并降低電源噪音。
在本發(fā)明的一實(shí)施例中，使用了基于CMOS的收發(fā)器，以用于諸如在高級(jí)存儲(chǔ)器緩沖器(AMB)中的高速數(shù)據(jù)傳輸，其中數(shù)據(jù)傳輸速度可在每秒一吉比特以上。除了AMB之外，根據(jù)本發(fā)明的實(shí)施例的高速、低功耗收發(fā)器也可用于光纖信道、數(shù)字顯示器、網(wǎng)絡(luò)路由器和存儲(chǔ)信道等中。
在本發(fā)明的一實(shí)施例中，收發(fā)器具有與常規(guī)收發(fā)器大體相同的功能結(jié)構(gòu)，諸如多路復(fù)用器、預(yù)驅(qū)動(dòng)器、驅(qū)動(dòng)器、數(shù)據(jù)恢復(fù)、時(shí)鐘恢復(fù)、解多路復(fù)用器等。
然而，在本發(fā)明的一實(shí)施例中，用于常規(guī)收發(fā)器中的MOS CML電路的至少某些電路被CMOS準(zhǔn)差動(dòng)數(shù)字邏輯電路替代。在一實(shí)施例中，由于系統(tǒng)要求，輸出驅(qū)動(dòng)器仍然使用CML電路實(shí)施。在一實(shí)施例中，僅收發(fā)器的輸出驅(qū)動(dòng)器使用MOS CML電路。
圖2展示了根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的方框圖實(shí)例。在圖2中，自適應(yīng)電源調(diào)節(jié)器(201)向收發(fā)器(203)提供電壓供應(yīng)，所述收發(fā)器包括一用以接收并行輸入數(shù)據(jù)的多路復(fù)用器(231)、一預(yù)驅(qū)動(dòng)器(233)、一接口驅(qū)動(dòng)器(235)、一用以從所述接口進(jìn)行接收的準(zhǔn)差動(dòng)數(shù)字邏輯電路(241)、一時(shí)鐘恢復(fù)(239)和用以發(fā)送并行輸出數(shù)據(jù)的數(shù)據(jù)恢復(fù)及解多路復(fù)用器(237)。
在本發(fā)明的一替代實(shí)施例中，所述自適應(yīng)電源調(diào)節(jié)器不控制驅(qū)動(dòng)器(235)的電源。
所述準(zhǔn)差動(dòng)數(shù)字邏輯電路(241)可不同程度地覆蓋收發(fā)器的部分。例如，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路可擴(kuò)展到區(qū)域(243)，以實(shí)施時(shí)鐘恢復(fù)(239)的一部分和數(shù)據(jù)恢復(fù)及解多路復(fù)用器(237)的一部分。在一實(shí)施例中，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路可進(jìn)一步用于多路復(fù)用器(231)和/或預(yù)驅(qū)動(dòng)器(233)中。
準(zhǔn)差動(dòng)數(shù)字邏輯使用兩個(gè)互補(bǔ)的數(shù)字信號(hào)路徑和一數(shù)字電路(例如一鎖存器)，所述數(shù)字電路耦合在所述兩個(gè)數(shù)字信號(hào)路徑之間，以確保數(shù)字信號(hào)路徑的輸出真正具有相反的極性。
圖3-6說(shuō)明了可用于根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的準(zhǔn)差動(dòng)數(shù)字邏輯電路的實(shí)例。
在圖3中，差動(dòng)輸入通過(guò)反相器(301和303)沿兩個(gè)路徑轉(zhuǎn)換成數(shù)字信號(hào)。兩個(gè)反相器(305和307)方向相反地橋接在反相器(301和303)的輸出之間，以確保針對(duì)差動(dòng)輸出而言，所述反相器(301和303)的輸出真正具有相反的極性。
在圖4(a)中，準(zhǔn)差動(dòng)數(shù)字邏輯包括一緩沖器(401)和一反相器(403)，其將一單端輸入沿兩個(gè)路徑轉(zhuǎn)換成一對(duì)數(shù)字輸出。使用一共模反饋邏輯區(qū)塊(405)以獲得緩沖器(401)的輸出和反相器(403)的輸出，根據(jù)在輸出中檢測(cè)到的共模產(chǎn)生一到緩沖器(401)和反相器(403)的反饋，并使用所述反饋以調(diào)整緩沖器(401)和反相器(403)來(lái)設(shè)定共模，使得產(chǎn)生相反極性的差動(dòng)輸出?？裳貎蓚€(gè)路徑使用一對(duì)緩沖器或反相器(圖4中未示)進(jìn)一步提升所述差動(dòng)輸出的量值。
在圖4(b)中，準(zhǔn)差動(dòng)數(shù)字邏輯包括兩個(gè)緩沖器(411和415)以沿一路徑產(chǎn)生一數(shù)字輸出，以及一反相器(413)和一緩沖器(417)以沿另一路徑產(chǎn)生另一數(shù)字輸出。一共模反饋(CMFB)邏輯區(qū)塊(419)耦合到兩個(gè)路徑的輸出和緩沖器(415和417)的控制，以與圖4(a)中的共模反饋(CMFB)邏輯區(qū)塊(405)類似的方式來(lái)設(shè)定共模。
或者，CMFB區(qū)塊(419)可控制緩沖器(411)和反相器(413)以設(shè)定共模。
在圖4(b)中，緩沖器(417)在路徑上在反相器(413)之后?；蛘?，緩沖器在路徑上可放置在反相器之前。
在圖5(a)中，準(zhǔn)差動(dòng)數(shù)字邏輯包括一緩沖器(501)和一反相器(503)，其沿兩個(gè)路徑將一單端輸入轉(zhuǎn)換成一對(duì)數(shù)字輸出。使用一交叉耦合的邏輯區(qū)塊(505)，以交叉耦合緩沖器(501)的輸出和反相器(503)的輸出，使得產(chǎn)生相反極性的差動(dòng)輸出。例如，交叉耦合邏輯區(qū)塊(505)可使用一對(duì)連接在相反方向上的反相器來(lái)實(shí)施，其方式如圖3中的反相器(305和307)?？裳貎蓚€(gè)路徑使用一對(duì)緩沖器或反相器(圖5中未示)進(jìn)一步提升所述差動(dòng)輸出的量值。
在圖5(b)中，準(zhǔn)差動(dòng)數(shù)字邏輯包括兩個(gè)緩沖器(511和515)以沿一路徑產(chǎn)生一數(shù)字輸出，以及一反相器(513)和一緩沖器(517)以沿另一路徑產(chǎn)生另一數(shù)字輸出。使用一交叉耦合邏輯區(qū)塊(519)來(lái)交叉耦合兩個(gè)路徑的輸出，使得所述輸出以與圖5(a)中的交叉耦合邏輯區(qū)塊(505)類似的方式具有相反極性。
在圖5(b)中，緩沖器(517)在路徑上在反相器(513)之后?；蛘撸彌_器在路徑上可放置在反相器之前。
在圖6中，準(zhǔn)差動(dòng)數(shù)字邏輯包括兩個(gè)路徑以產(chǎn)生兩個(gè)數(shù)字輸出，且一時(shí)鐘同步邏輯區(qū)塊(605)耦合在所述兩個(gè)數(shù)字輸出之間，以使所述數(shù)字輸出的時(shí)鐘同步并產(chǎn)生差動(dòng)數(shù)字輸出。
在圖6中，沿兩個(gè)路徑使用一緩沖器(610)和一反相器(603)，以產(chǎn)生為時(shí)鐘同步電路的輸入的相應(yīng)輸出。或者，在兩個(gè)路徑中的每一個(gè)路徑上可使用一串緩沖器和/或反相器的組合以產(chǎn)生差動(dòng)輸出。
當(dāng)制造程序按縮減時(shí)，晶體管的電壓供應(yīng)也降低。CML電路的功耗與VI成比例，其中V為電壓供應(yīng)，且I為運(yùn)行(偏壓)電流。CMOS PDL電路的功耗與CV^2f成比例，其中C為負(fù)載電容，V為電壓供應(yīng)，且f為運(yùn)行頻率。
因?yàn)镃ML電路的功耗為電壓供應(yīng)V的線性函數(shù)，而CMOS數(shù)字邏輯電路的功耗為電壓供應(yīng)V的平方函數(shù)，所以當(dāng)電壓供應(yīng)V縮減時(shí)，CMOS數(shù)字邏輯電路的功耗縮減的速度遠(yuǎn)快于CML電路。
因此，當(dāng)使用高級(jí)制造程序(例如0.13微米或更小)時(shí)，例如0.13微米或更小，CMOS PDL電路消耗的電力少于CML電路。
此外，CML電路的功耗為電壓供應(yīng)V和運(yùn)行電流I的函數(shù)，但不是運(yùn)行頻率f的函數(shù)。因此，CML電路的功耗與信號(hào)和數(shù)據(jù)傳輸模式的標(biāo)稱頻率無(wú)關(guān)。因此，為了數(shù)據(jù)傳輸性能，CML電路通常經(jīng)設(shè)計(jì)以保持全功率，且以系統(tǒng)的最大可能頻率下運(yùn)行。
另一方面，CMOS PDL電路的功耗與運(yùn)行頻率f成比例。當(dāng)運(yùn)行頻率f較低時(shí)，電路消耗較低的電力。在諸如未使用特定編碼(8B/10B)來(lái)保持高轉(zhuǎn)換速率和DC平衡的AMB的應(yīng)用中，很可能很長(zhǎng)一段時(shí)間沒有轉(zhuǎn)換，其中的工作頻率f為0。由于工作頻率f隨時(shí)改變，所以基于CMOS PDL的電路從統(tǒng)計(jì)而言可消耗較少的電力。
在本發(fā)明的一實(shí)施例中，使用了一自適應(yīng)電源調(diào)節(jié)器以進(jìn)一步減少收發(fā)器的功耗。所述電源調(diào)節(jié)器根據(jù)工作頻率、數(shù)據(jù)轉(zhuǎn)換模式、制造程序和工作溫度變化，適應(yīng)性地調(diào)整收發(fā)器的電源。
一仿制裝置監(jiān)控所述程序和溫度改變并使反饋回路調(diào)整電壓以保持相同的速度性能。此調(diào)整的電壓可用于整個(gè)芯片。通過(guò)寄存器配置來(lái)控制工作頻率。我們可使用相同的寄存器來(lái)控制電壓調(diào)節(jié)器，其增加電壓用于較高的工作頻率且降低電壓用于較低的頻率。對(duì)于不同的數(shù)據(jù)模式而言，寄存器什么都不會(huì)做。但由于CV^2f的關(guān)系，功耗會(huì)自動(dòng)降低。
工作頻率(或運(yùn)行頻率)為時(shí)鐘頻率或最高數(shù)據(jù)率。不要單獨(dú)對(duì)其進(jìn)行界定以避免混淆。數(shù)據(jù)傳輸率通常低于工作頻率。
自適應(yīng)電源調(diào)節(jié)器不僅降低了收發(fā)器的功耗，還充當(dāng)電源過(guò)濾器以減少電源噪音。
在一實(shí)施例中，自適應(yīng)電源調(diào)節(jié)器包括一鎖相回路(PLL)和一偏壓產(chǎn)生器。鎖相回路包括一相位檢測(cè)器(PD)(211)、一回路過(guò)濾器(LF)(213)、一壓控振蕩器(VCO)(217)和一分頻器(215)。
在一實(shí)施例中，自適應(yīng)電源調(diào)節(jié)器的鎖相回路(PLL)的VCO與收發(fā)器的時(shí)鐘恢復(fù)的VCO相同。在一實(shí)施例中，所述VCO通過(guò)使用CMOS邏輯電路而實(shí)施。在一實(shí)施例中，自適應(yīng)電源調(diào)節(jié)器和收發(fā)器共享同一個(gè)VCO。
在一實(shí)施例中，自適應(yīng)電源調(diào)節(jié)器中的VCO的工作頻率經(jīng)設(shè)計(jì)以追蹤收發(fā)器邏輯電路的工作頻率(例如最高工作頻率)來(lái)最優(yōu)化收發(fā)器的電源，使得不額外浪費(fèi)電力。因此，收發(fā)器使用了比相應(yīng)的CML實(shí)施少的電力。
或者，自適應(yīng)電源調(diào)節(jié)器中的鎖相回路(PLL)可用一延遲鎖定回路(DLL)替代。
自適應(yīng)電源調(diào)節(jié)器可使用所屬領(lǐng)域中已知的設(shè)計(jì)。例如，由J.Kim和M.A.Horowitz在“Adaptive supply serial links with sub-1V operation and per-pin clock recovery”，IEEEInternational Solid-State Circuits Conference，vol.XLV，pp.268-269，2002年2月中描述的自適應(yīng)電源調(diào)節(jié)器可用于本發(fā)明的實(shí)施例。
電流模式邏輯(CML)比數(shù)字邏輯消耗更多的晶粒面積，但具有較好的噪音性能。數(shù)字邏輯在深亞微米制程(deep-sub micron process)中可達(dá)到類似的速度性能。數(shù)字邏輯的功耗與數(shù)據(jù)模式有關(guān)，使得其如果沒有數(shù)據(jù)活動(dòng)就幾乎不消耗電力。電流模式邏輯使用相同的電力，無(wú)論是否存在數(shù)據(jù)活動(dòng)。一般的數(shù)字邏輯具有較差的噪音性能。本發(fā)明的至少一實(shí)施例使用準(zhǔn)差動(dòng)設(shè)計(jì)和經(jīng)調(diào)整的電源以改進(jìn)噪音性能。
圖7展示了一其中可使用根據(jù)本發(fā)明的一實(shí)施例的收發(fā)器的系統(tǒng)。
在圖7中，系統(tǒng)包括多個(gè)存儲(chǔ)器模塊(701、703、……)。存儲(chǔ)器模塊中的每一個(gè)包括多個(gè)存儲(chǔ)器芯片。例如，存儲(chǔ)器模塊(701)具有存儲(chǔ)器芯片(721、……、723)；且存儲(chǔ)器模塊(703)具有存儲(chǔ)器芯片(731、……、733)。
在圖7中，存儲(chǔ)器模塊(701)具有高級(jí)存儲(chǔ)器緩沖器(725)，其包括根據(jù)本發(fā)明的實(shí)施例的準(zhǔn)差動(dòng)邏輯實(shí)施和/或自適應(yīng)電源調(diào)節(jié)器。
根據(jù)本發(fā)明的實(shí)施例的收發(fā)器也可用于高級(jí)存儲(chǔ)器緩沖器(735)。
存儲(chǔ)器模塊中的每一個(gè)通常實(shí)施在一單個(gè)的印刷電路板上。
在圖7中，主機(jī)存儲(chǔ)器控制器(705)使用一點(diǎn)對(duì)點(diǎn)鏈路耦合到存儲(chǔ)器模塊(701)，且存儲(chǔ)器模塊(701)使用一點(diǎn)對(duì)點(diǎn)鏈路耦合到存儲(chǔ)器模塊(703)。盡管主機(jī)微處理器(709)和主機(jī)存儲(chǔ)器控制器(705)可實(shí)施在同一芯片上，但其通常在不同集成電路芯片上。主機(jī)存儲(chǔ)器控制器(705)通過(guò)一相互連接(711)耦合到主機(jī)微處理器(709)，所述相互連接(711)包括總線、核心邏輯(core logic)、高速串行/并行鏈路等。顯示器控制器/顯示器裝置(713)和I/O控制器/I/O裝置(715)也通過(guò)相互連接(711)耦合到主機(jī)微處理器(709)。
一般而言，根據(jù)本發(fā)明的實(shí)施例的收發(fā)器可用于要求高速數(shù)據(jù)傳輸?shù)膱D7中的系統(tǒng)的各種組件中，諸如在主機(jī)微處理器(709)中用于與主機(jī)存儲(chǔ)器控制器(705)的通信，和/或在主機(jī)存儲(chǔ)器控制器(705)中用于與主機(jī)微處理器(709)的通信，和/或在顯示控制器中用于與主機(jī)微處理器(709)的通信，和/或在I/O控制器中用于高速連網(wǎng)等。
在前文的說(shuō)明書中已參考本發(fā)明的特定示范性實(shí)施例對(duì)本發(fā)明進(jìn)行了描述。很明顯，可在不脫離如所附權(quán)利要求書中闡述的本發(fā)明的廣泛精神和范疇的情況下，對(duì)其進(jìn)行各種修改。因此，本說(shuō)明書和附圖應(yīng)視為說(shuō)明性的而非限制性意義。
權(quán)利要求
1.一種信號(hào)收發(fā)器，其包含一準(zhǔn)差動(dòng)數(shù)字邏輯電路，以將到所述收發(fā)器的一輸入轉(zhuǎn)換成一差動(dòng)數(shù)字輸出。
2.根據(jù)權(quán)利要求1所述的信號(hào)收發(fā)器，其中所述準(zhǔn)差動(dòng)數(shù)字邏輯電路使用互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)來(lái)實(shí)施。
3.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中由所述準(zhǔn)差動(dòng)數(shù)字邏輯電路消耗的電力關(guān)于所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行頻率大體上為線性。
4.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中由所述準(zhǔn)差動(dòng)數(shù)字邏輯電路消耗的電力大體上為所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一電壓供應(yīng)的一平方函數(shù)。
5.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其進(jìn)一步包含一自適應(yīng)電源調(diào)節(jié)器，與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，以適應(yīng)性地調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一電源。
6.根據(jù)權(quán)利要求5所述的信號(hào)收發(fā)器，其中所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的所述電源根據(jù)以下其中之一調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行頻率；制造程序；和運(yùn)行溫度變化。
7.根據(jù)權(quán)利要求4所述的信號(hào)收發(fā)器，其中所述自適應(yīng)電源調(diào)節(jié)器的一運(yùn)行頻率將跟蹤所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行頻率。
8.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中所述信號(hào)收發(fā)器能夠以一高于每秒一吉比特的速度接收數(shù)據(jù)。
9.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包含兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一共模反饋(CMFB)電路，耦合到所述兩個(gè)邏輯單元，所述CMFB電路用以接收所述兩個(gè)邏輯單元的輸出，并根據(jù)從所述兩個(gè)邏輯單元的所述輸出檢測(cè)的一共模將所述兩個(gè)邏輯單元調(diào)整到抑制命令模式。
10.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包含兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一交叉耦合電路，耦合到所述兩個(gè)邏輯單元，所述交叉耦合電路在所述兩個(gè)邏輯單元的所述輸出中將所述兩個(gè)邏輯單元的輸出交叉耦合到抑制命令模式。
11.根據(jù)權(quán)利要求10所述的信號(hào)收發(fā)器，其中所述交叉耦合電路包含一第一反相器，其在一第一方向上連接所述兩個(gè)邏輯單元的所述輸出；和一第二反相器，其在一與所述第一方向相反的第二方向上連接所述兩個(gè)邏輯單元的所述輸出。
12.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其中所述準(zhǔn)差動(dòng)數(shù)字邏輯電路包含兩個(gè)邏輯單元，每一個(gè)為以下其中之一一緩沖器和一反相器；和一時(shí)鐘同步電路，耦合到所述兩個(gè)邏輯單元，以使所述兩個(gè)邏輯單元的輸出的時(shí)序同步。
13.根據(jù)權(quán)利要求2所述的信號(hào)收發(fā)器，其進(jìn)一步包含一解多路復(fù)用器，與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，以根據(jù)在所述輸入中多路復(fù)用的數(shù)據(jù)時(shí)間產(chǎn)生并行輸出數(shù)據(jù)。
14.根據(jù)權(quán)利要求1所述的信號(hào)收發(fā)器，其中所述輸入為一單端輸入。
15.一高級(jí)存儲(chǔ)器緩沖器(AMB)，其包含一到一串行數(shù)據(jù)鏈路的第一端口；一到一并行數(shù)據(jù)鏈路的第二端口；一收發(fā)器，與所述第一端口和所述第二端口相耦合，所述收發(fā)器包含一以互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)實(shí)施的準(zhǔn)差動(dòng)數(shù)字邏輯電路，所述準(zhǔn)差動(dòng)數(shù)字邏輯電路用以接收從所述第一端口的輸入；一自適應(yīng)電源調(diào)節(jié)器，與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，所述自適應(yīng)電源調(diào)節(jié)器根據(jù)所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行條件來(lái)調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一電源；和一解多路復(fù)用器，與所述第二端口相耦合，以根據(jù)所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的所述輸出來(lái)驅(qū)動(dòng)所述并行數(shù)據(jù)鏈路。
16.根據(jù)權(quán)利要求15所述的高級(jí)存儲(chǔ)器緩沖器，其中所述高級(jí)存儲(chǔ)器緩沖器在一具有一小于0.18微米的特征尺寸的一單芯片上實(shí)施；所述準(zhǔn)差動(dòng)數(shù)字邏輯電路能夠以一高于每秒一吉比特的速度接收數(shù)據(jù)。
17.根據(jù)權(quán)利要求15所述的高級(jí)存儲(chǔ)器緩沖器，其中所述自適應(yīng)電源調(diào)節(jié)器的一運(yùn)行頻率將跟蹤所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行頻率。
18.一系統(tǒng)，其包含多個(gè)存儲(chǔ)器芯片；和一第一高級(jí)存儲(chǔ)器緩沖器芯片，耦合到所述多個(gè)存儲(chǔ)器芯片，所述第一高級(jí)存儲(chǔ)器緩沖器芯片以互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)實(shí)施，所述第一高級(jí)存儲(chǔ)器緩沖器芯片包含一并行數(shù)據(jù)端口，連接到所述多個(gè)存儲(chǔ)器芯片；一串行數(shù)據(jù)端口，連接到以下其中之一一第二高級(jí)存儲(chǔ)器緩沖器；和一主機(jī)存儲(chǔ)器控制器；一準(zhǔn)差動(dòng)數(shù)字邏輯，以將來(lái)自所述串行數(shù)據(jù)端口的一輸入轉(zhuǎn)換成一差動(dòng)輸出；和一自適應(yīng)電源調(diào)節(jié)器，與所述準(zhǔn)差動(dòng)數(shù)字邏輯電路相耦合，所述自適應(yīng)電源調(diào)節(jié)器根據(jù)所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一運(yùn)行條件來(lái)調(diào)整所述準(zhǔn)差動(dòng)數(shù)字邏輯電路的一電源。
19.根據(jù)權(quán)利要求18所述的系統(tǒng)，其中所述系統(tǒng)包含一單獨(dú)的存儲(chǔ)器模塊。
20.根據(jù)權(quán)利要求18所述的系統(tǒng)，其進(jìn)一步包含一處理器；和一存儲(chǔ)器控制器，與所述處理器相耦合，所述處理器通過(guò)所述存儲(chǔ)器控制器和所述第一高級(jí)存儲(chǔ)器緩沖器芯片來(lái)訪問(wèn)由所述多個(gè)存儲(chǔ)器芯片提供的存儲(chǔ)器。
全文摘要
使用自適應(yīng)調(diào)節(jié)電源和準(zhǔn)差動(dòng)數(shù)字邏輯的高速低功耗CMOS收發(fā)器用以1)降低所述收發(fā)器的所述功耗；和2)增加處理數(shù)據(jù)期間的電源抑制(PSR)。
文檔編號(hào)G06F13/00GK1967711SQ20061006629
公開日2007年5月23日 申請(qǐng)日期2006年3月31日 優(yōu)先權(quán)日2005年11月16日
發(fā)明者吳雷, 郭振東, 楊崇和 申請(qǐng)人:瀾起科技(上海)有限公司