專利名稱：環(huán)形總線結(jié)構(gòu)及其在快閃存儲器系統(tǒng)中的使用的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及總線結(jié)構(gòu)及其在電子系統(tǒng)中在所述系統(tǒng)的組件之間進(jìn)行通信的操作，且更具體來說涉及尤其在快閃存儲器系統(tǒng)中用以完成此操作的環(huán)形總線的使用。
背景技術(shù)：
如今正使用許多商業(yè)上成功的尤其是以較小形狀因數(shù)卡形式的可再編程非易失性存儲器產(chǎn)品，其采用形成于一個或一個以上集成電路芯片上的快閃EEPROM(電可擦可編程只讀存儲器)單元陣列。通常存在但不一定處于單獨集成電路芯片上的存儲器控制器與主機(jī)(卡可去除地與其連接)介接，且控制卡內(nèi)存儲器陣列的操作。這種控制器通常包括微處理器、某些非易失性只讀存儲器(ROM)、易失性隨機(jī)存取存儲器(RAM)和一個或一個以上特定電路，所述特定電路例如為當(dāng)數(shù)據(jù)在編程和讀取期間通過控制器時根據(jù)所述數(shù)據(jù)計算錯誤校正碼(ECC)的電路。
一些利用快閃存儲器的市售卡為CompactFlashTM(CF)卡、多媒體卡(MMC)、安全數(shù)字(SD)卡、迷你SD卡、智能媒體卡、xD圖片卡、TransFlash卡和記憶棒卡。主機(jī)包括個人計算機(jī)、筆記本計算機(jī)、個人數(shù)字助理(PDA)、各種數(shù)據(jù)通信裝置、數(shù)碼相機(jī)、蜂窩式電話、便攜式音頻播放器、汽車音響系統(tǒng)和類似類型的設(shè)備。許多主機(jī)具有一個或一個以上插槽以接收商業(yè)存儲卡類型中的一個或一個以上卡，且/或可通過通用串行總線(USB)插座或類似物連接到讀卡器。USB快閃驅(qū)動器也是可用的，其直接插入主機(jī)的USB插座以將主機(jī)連接到驅(qū)動器內(nèi)的存儲器。除了存儲卡和快閃驅(qū)動器實施方案之外，或可將快閃存儲器系統(tǒng)嵌入各種類型的主機(jī)系統(tǒng)至。這些和額外的快閃存儲器產(chǎn)品可從本專利申請案的受讓人SanDisk Corporation購得。
商業(yè)上主要實施兩種普通的存儲器單元陣列結(jié)構(gòu)，NOR和NAND。在典型的NOR陣列中，存儲器單元連接于在列方向上延伸的相鄰的位線源極與漏極擴(kuò)散區(qū)之間，其中控制柵極連接到沿著單元的行延伸的字線。存儲器單元包括定位在源極與漏極之間的單元溝道區(qū)的至少一部分上方的至少一個存儲元件。因此所述存儲元件上的電荷的編程電平控制單元的工作特性，其隨后可通過向經(jīng)定址的存儲器單元施加適當(dāng)電壓來讀取。在第5,070,032、5,095,344、5,313,421、5,315,541、5,343,063、5,661,053和6,222,762號美國專利中給出這些單元、其在存儲器系統(tǒng)中的使用及其制造方法的實例。
NAND陣列利用與各位線與參考電位之間的一個或一個以上選擇晶體管共同連接的兩個以上存儲器單元(例如16或32)的串聯(lián)串來形成單元的列。字線延伸越過大量的這些列中的單元。列內(nèi)的各單元是通過促使串中剩余單元硬件接通以使得流過串的電流取決于定址單元中存儲的電荷的電平，而在編程期間讀取和驗證的。在第5,570,315、5,774,397、6,046,935、6,522,580號美國專利和第2003/014278號美國專利申請案公開案中可找到NAND架構(gòu)陣列及其作為存儲器系統(tǒng)的一部分的操作的實例。
如上文引用的專利中討論的當(dāng)前快閃EEPROM陣列的電荷存儲元件是最常見的導(dǎo)電浮動?xùn)艠O?？捎糜诳扉WEEPROM系統(tǒng)的替代類型的存儲器單元利用非導(dǎo)電介電材料代替導(dǎo)電浮動?xùn)艠O來以非易失性方式存儲電荷。Harari等人在第2003/0109093號美國專利申請案公開案中描述了采用介電存儲元件的若干特定單元結(jié)構(gòu)和陣列。
在大多數(shù)全部集成電路應(yīng)用中，關(guān)于快閃存儲器單元陣列還存在將實施某種集成電路功能所需的硅襯底區(qū)域縮小的壓力。不斷地期望增加在硅襯底的給定區(qū)域中可存儲的數(shù)字?jǐn)?shù)據(jù)的量，以便增加給定大小的存儲卡和其它類型封裝的存儲容量，或既增加容量又減小大小。增加數(shù)據(jù)存儲密度的一種方式是每個存儲器單元和/或每個存儲單位或元件存儲一位以上的數(shù)據(jù)。這是通過將存儲元件電荷電平電壓范圍的窗劃分為兩個以上狀態(tài)來實現(xiàn)的。使用四個這種狀態(tài)允許每一單元存儲兩位數(shù)據(jù)，八個狀態(tài)每存儲元件存儲三位數(shù)據(jù)，依此類推。在第5,043,940和5,172,338號美國專利中描述使用浮動?xùn)艠O的多狀態(tài)快閃EEPROM結(jié)構(gòu)及其操作，且在前述第2003/0109093號美國專利申請案公開案中描述使用介電浮動?xùn)艠O的結(jié)構(gòu)。多狀態(tài)存儲器單元陣列的選定部分也可以第5,930,167和6,456,528號美國專利中描述的方式出于各種原因而以兩種狀態(tài)(二進(jìn)制)操作。
在再編程之前擦除快閃存儲器單元。將典型快閃存儲器單元陣列的存儲器單元劃分為共同擦除的離散單元塊。也就是說，塊是擦除單位，即同時可擦除的最少數(shù)目的單元。每一塊通常存儲一頁或一頁以上數(shù)據(jù)，頁是編程和讀取的最小單位，盡管在存儲器單元的不同子陣列或平面中可并行編程或讀取一個以上頁。每一頁通常存儲一個或一個以上數(shù)據(jù)扇區(qū)，扇區(qū)的大小由主機(jī)系統(tǒng)界定。實例扇區(qū)包括512字節(jié)的用戶數(shù)據(jù)(遵循用磁盤驅(qū)動器確立的標(biāo)準(zhǔn))，加上某一數(shù)目的字節(jié)的關(guān)于用戶數(shù)據(jù)和/或存儲用戶數(shù)據(jù)的塊的開銷信息。這些存儲器通常在每一塊內(nèi)配置有16、32或更多頁，且每一頁存儲一個或一個以上主機(jī)數(shù)據(jù)扇區(qū)。
為了增加將用戶數(shù)據(jù)編程到存儲器陣列中與從其中讀取用戶數(shù)據(jù)的并行度，通常將陣列劃分成若干子陣列(通常稱為平面)，其含有其自身的數(shù)據(jù)寄存器和其它電路以允許并行操作，使得可同時地將數(shù)據(jù)扇區(qū)編程到若干或所有平面中的每一者或從所述每一者中讀取數(shù)據(jù)扇區(qū)?？蓪蝹€集成電路上的陣列在物理上劃分成若干平面，或每一平面可由分離的一個或一個以上集成電路芯片形成。第5,798,968和5,890,192號美國專利中描述了這種存儲器實施方案的實例。
為了進(jìn)一步有效管理存儲器，可將塊鏈接在一起而形成虛擬塊或元塊(metablock)。也就是說，將每一元塊定義成包括來自若干或所有平面中每一者的一個塊。第2002/0099904號美國專利申請案公開案中描述了元塊的使用。由主機(jī)邏輯塊地址將元塊識別為編程和讀取數(shù)據(jù)的目的地。類似地，通常一起擦除元塊的所有塊。
以這些大的塊和/或元塊進(jìn)行操作的存儲器系統(tǒng)中的控制器執(zhí)行由主機(jī)對其施加的且用于維持有效操作的許多功能。執(zhí)行重復(fù)的數(shù)據(jù)合并(“垃圾收集”)以便有效利用存儲器的存儲容量?？刂破髟趫?zhí)行垃圾收集時通常中止其將數(shù)據(jù)轉(zhuǎn)入和轉(zhuǎn)出存儲器的主要功能，因此潛在不利地影響系統(tǒng)性能。第6,266,273號美國專利中揭示了存儲器陣列芯片本身上數(shù)據(jù)的某種受限的復(fù)制。
典型的快閃存儲器系統(tǒng)包括各含有存儲器單元陣列及相關(guān)外圍電路的一個或一個以上集成電路芯片，和含有控制器的另一集成電路芯片。對于某些應(yīng)用，控制器和存儲器陣列包括在單個芯片上。在任一情況下，經(jīng)由所有存儲器系統(tǒng)組件可操作地與其連接的共用雙向系統(tǒng)總線，在控制器與一個或一個以上快閃存儲器單元陣列、子陣列、平面或集成電路芯片之間傳送數(shù)據(jù)、地址、命令和狀態(tài)信息。

發(fā)明內(nèi)容
快閃存儲器系統(tǒng)的操作速度受這種總線的使用的限制。由于單個總線太長，因此系統(tǒng)操作頻率受往返行程延遲和總線中固有的大電容性負(fù)載的限制。在總線上可能僅在控制器與快閃存儲器芯片中的一者之間存在通信。當(dāng)總線忙于在系統(tǒng)的某些位置之間傳輸一個單位的數(shù)據(jù)時，系統(tǒng)中沒有其它組件可使用總線進(jìn)行數(shù)據(jù)轉(zhuǎn)移。數(shù)據(jù)通常不是在存儲器單元的獨立單位之間(即，獨立陣列、子陣列、平面或芯片之間)直接轉(zhuǎn)移。而是，這些數(shù)據(jù)轉(zhuǎn)移通常包括通過共用總線將數(shù)據(jù)傳遞到控制器以便臨時存儲在緩沖存儲器中作為轉(zhuǎn)移的一部分。
因此，在本文描述的對常規(guī)總線的改進(jìn)中，存儲器系統(tǒng)的控制器和所有的存儲器單元陣列、子陣列、平面和集成電路芯片通過各自的總線接口電路(節(jié)點)而彼此連接成回路或環(huán)。環(huán)狀總線在節(jié)點之間的段是被單獨驅(qū)動的，從而顯著減少了每一驅(qū)動段的電容量，且因此增加了可允許的總線操作頻率。數(shù)據(jù)可在存儲器單元陣列、子陣列、平面與芯片之間以及在其中任一者與控制器之間直接傳送。但被傳送的數(shù)據(jù)不需要一定首先通過控制器?？偩€優(yōu)選形成閉合回路，且數(shù)據(jù)、命令和狀態(tài)信息圍繞所述回路在單個方向上轉(zhuǎn)移。數(shù)據(jù)優(yōu)選完全圍繞環(huán)轉(zhuǎn)移到其發(fā)起的節(jié)點，在該點處可視需要檢查數(shù)據(jù)在轉(zhuǎn)移之后的有效性。本文描述的環(huán)狀總線可代替在例如上文背景技術(shù)中描述的現(xiàn)有存儲器系統(tǒng)中使用的常規(guī)總線。
在優(yōu)選實施方案中，單個主節(jié)點(通常為系統(tǒng)控制器的節(jié)點)控制通過環(huán)狀總線連接的所有其它節(jié)點的操作。由控制器發(fā)出的特定命令通過附加的節(jié)點地址被定址到一個或一個以上節(jié)點，所述節(jié)點地址促使命令僅受經(jīng)定址節(jié)點的作用。例如初始化和配置命令的全局命令由所有節(jié)點接受。在數(shù)據(jù)圍繞總線在節(jié)點之間轉(zhuǎn)移之前，節(jié)點經(jīng)設(shè)置以適應(yīng)特定轉(zhuǎn)移。舉例來說，如果數(shù)據(jù)將從一個存儲器單位(例如芯片、子陣列或平面)轉(zhuǎn)移到另一個存儲器單位，那么數(shù)據(jù)從源單位被讀取到連接到其節(jié)點的寄存器，且目的地節(jié)點經(jīng)配置以接收數(shù)據(jù)。接著后續(xù)的轉(zhuǎn)移命令促使計劃中的轉(zhuǎn)移在已由命令調(diào)節(jié)的源節(jié)點與目的地節(jié)點之間進(jìn)行。此系統(tǒng)和操作的優(yōu)點是實現(xiàn)這些在存儲器單位之間以及在存儲器單位與控制器節(jié)點之間直接轉(zhuǎn)移數(shù)據(jù)的能力。
可包括在環(huán)狀總線操作中的另一特征是時分多路復(fù)用。也就是說，數(shù)據(jù)在分配的時槽或幀中圍繞總線轉(zhuǎn)移。因此可同時轉(zhuǎn)移多個數(shù)據(jù)幀。所采用的時槽的數(shù)目優(yōu)選被動態(tài)調(diào)節(jié)為等于同時轉(zhuǎn)移的數(shù)據(jù)幀的數(shù)目。數(shù)據(jù)幀不需要都具有圍繞環(huán)的相同的源節(jié)點或目的地節(jié)點。然后與總線節(jié)點連接的存儲器系統(tǒng)組件的數(shù)據(jù)帶寬要求不需要與總線一樣高，因為數(shù)據(jù)是以其個別幀速率轉(zhuǎn)移到特定組件或從特定組件轉(zhuǎn)移，所述個別幀速率是環(huán)狀總線的數(shù)據(jù)傳輸速率的分?jǐn)?shù)。在特定實例中，圍繞總線傳輸用于設(shè)置節(jié)點以便進(jìn)行數(shù)據(jù)轉(zhuǎn)移的命令，其中沒有時分多路復(fù)用但附有期望節(jié)點的地址。接著通過使用多個時槽而進(jìn)行計劃中的數(shù)據(jù)轉(zhuǎn)移。狀態(tài)信息也可通過使用時槽之一而圍繞總線傳送。
作為其它特征，通過使從存儲器讀取的數(shù)據(jù)通過通常由控制器提供的錯誤校正功能可容易地檢查所述數(shù)據(jù)的完整性，最方便的是通過專用于執(zhí)行錯誤校正碼(ECC)的電路進(jìn)行檢查。如果如優(yōu)選那樣完全圍繞環(huán)轉(zhuǎn)移數(shù)據(jù)，那么數(shù)據(jù)將總是通過控制器節(jié)點，無論源節(jié)點和目的地節(jié)點相對于控制器的節(jié)點位于何處。發(fā)起數(shù)據(jù)轉(zhuǎn)移的節(jié)點視需要還可驗證在與所述節(jié)點放置在總線上的數(shù)據(jù)一起圍繞總線行進(jìn)之后接收到的數(shù)據(jù)，以便確保數(shù)據(jù)不會被傳輸破壞。
作為另一特征，控制器的各種功能和組件也可通過節(jié)點個別地連接到系統(tǒng)環(huán)狀總線，其中包括處理器、緩沖存儲器和ECC電路。因此進(jìn)一步增加了節(jié)點對節(jié)點的命令和數(shù)據(jù)轉(zhuǎn)移的靈活性和并行度。也可包括常規(guī)控制器總線以便當(dāng)未涉及存儲器系統(tǒng)的其它組件時為了其有效操作而在控制器組件之間直接轉(zhuǎn)移命令和數(shù)據(jù)。
為了向現(xiàn)有的常規(guī)控制器提供向后兼容性，存儲器單元陣列集成電路芯片可具有用于與常規(guī)總線連接的接口，當(dāng)使用適合于使用環(huán)狀總線的控制器時上述環(huán)狀總線也可通過所述接口而連接。這種雙模式總線接口允許快閃存儲器芯片用于具有任一類型控制器的存儲器系統(tǒng)。
在集成電路存儲器芯片的一個實施方案中，一個或一個以上存儲器數(shù)據(jù)節(jié)點串聯(lián)連接在外部輸入與輸出總線接點之間。一個或一個以上存儲器芯片接著通過將其總線接點連接在一起以將其連接成閉合回路而與控制器芯片串聯(lián)連接。多個存儲器芯片與連接到存儲器芯片中另一芯片的總線輸入的一個芯片的總線輸出連接。為了能通過使用單個印刷電路板(PCB)方便地制造具有不同數(shù)目存儲器芯片的存儲卡，個別存儲器芯片可具備兩組總線輸出墊，一個用于與串聯(lián)存儲器芯片中的下一個芯片連接，且另一個用于連接到返回控制器芯片的總線路徑。附接到PCB的每一存儲器芯片的總線返回輸出墊接著連接到PCB上單獨一組導(dǎo)體，所述組導(dǎo)體提供到控制器的返回總線路徑以用于從一到某個最大數(shù)目中任一數(shù)目的存儲器芯片。返回總線輸出墊接著在存儲器芯片串聯(lián)中的最末芯片中被啟用以與PCB上的返回路徑導(dǎo)體可操作地連接，而所有其它存儲器芯片的返回總線輸出墊被禁用。確切地說，其它存儲器芯片使其輸出與存儲器芯片中另一者的總線輸入連接，以形成存儲器芯片的串聯(lián)連接和環(huán)狀總線。
本發(fā)明的額外方面、優(yōu)點和特征包括在以下本發(fā)明的示范性實例的描述中，將結(jié)合附圖進(jìn)行描述。本發(fā)明的各種方面可在多種類型的需要高頻率總線來在其組件之間轉(zhuǎn)移數(shù)據(jù)的存儲器系統(tǒng)中實施，本文描述僅在一種類型的快閃存儲器系統(tǒng)中的實施方案以說明本發(fā)明。另外，本發(fā)明的許多方面和特征可與其它類型的利用內(nèi)部總線的電子系統(tǒng)中的類似優(yōu)點一起實施。
本文引用的所有專利、專利申請案、文章和其它類型的公開案通用地以全文引用的方式并入本文。


圖1是利用常規(guī)總線架構(gòu)的典型現(xiàn)有快閃存儲器系統(tǒng)的方框示意圖；圖2是利用環(huán)狀總線架構(gòu)的快閃存儲器系統(tǒng)的第一實施例的方框示意圖；圖3A、3B和3C是說明圖2系統(tǒng)的環(huán)狀總線的時分多路復(fù)用操作的不同方面的時序圖；圖4是圖2系統(tǒng)的環(huán)狀總線數(shù)據(jù)接口塊的電路示意圖；
圖5是圖2系統(tǒng)的環(huán)狀總線命令接口塊的電路示意圖；圖6A-6I展示八種不同的命令和一個替代方案，以及說明其在圖2的環(huán)狀總線系統(tǒng)中的使用；圖7是說明通過使用圖6A-6I的命令對圖2的環(huán)狀總線系統(tǒng)進(jìn)行操作的流程圖；圖8說明圖2系統(tǒng)中特定數(shù)據(jù)轉(zhuǎn)移的實例；圖9列出用以實行圖8中說明的示范性數(shù)據(jù)轉(zhuǎn)移的在圖6A-6I中識別的命令的序列；圖10是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第二實施例的方框示意圖；圖11是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第三實施例的方框示意圖；圖12是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第四實施例的方框示意圖；圖13是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第五實施例的方框示意圖；圖14是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第六實施例的方框示意圖；和圖15是利用環(huán)狀總線結(jié)構(gòu)的快閃存儲器系統(tǒng)的第七實施例的方框示意圖。
具體實施例方式
常規(guī)總線系統(tǒng)的背景描述參看圖1，說明具有常規(guī)總線的典型快閃存儲器系統(tǒng)以提供本發(fā)明的各種方面與特征的后續(xù)描述的背景。系統(tǒng)控制器通常實施在單個集成電路芯片11上，集成電路芯片11經(jīng)由系統(tǒng)總線13與一個或一個以上集成電路存儲器芯片(圖1展示單個的這種存儲器芯片15)并聯(lián)連接。所說明的特定總線13包括載運(yùn)數(shù)據(jù)的單獨的一組導(dǎo)體17、用于存儲器地址的一組導(dǎo)體19和用于控制和狀態(tài)信號的一組導(dǎo)體21?；蛘?，可在這三種功能之間時間共享單個一組導(dǎo)體。
典型的控制器芯片11具有其自身的內(nèi)部常規(guī)總線23，其通過接口電路25與系統(tǒng)總線13介接。通常連接到總線的主要功能是處理器27(例如微處理器或微控制器)、含有用于初始化(“引導(dǎo)”)系統(tǒng)的代碼的只讀存儲器(ROM)29、主要用于緩沖在存儲器與主機(jī)之間轉(zhuǎn)移的數(shù)據(jù)的只讀存儲器(RAM)31、和針對通過存儲器與主機(jī)之間的控制器的數(shù)據(jù)來計算和檢查錯誤校正碼(ECC)的電路33。控制器總線23通過電路35與主機(jī)系統(tǒng)介接，這在圖1的系統(tǒng)包含在存儲卡中的情況下是通過卡的外部接點37而完成的。時鐘39與控制器11的其它組件中的每一者連接且由其利用。
存儲器芯片15以及與系統(tǒng)總線13連接的任何其它元件通常含有組織成多個子陣列或平面的存儲器單元陣列，出于簡明目的而說明兩個這種平面41和43，但四個或八個這種平面是更典型的。或者，存儲器芯片15可包括未被劃分成平面的存儲器單元陣列。然而當(dāng)如此劃分時，每一平面均具有其自身的彼此獨立操作的列控制電路45和47。電路45和47從系統(tǒng)總線13的地址部分19接收其各自存儲器單元陣列的地址，并對其進(jìn)行解碼以對各自位線49和51中的特定一者或一者以上進(jìn)行定址。平面41和43具有共用字線53，其響應(yīng)于在地址總線19上接收到的地址通過行控制電路55進(jìn)行定址。存儲器單元陣列41和43的NAND結(jié)構(gòu)是當(dāng)前優(yōu)選的。如同p阱電壓控制電路61和63，源極電壓控制電路57和59也與各自平面連接。
數(shù)據(jù)通過與系統(tǒng)總線13的數(shù)據(jù)部分17連接的自各數(shù)據(jù)輸入/輸出電路65和67而轉(zhuǎn)移入和轉(zhuǎn)移出平面41和43。電路65和67通過經(jīng)由各自列控制電路45和47連接到平面的線69和71來實現(xiàn)將數(shù)據(jù)編程到其各自平面的存儲器單元中和從其各自平面的存儲器單元中讀取數(shù)據(jù)。
盡管控制器11控制存儲器芯片15編程數(shù)據(jù)、讀取數(shù)據(jù)、擦除和照管各種內(nèi)務(wù)事務(wù)的操作，但每一存儲器芯片還含有執(zhí)行來自控制器11的命令以執(zhí)行所述功能的某種控制電路。接口電路73連接到系統(tǒng)總線13的控制與狀態(tài)部分21。將來自控制器的命令提供到狀態(tài)機(jī)75，狀態(tài)機(jī)75接著提供其它電路的特定控制以便執(zhí)行這些命令?？刂凭€77-81將狀態(tài)機(jī)75與圖1所示的這些其它電路連接。將來自狀態(tài)機(jī)75的狀態(tài)信息經(jīng)由線83傳送到接口73，以便經(jīng)由總線部分21傳輸?shù)娇刂破?1。
從圖1的存儲器系統(tǒng)可見，控制器芯片11與存儲器芯片15的各個部分之間的通信取決于控制器和存儲器芯片并聯(lián)連接到的單個系統(tǒng)總線13上的通信的限制。
示范性環(huán)狀總線實施例的詳細(xì)描述圖2-9中說明使用環(huán)狀總線代替上述常規(guī)總線15的存儲器系統(tǒng)的第一實施例。最初參看圖2，控制器集成電路芯片101和單個存儲器芯片103形成存儲器系統(tǒng)，但也可包括額外的存儲器芯片。存儲器芯片103說明為具有四個存儲器單元平面105-108，但作為替代，使可用更少、甚至一個或四個以上存儲器平面。列控制電路110-113連接到各自的平面105到108。通過選擇兩個數(shù)據(jù)寄存器A或B中的一者的各自的多路復(fù)用電路115-118，將數(shù)據(jù)編程到存儲器平面105-108中和從其中讀取數(shù)據(jù)。在數(shù)據(jù)編程期間，特定平面的由其多路復(fù)用器選擇的寄存器A或B中的一者中所存儲的數(shù)據(jù)被編程到所述平面中。類似地，在數(shù)據(jù)讀取期間，從平面讀取的數(shù)據(jù)被寫入到由其多路復(fù)用器選擇的寄存器A或B中的一者中。使用這兩個寄存器是不需要的，可替代使用單個寄存器，但其增加了存儲器系統(tǒng)的操作中的靈活和并行程度。命令與控制電路121提供類似于圖1系統(tǒng)的狀態(tài)機(jī)75和控制電路中各種控制電路的功能。
在圖2的實例中，存儲器陣列平面105-108中的每一者通過環(huán)狀總線接口節(jié)點123-126中的各自一者來傳送從平面中讀取的或?qū)⒕幊痰狡矫嬷械臄?shù)據(jù)。每一平面的數(shù)據(jù)寄存器A和B中的兩者與用于所述平面的節(jié)點連接。來自控制器101的命令由環(huán)狀總線接口節(jié)點127接收，且狀態(tài)信號通過同一節(jié)點被發(fā)送回控制器。節(jié)點127與存儲器集成電路芯片103的控制電路121連接。如果額外的存儲器芯片包括在系統(tǒng)中(圖2中未圖示)，那么在此特定實例中每一者將具有其自身的命令接口節(jié)點。
類似地，控制器芯片101包括與控制器130連接的環(huán)狀總線節(jié)點128。圖2的控制器130可類似于圖1的控制器11，不同之處在于節(jié)點接口128(圖2)代替了存儲器接口25。
節(jié)點123-128在回路中連接在一起以便在其之間轉(zhuǎn)移數(shù)據(jù)、地址、命令和狀態(tài)信息。所述回路由具有載運(yùn)數(shù)據(jù)的一條線133和載運(yùn)來自控制器130的命令的另一條線135的環(huán)狀總線形成。或者，在環(huán)狀總線中可使用兩條或兩條以上數(shù)據(jù)線和/或可包括兩條或兩條以上命令線，以便增加信息轉(zhuǎn)移帶寬，但這樣做的代價是更復(fù)雜的總線節(jié)點電路和操作。另一條線137可包括在總線中以將時鐘信號載運(yùn)到節(jié)點?；蛘?，如果針對數(shù)據(jù)線133上和命令線135上的信息采用自定時格式，那么可省略時鐘線。
操作圖2的系統(tǒng)以管線方式在環(huán)狀總線上轉(zhuǎn)移數(shù)據(jù)和命令，其中在每一節(jié)點處優(yōu)選引入一個或僅數(shù)個時鐘周期的延遲。數(shù)據(jù)線133、命令線135和時鐘線137跟隨集成電路芯片101和103上以及在其之間的同樣的路徑，且在每一節(jié)點中引入相同的延遲以在所述三條線中發(fā)信號。僅沿著總線在相鄰節(jié)點之間的段點對點地轉(zhuǎn)移信息，而不是如常規(guī)總線那樣在整個總線上轉(zhuǎn)移信息，從而使環(huán)狀總線的極高頻率的操作成為可能。總線上的信號可完全為數(shù)字的，其中其幅值由可用電源電壓設(shè)定。然而，可通過替代利用適當(dāng)?shù)母咚傩帕罴夹g(shù)，例如低壓擺幅信令(swing signaling)、全差分信令、偽差分信令、雙數(shù)據(jù)率或電流型驅(qū)動器的使用，來實現(xiàn)較高的操作頻率和降低的功率耗散。
優(yōu)選的是命令僅在控制器節(jié)點128中發(fā)起，這使其成為環(huán)狀總線上的單個主體。命令代碼在命令線135上從控制器節(jié)點128傳送，以供其它節(jié)點123-127中的一個或一個以上節(jié)點執(zhí)行。當(dāng)僅單個節(jié)點作為用于執(zhí)行命令的目標(biāo)時，在數(shù)據(jù)線133上同時傳輸節(jié)點的相應(yīng)的識別代碼。目標(biāo)節(jié)點隨后為接受待執(zhí)行的命令的唯一節(jié)點。
在數(shù)據(jù)線133上轉(zhuǎn)移的數(shù)據(jù)可在節(jié)點123-128(源節(jié)點)中的任一者中發(fā)起，且被引導(dǎo)到其它節(jié)點(目的地節(jié)點)中的任何一個或一個以上節(jié)點。在這種數(shù)據(jù)轉(zhuǎn)移之前，源節(jié)點和目的地節(jié)點經(jīng)配置以用于此數(shù)據(jù)轉(zhuǎn)移。接著圍繞環(huán)狀總線發(fā)生數(shù)據(jù)轉(zhuǎn)移。轉(zhuǎn)移的數(shù)據(jù)優(yōu)選圍繞整個環(huán)狀總線行進(jìn)并返回發(fā)起節(jié)點。這確保轉(zhuǎn)移的數(shù)據(jù)可由經(jīng)配置以進(jìn)行讀取的其它節(jié)點中的任一者讀取，所述其它節(jié)點例如為通過使用ECC來檢查數(shù)據(jù)有效性的節(jié)點。這還使得發(fā)起節(jié)點可例如通過與初始傳輸?shù)臄?shù)據(jù)進(jìn)行比較或使用冗余奇偶位來檢查所接收的數(shù)據(jù)是否在圍繞環(huán)狀總線傳輸期間發(fā)生錯誤。
在大多數(shù)情況下優(yōu)選的圖2的系統(tǒng)的一個特定操作中，利用時分多路復(fù)用以幀或時槽在數(shù)據(jù)線133上圍繞環(huán)狀總線傳輸數(shù)據(jù)。這允許圍繞環(huán)狀總線并行轉(zhuǎn)移兩個或兩個以上不同通道的數(shù)據(jù)，例如不同的數(shù)據(jù)扇區(qū)，其可能具有不同的源節(jié)點和/或目的地節(jié)點。用于每次數(shù)據(jù)轉(zhuǎn)移的時槽的數(shù)目經(jīng)選擇以適應(yīng)將發(fā)生的并行數(shù)據(jù)轉(zhuǎn)移的數(shù)目。這充分利用環(huán)狀總線的帶寬，同時允許各自節(jié)點的某些功能以較少的帶寬操作，以及存儲器數(shù)據(jù)編程和寫入電路與各自的節(jié)點連接。
參看圖3A的時序圖，說明三個通道0-2并行的時間多路復(fù)用數(shù)據(jù)傳輸。單個周期“pip”作為標(biāo)記在命令線135上傳輸，以指示隨后在數(shù)據(jù)線133上開始的幀含有有效數(shù)據(jù)。pip最經(jīng)常由節(jié)點中的任一者插入到命令線135上，所述節(jié)點中的任一者是在與pip相同的時鐘周期期間開始被插入到數(shù)據(jù)線133上的時間幀中的數(shù)據(jù)的源。環(huán)狀總線的數(shù)據(jù)線133和命令線135因此應(yīng)以類似方式路由且同步操作。用下文描述的未利用pip進(jìn)行控制的方式來控制數(shù)據(jù)時槽的時序和界定。
圖3A的實例中的數(shù)據(jù)幀A、B和C分別在通道0、1和2中傳輸。通道1在兩個周期內(nèi)未載運(yùn)有效數(shù)據(jù)，在這時間之后初始的數(shù)據(jù)幀B變?yōu)榭捎糜谠诃h(huán)狀總線上轉(zhuǎn)移。一個通道的數(shù)據(jù)可以此方式在存儲器幀節(jié)點123-127中的任何節(jié)點之間轉(zhuǎn)移，從而在存儲器芯片103內(nèi)的平面之間轉(zhuǎn)移數(shù)據(jù)而不必通過控制器130；或者當(dāng)在存儲器與主機(jī)系統(tǒng)之間轉(zhuǎn)移數(shù)據(jù)時，在所述節(jié)點123-127中的一個或一個以上節(jié)點與控制器節(jié)點128之間轉(zhuǎn)移。
通過圖3B和圖3C的時序圖在概念上說明用于圍繞具有D個節(jié)點的環(huán)狀總線轉(zhuǎn)移數(shù)據(jù)的時分多路復(fù)用的兩個特定實施方案。每一時間幀的持續(xù)時間(長度)為A個時鐘周期。盡管下文描述的特定實例的數(shù)據(jù)總線時槽為四個時鐘周期，但數(shù)目A可少至一個和高達(dá)8個、16個、32個或更多。將由數(shù)據(jù)通過節(jié)點引起的數(shù)據(jù)延遲指示為B個時鐘周期。參數(shù)A和B中的每一者通常將被設(shè)計到存儲器系統(tǒng)中，因此在系統(tǒng)操作期間將不可改變。使用C個時槽。
在圖3B中說明的環(huán)狀總線操作中，使通道(時槽)的數(shù)目C等于總線上節(jié)點的數(shù)目D。還使幀長度A等于節(jié)點之間的總線延遲B，二者均以時鐘周期數(shù)來測量。每一節(jié)點通常通過具有B個存儲寄存器級來存儲通過所述節(jié)點的等于延遲B的若干位。這些參數(shù)的使用允許將數(shù)據(jù)同步轉(zhuǎn)移到總線上的每一數(shù)據(jù)節(jié)點。對于所有時槽中的每一數(shù)據(jù)位位置，在總線周圍存在一個存儲寄存器。這促使C個分配的數(shù)據(jù)時槽連續(xù)循環(huán)通過每一節(jié)點。因而存在可用于典型數(shù)據(jù)轉(zhuǎn)移操作的最大數(shù)目的通道。實際上，由于包括一通道以用于通常將不接收或傳輸數(shù)據(jù)的每一控制節(jié)點，因此導(dǎo)致一個或一個以上額外的通道。這些通道可用于將狀態(tài)信息發(fā)送回控制器。一個通道通常用于為系統(tǒng)中的每一存儲器芯片發(fā)送狀態(tài)信息。
然而，盡管便于用圖3B所示的方式來實施時分多路復(fù)用，但此最大數(shù)目的數(shù)據(jù)通道很少是必需的。因此優(yōu)選使用任何特定數(shù)據(jù)轉(zhuǎn)移操作所需的盡可能少的時槽C，以便最多地利用數(shù)據(jù)總線帶寬。圖3C的時序圖說明具有動態(tài)選定數(shù)目C個通道的總線的操作，可使其成為給定數(shù)據(jù)轉(zhuǎn)移所必需的通道，但不需要含有在如圖3B所示操作時可發(fā)生的許多空時槽。
在圖3C中，說明使用比總線上節(jié)點數(shù)目D更少的通道數(shù)目C的情況。在此實例中，在同時具有相同通道身份的至少兩個時槽中圍繞環(huán)狀總線計算來自節(jié)點的連續(xù)數(shù)據(jù)幀。舉例來說，如果在總線上存在D＝12個節(jié)點且多路復(fù)用已動態(tài)指定同時轉(zhuǎn)移C＝6個數(shù)據(jù)通道，那么每一通道圍繞總線出現(xiàn)兩次。這是相對直接的，因為D/C是整數(shù)，在此實例中，所述整數(shù)等于2。但圖3C中展示更經(jīng)常的D/C不是整數(shù)的情況。在這種情況下，插入一個或一個以上未使用的時槽，其中未使用的時槽被稱為“空槽(nul slot)”。插入許多空槽以使得節(jié)點數(shù)目D減去空槽數(shù)目再除以時槽數(shù)目C為整數(shù)。也就是說，使(D-[空槽])/C等于整數(shù)。
圖3C中指定在數(shù)據(jù)總線上轉(zhuǎn)移的所有C個數(shù)據(jù)幀(時槽)的序列以形成一個“周期”。促使全部N個周期重復(fù)以便形成圍繞總線的一組時槽，所述時槽在此實例中少于總線上數(shù)據(jù)通過的節(jié)點的數(shù)目D。為了使時槽的序列等于節(jié)點數(shù)目D，在實際中添加一空槽以將該群組延長為N個周期加上空槽。在圖3C的實例中，N＝D-1，且通過將空槽插入所示處來完成此少1的補(bǔ)償。在例如N＝D-2的另一情況下，插入兩個空槽。這使得每次圍繞總線完全移動所述群組的數(shù)據(jù)所必需的時鐘周期的總數(shù)目等于圍繞環(huán)的一位存儲位置的總數(shù)目。針對給定的數(shù)據(jù)轉(zhuǎn)移操作來選擇數(shù)量N和C，以使圍繞環(huán)循環(huán)的未使用空槽的數(shù)目最小化，因為其使用在一定程度上減小了總線的數(shù)據(jù)轉(zhuǎn)移帶寬。在必要時空槽不具有與其相關(guān)聯(lián)的數(shù)據(jù)通道，且其圍繞環(huán)在節(jié)點之間連續(xù)循環(huán)。具有“無關(guān)(don’t care)”值的空數(shù)據(jù)在空槽中在節(jié)點間傳遞。
圖4展示用于圖2的數(shù)據(jù)節(jié)點123-126中每一者的示范性電路實施方案。環(huán)狀總線的數(shù)據(jù)線133上的數(shù)據(jù)位的信號由寄存器級151接收，并串行移位通過連續(xù)的寄存器152、154和156。說明四個寄存器級以匹配四個時鐘周期的時槽長度A。最末級156的輸出與第一級151的輸出均作為輸入連接到切換電路153。這允許電路153以一個或四個周期的延遲進(jìn)行操作。切換電路153的輸出通過驅(qū)動器155連接回到數(shù)據(jù)線133。當(dāng)切換電路153使其來自寄存器156的輸入連接到其輸出驅(qū)動器155時(最常見的配置)，由數(shù)據(jù)節(jié)點的寄存器151接收的數(shù)據(jù)位在數(shù)據(jù)線133上被往后放置在四個時鐘周期之后，以便在環(huán)狀總線的另一段上傳輸?shù)较乱粩?shù)據(jù)節(jié)點。類似地，當(dāng)切換電路153使其來自寄存器151的輸入連接到其輸出驅(qū)動器155時，延遲是一個時鐘周期。在由節(jié)點從其寄存器A或B中的一者中將數(shù)據(jù)放置在數(shù)據(jù)線上的時槽期間，切換電路153將不會使這些數(shù)據(jù)總線輸入中的任一者連接到其輸出。
如果數(shù)據(jù)總線使用兩個或兩個以上并行的數(shù)據(jù)線而不是所說明的單個線，那么針對每一條線提供單獨的寄存器級，且切換電路153一起切換所述寄存器級。舉例來說，如果數(shù)據(jù)總線含有四條線，那么數(shù)據(jù)節(jié)點在每條線中包括單個寄存器級。在這種情況下，每一節(jié)點轉(zhuǎn)移一個時槽的四個位通過所述節(jié)點的總延遲為單個時鐘周期而不是四個周期。盡管這有利地增加了總線的帶寬，但系統(tǒng)的電路和操作更為復(fù)雜。
到數(shù)據(jù)節(jié)點的命令線135輸入類似地連接到另一串四個寄存器157、158、160和162。命令在命令線135上與數(shù)據(jù)線133上的數(shù)據(jù)同步地路由，即施加有相同的延遲。最末寄存器162的輸出連接到切換電路153，如同第一寄存器級158的輸出，類似于數(shù)據(jù)寄存器路徑。這些輸入中的任一者可通過切換電路153連接到驅(qū)動器159，以便將命令信息以一個或四個時鐘周期的延遲放置到環(huán)狀總線的下一段上。當(dāng)節(jié)點需要將pip放置到命令線135上時，這些輸入中的任一者都不連接到驅(qū)動器159，節(jié)點將pip放置到命令線135上以指示有效數(shù)據(jù)在隨后發(fā)生的時槽中正被節(jié)點放置到數(shù)據(jù)總線133上。如果數(shù)據(jù)總線含有兩條或兩條以上線，那么優(yōu)選以類似方式建構(gòu)命令總線，包括并行寄存器的使用，使得所述兩個總線同步操作。
時鐘信號線137與驅(qū)動器161直接連接，并提供用于數(shù)據(jù)和命令寄存器級的計時，以及用于數(shù)據(jù)節(jié)點的其余電路的時鐘信號。
解碼器163在寄存器157的輸出處接收來自命令線135的控制器命令，且在寄存器151的輸出處接收數(shù)據(jù)線133上的相關(guān)數(shù)據(jù)。解碼器的功能是執(zhí)行命令以配置其節(jié)點以在后續(xù)的數(shù)據(jù)傳輸中接收或傳輸數(shù)據(jù)。與在數(shù)據(jù)線133上供應(yīng)的命令相關(guān)聯(lián)的數(shù)據(jù)可包括命令期望針對的節(jié)點識別號、將在上面?zhèn)鬏敾蚪邮諗?shù)據(jù)的通道號、將使用寄存器A還是B、進(jìn)行轉(zhuǎn)移的數(shù)據(jù)的長度，和其它配置信息。
寄存器165含有在存儲器系統(tǒng)加電或其它初始化時存儲在其中的用于節(jié)點的唯一識別號。由系統(tǒng)控制器發(fā)出的全局初始化命令優(yōu)選完成此舉。識別號在操作期間被用作來自控制器的期望用于節(jié)點的命令的地址。盡管環(huán)狀總線上的所有節(jié)點將接收一命令，但所述命令在總線上與命令所期望針對的節(jié)點的識別號一起傳輸。因此，僅用其識別號定址的節(jié)點將響應(yīng)進(jìn)行存儲并接著執(zhí)行命令。
另一寄存器167含有特定節(jié)點在上面進(jìn)行通信的經(jīng)時間多路復(fù)用的數(shù)據(jù)總線的通道號。此通道號通常在每次在數(shù)據(jù)總線133上向節(jié)點傳輸數(shù)據(jù)或從節(jié)點傳輸數(shù)據(jù)之前被重寫作為節(jié)點的配置的一部分。在數(shù)據(jù)傳輸期間，所存儲的通道號用于識別分配通道來用于節(jié)點傳輸或接收數(shù)據(jù)時槽的發(fā)生。在當(dāng)前轉(zhuǎn)移操作中將轉(zhuǎn)移的數(shù)據(jù)的長度存儲在另一寄存器168中，且將關(guān)于寄存器A或B中的哪一個正用于轉(zhuǎn)移的名稱存儲在寄存器170中。寄存器167、168和170的參數(shù)通過解碼器163由圍繞命令線135上的總線發(fā)送的命令而載入所述寄存器中，所述命令包括存儲在寄存器165中的節(jié)點識別號。
圖4的切換電路153通過各數(shù)據(jù)線169與171中的一者在數(shù)據(jù)總線線133與寄存器A和B(圖2中所示)中的一者之間建立連接?？刂齐娐放渲霉?jié)點以在寄存器A和B中的一者與數(shù)據(jù)線133之間轉(zhuǎn)移數(shù)據(jù)。當(dāng)從總線轉(zhuǎn)移數(shù)據(jù)以便存儲在節(jié)點的存儲器平面中時，電路153將由線182上經(jīng)解碼的控制信號選擇的寄存器151或寄存器156的輸出處的來自總線線133的數(shù)據(jù)引導(dǎo)到由線177上控制信號選擇的寄存器A和B中的一者。然而，當(dāng)在分配到節(jié)點的時槽期間在從寄存器A或B中的選定一者到數(shù)據(jù)總線線133的相反方向上轉(zhuǎn)移數(shù)據(jù)時，切換電路153將選定寄存器的輸出連接到驅(qū)動器155，同時斷開數(shù)據(jù)總線線133在寄存器151與驅(qū)動器155之間的段。在其它時間期間，切換電路153經(jīng)連接以使數(shù)據(jù)通過節(jié)點而不會對數(shù)據(jù)進(jìn)行任何動作，除了施加一個或四個時鐘周期的延遲。當(dāng)節(jié)點沒有在其數(shù)據(jù)寄存器A或B中的一者與數(shù)據(jù)總線133之間轉(zhuǎn)移數(shù)據(jù)時，維持?jǐn)?shù)據(jù)總線線133在寄存器151或寄存器156與驅(qū)動器155之間的通過連接。
切換電路153在適當(dāng)時間完成這些連接的控制來自在控制線175-179和182上來自解碼器163以及在其它控制線180上來自通道計數(shù)器181的輸出的信號。計數(shù)器181由解碼器163用線183-186上的四個信號來控制。線183載運(yùn)在關(guān)于節(jié)點的數(shù)據(jù)轉(zhuǎn)移操作的開始時重設(shè)計數(shù)器181的初始化信號。線185載運(yùn)用于當(dāng)前數(shù)據(jù)傳輸?shù)耐ǖ赖臄?shù)目的數(shù)據(jù)，其由控制器傳送作為針對數(shù)據(jù)轉(zhuǎn)移而設(shè)置節(jié)點的一部分。環(huán)狀總線上節(jié)點的數(shù)目D也在線186上被供應(yīng)到計數(shù)器181，且在電路184上傳送周期數(shù)目N(見圖3C)。計數(shù)器181計數(shù)到最高的通道號，且接著被重設(shè)到最低的通道號、被中止、再次開始計數(shù)，依此類推。當(dāng)前計數(shù)，且因此當(dāng)前的通道號在線180上被輸入到切換電路153。電路153將所述號碼與來自寄存器167的被分配給節(jié)點的、在控制線175上由解碼器提供的通道號進(jìn)行比較。當(dāng)這些號碼相同時，電路153切換節(jié)點以接收來自數(shù)據(jù)總線133的數(shù)據(jù)或?qū)?shù)據(jù)傳輸?shù)綌?shù)據(jù)總線133，直到轉(zhuǎn)移完成為止(由來自寄存器168的在控制線176上提供的數(shù)據(jù)傳輸長度所決定)。
線177上的控制信號規(guī)定是用節(jié)點的寄存器A還是寄存器B轉(zhuǎn)移數(shù)據(jù)。線178和179載運(yùn)信號，所述信號切換電路153以(1)接收來自數(shù)據(jù)總線線133的數(shù)據(jù)，在這種情況下數(shù)據(jù)總線通過節(jié)點，且由控制線177識別的寄存器與其連接，(2)在分配給節(jié)點的時槽期間將來自經(jīng)識別的寄存器的數(shù)據(jù)傳輸?shù)娇偩€線133上，在所述時槽期間總線線133不通過節(jié)點，或(3)使數(shù)據(jù)總線線133通過節(jié)點而不與寄存器A或B中的任一者連接。
關(guān)于圖4而描述的數(shù)據(jù)接口節(jié)點控制總線133與寄存器A和B之間的數(shù)據(jù)轉(zhuǎn)移。將來自存儲器單元陣列平面的數(shù)據(jù)讀取到寄存器A或B中以便轉(zhuǎn)移到總線133上，或?qū)目偩€133獲得的數(shù)據(jù)從寄存器A或B編程到存儲器單元陣列中，是通過命令環(huán)狀總線接口節(jié)點127(圖2)控制的。在圖5中給出命令節(jié)點電路的實例，其中作為圖4元件的對應(yīng)部分的元件由相同的參考標(biāo)號識別，但添加有符號(’)。一旦被線195中的來自解碼器197的控制信號啟用，那么寄存器193就存儲從命令總線135接收到的命令數(shù)據(jù)。類似地，當(dāng)被線201中的來自解碼器的信號啟用時，寄存器199存儲從數(shù)據(jù)總線133接收到的數(shù)據(jù)。寄存器199的主要用途是將地址存儲到正被存取以進(jìn)行讀取或編程的存儲器單元陣列中。
寄存器193和199中的數(shù)據(jù)在各自線203和205上輸出，線203和205連同狀態(tài)信號線207一起通過信號路徑209與存儲器陣列控制電路121(圖2)連接。由線203載運(yùn)的主要命令是用以在由線205中的地址規(guī)定的位置處將數(shù)據(jù)編程到存儲器平面105-108中的一者或一者以上和從存儲器平面105-108中的一者或一者以上讀取數(shù)據(jù)，以及從寄存器A或B中的一者編程和讀取數(shù)據(jù)或?qū)?shù)據(jù)編程和讀取到寄存器A或B中的一者中的命令。線203上載運(yùn)的命令代碼是由用于存儲器芯片103內(nèi)的命令與控制電路121(圖2)的協(xié)議規(guī)定的命令代碼。此協(xié)議不需要等同于環(huán)狀總線內(nèi)使用的命令代碼的協(xié)議。舉例來說，環(huán)狀總線命令代碼可能與存儲器單元陣列所使用的命令代碼具有不同的長度。在這種情況下，可將譯碼器(未圖示)并入到命令寄存器193(圖5)的輸出上?？赏ㄟ^系統(tǒng)配置命令將用以轉(zhuǎn)換一種協(xié)議為另一種協(xié)議的映射信息載入翻譯器中。狀態(tài)線207在當(dāng)設(shè)置存儲器系統(tǒng)以便在節(jié)點之間轉(zhuǎn)移數(shù)據(jù)時指定的時間多路復(fù)用通道中的一者中提供來自控制電路121的狀態(tài)信號，且通過切換電路211到達(dá)數(shù)據(jù)總線線133。
圖5的切換電路211在功能上比圖4的切換電路153簡單。除了在來自線207的狀態(tài)信息被放置在線133上的時槽期間之外，在所有時間都在由線214中的控制信號選擇的寄存器151′或寄存器156′與驅(qū)動器155′之間通過數(shù)據(jù)線133。經(jīng)配置的時槽的發(fā)生是由切換電路211以相同于圖4切換電路153的方式從通道計數(shù)器181′和線175′中分配的通道號中確定的，以及由線213上的控制信號確定的。在節(jié)點之間的數(shù)據(jù)轉(zhuǎn)移期間，狀態(tài)信息被放置在總線133上，而從系統(tǒng)控制器將命令和地址接收到寄存器193和199中發(fā)生在數(shù)據(jù)轉(zhuǎn)移之前或之后，其早于將數(shù)據(jù)讀出快閃存儲器而進(jìn)入寄存器A和B中的一者或兩者中以轉(zhuǎn)移到另一節(jié)點，或晚于將已從另一節(jié)點轉(zhuǎn)移到這些寄存器中的數(shù)據(jù)編程到快閃存儲器中。
圖6A到圖6I中展示用以操作圖2-5的存儲器系統(tǒng)的一組命令，其全部由控制器130通過其環(huán)狀總線節(jié)點128(圖2)發(fā)出。為了方便起見而展示通過環(huán)狀總線的三個節(jié)點在各總線線135(CMND)和133(DATA)上的命令和數(shù)據(jù)傳輸，因為其以時間順序發(fā)生。當(dāng)然，存儲器系統(tǒng)可能具有遠(yuǎn)多于三個環(huán)狀總線節(jié)點，其中擴(kuò)展圖6A到6I中展示的圖案以展示每一節(jié)點處的信號，一個節(jié)點的信號比緊鄰的前一個節(jié)點的信號延遲一個時鐘周期。將注意到，在此特定實例中，pip是在緊接著每一命令之前的時鐘周期中在命令線上發(fā)送的，且還對數(shù)據(jù)線上發(fā)送的數(shù)據(jù)標(biāo)記開始。不同于所說明的單個周期pip，每一命令之前的pip可能占據(jù)多個時鐘周期，且可能被定義為啟用后續(xù)命令所需的唯一代碼。這將對所傳輸?shù)拿畹腻e誤檢測提供更大的抗擾性。
圖6A、6B和6C的命令是由環(huán)狀總線上的每一節(jié)點執(zhí)行的配置命令。通過圖6A或6B中任一者的替代命令，唯一的節(jié)點識別(ID)號存儲在每一節(jié)點的寄存器165和165′(圖4和5)中。在圖6A中，在命令總線線135上發(fā)送設(shè)定ID命令，由pip標(biāo)記其開始。緊接著的是數(shù)據(jù)線133上的唯一的識別號(ID)，也由命令線上的pip標(biāo)記其開始。作為節(jié)點切換電路153或211(圖4和5)的一部分的電路使由總線上第一節(jié)點在控制器節(jié)點之后接收的ID號遞增，且經(jīng)遞增的號接著圍繞環(huán)狀總線按次序被傳輸?shù)较乱还?jié)點。
在圖6B中，由控制器電路130(圖2)而不是由先前節(jié)點的遞增電路確定由環(huán)狀總線的連續(xù)節(jié)點使用的ID號的順序。這允許在將ID號分配給節(jié)點時具有更大的靈活性?？刂破?30不僅傳輸用于環(huán)狀總線上第一相鄰節(jié)點的單個ID號，而且傳輸一串ID號，總線上的每一節(jié)點使用其中一個ID號。每一節(jié)點去除其接收到的第一ID號，并將其余的ID號在環(huán)狀總線上按次序重新傳輸?shù)较乱还?jié)點。
圖6C中說明重設(shè)通道命令，控制器在命令總線線135上發(fā)送由系統(tǒng)上每一節(jié)點接收并執(zhí)行的命令。當(dāng)此命令由節(jié)點接收時，其經(jīng)分配的通道號寄存器167和167′(圖4和5)被重設(shè)。
圖6D、6E和6F的三個命令被引導(dǎo)到環(huán)狀總線系統(tǒng)上經(jīng)識別的命令節(jié)點(例如命令節(jié)點127(圖2和5))并由其接收。圖6D的地址輸入命令識別將要存取的快閃存儲器地址。所述地址在命令線135上圍繞總線發(fā)送，同時在數(shù)據(jù)線133上發(fā)送預(yù)定接收命令的一個命令節(jié)點的ID號。緊隨著節(jié)點ID的是存儲器單元陣列的地址，在后續(xù)步驟中將在所述地址處執(zhí)行某個操作。接著在其寄存器165′中具有與控制器所發(fā)送的ID相匹配的一個節(jié)點將此地址載入其地址寄存器199(圖5)。相同的ID和地址圍繞總線在節(jié)點之間傳遞，但僅具有匹配ID的一個命令節(jié)點啟用其本身以接收和存儲地址。
圖6E中展示一組相關(guān)命令，所述命令對快閃存儲器的已由圖6D的一個或一個以上地址輸入命令定址的部分進(jìn)行操作。在命令線135上發(fā)送用于圖6E中列出的命令之一的唯一代碼，而在數(shù)據(jù)線133上發(fā)送所述命令被引導(dǎo)到的一個命令節(jié)點的ID。所述命令接著被載入經(jīng)識別的命令節(jié)點的命令寄存器193(圖5)且立即執(zhí)行。圖6E的讀取模式命令促使快閃存儲器中在由圖6D的命令先前載入的地址(或多個地址)處的數(shù)據(jù)被讀出快閃存儲器，且進(jìn)入寄存器以準(zhǔn)備由環(huán)狀總線轉(zhuǎn)移數(shù)據(jù)。類似地，圖6E的多塊編程命令可用于將來自寄存器的數(shù)據(jù)并行地編程到快閃存儲器的兩個或兩個以上平面中的先前由圖6D的地址命令供應(yīng)的地址處。如果存儲器系統(tǒng)中存在期望用以執(zhí)行圖6E的命令之一的一個以上命令節(jié)點，那么圖6D和6E的命令被單獨地發(fā)送到每一命令節(jié)點。
如果期望在讀取、編程或其它操作期間由命令節(jié)點發(fā)送狀態(tài)信號，那么圖6F的狀態(tài)讀取命令用于設(shè)置命令節(jié)點以進(jìn)行此工作。在命令線135上發(fā)送唯一的命令，而在數(shù)據(jù)線133上發(fā)送期望用所述命令來設(shè)置的一個命令節(jié)點的ID。將在上面發(fā)送狀態(tài)信息的通道號緊隨數(shù)據(jù)線上的節(jié)點ID。接著將此通道號載入經(jīng)分配的通道號寄存器167′(圖5)中。
圖6G展示相關(guān)的輸入與輸出命令，其用于響應(yīng)于后續(xù)的數(shù)據(jù)命令來調(diào)節(jié)數(shù)據(jù)節(jié)點，以在環(huán)狀總線的數(shù)據(jù)線133與寄存器A或B中的一者之間轉(zhuǎn)移數(shù)據(jù)。輸入或輸出命令被控制器放置在命令總線線135上，隨后是期望節(jié)點的ID、在上面轉(zhuǎn)移數(shù)據(jù)的通道號(時槽)、轉(zhuǎn)移數(shù)據(jù)所使用的寄存器A或B以及數(shù)據(jù)轉(zhuǎn)移的長度。接著將發(fā)送的通道號載入數(shù)據(jù)節(jié)點的寄存器167(圖4)中，選定的寄存器A或B和數(shù)據(jù)轉(zhuǎn)移的長度臨時存儲在解碼器163中且由各自的解碼器輸出177和176提供。
一旦所有相關(guān)的數(shù)據(jù)節(jié)點經(jīng)配置以便通過接收和執(zhí)行圖6G的命令(每次一個)進(jìn)行數(shù)據(jù)轉(zhuǎn)移，那么圖6H的數(shù)據(jù)啟用命令促使進(jìn)行轉(zhuǎn)移。由控制器在總線的命令線135上發(fā)送數(shù)據(jù)啟用命令，且在數(shù)據(jù)線133上發(fā)送進(jìn)行轉(zhuǎn)移所必需的配置參數(shù)。這些參數(shù)包括用于數(shù)據(jù)轉(zhuǎn)移的通道(時槽)數(shù)目C、一組時槽中周期的數(shù)目N和環(huán)狀總線上節(jié)點的數(shù)目D，其遵循圖3C的時序圖所說明的經(jīng)分組的通道轉(zhuǎn)移。這些參數(shù)存儲在數(shù)據(jù)節(jié)點(圖4)中且在數(shù)據(jù)轉(zhuǎn)移期間在線184、185和186上被提供到通道計數(shù)器181。如圖6G的輸入或輸出命令所引導(dǎo)，在由所述命令規(guī)定的用于每一節(jié)點的唯一通道上，數(shù)據(jù)接著被轉(zhuǎn)移到已接收所述命令的每一節(jié)點的寄存器A或B的一者中或從已接收所述命令的每一節(jié)點的寄存器A或B的一者中轉(zhuǎn)移出。
圖6H的數(shù)據(jù)啟用命令促使正被轉(zhuǎn)移的數(shù)據(jù)在其被分配的時間多路復(fù)用通道中圍繞環(huán)狀總線循環(huán)。有限量的數(shù)據(jù)可根據(jù)通道的寬度(即，分配給每一者的時間的長度)而在每一數(shù)據(jù)通道中轉(zhuǎn)移。在圖6H中，為便于解釋而將各通道(數(shù)據(jù)幀)展示成長度為四個時鐘周期，從而載運(yùn)四個數(shù)據(jù)位，但實際上可能比四個大得多。根據(jù)圖3C所示的分組通道周期技術(shù)，每一數(shù)據(jù)節(jié)點可在先前傳輸?shù)膸耆ㄟ^圍繞環(huán)狀總線的電路并返回到所述節(jié)點之前傳輸另一數(shù)據(jù)幀。這持續(xù)進(jìn)行，直到以此方式傳輸完從所述節(jié)點轉(zhuǎn)移的所有數(shù)據(jù)為止。
在控制器在環(huán)狀總線上傳輸另一命令節(jié)點或數(shù)據(jù)節(jié)點命令，而數(shù)據(jù)正在執(zhí)行數(shù)據(jù)啟用命令的過程中轉(zhuǎn)移之前，轉(zhuǎn)移需要首先被中止。圖6I中展示數(shù)據(jù)中斷命令以進(jìn)行此工作。當(dāng)在數(shù)據(jù)轉(zhuǎn)移期間源數(shù)據(jù)節(jié)點接收到數(shù)據(jù)中斷命令時，所述節(jié)點中止數(shù)據(jù)轉(zhuǎn)移，直到隨后接收到數(shù)據(jù)啟用命令為止。然而，用于進(jìn)行轉(zhuǎn)移的數(shù)據(jù)的目的地節(jié)點繼續(xù)接收任何相關(guān)數(shù)據(jù)，因為在數(shù)據(jù)中斷命令之后在其它通道上可能存在有效數(shù)據(jù)。經(jīng)配置以僅僅使數(shù)據(jù)通過的那些節(jié)點繼續(xù)進(jìn)行此工作。用數(shù)據(jù)中斷命令中止數(shù)據(jù)轉(zhuǎn)移的一個原因是能夠添加通道、配置額外節(jié)點以傳輸或接收數(shù)據(jù)等，如同在數(shù)據(jù)中斷命令之后且在經(jīng)重新配置的數(shù)據(jù)轉(zhuǎn)移通過隨后的數(shù)據(jù)啟用命令而重新開始之前可通過使用輸入和/或輸出命令來完成。用于經(jīng)重新配置的數(shù)據(jù)轉(zhuǎn)移的新參數(shù)被規(guī)定作為隨后數(shù)據(jù)啟用命令的一部分。
圖6I的數(shù)據(jù)中斷命令與所有其它命令的不同之處在于，其不具有相關(guān)聯(lián)的命令代碼。可僅在先前命令為數(shù)據(jù)啟用命令時使用所述命令。數(shù)據(jù)中斷命令由控制器用信號發(fā)出作為任一通道上的命令線上的擴(kuò)展pip。數(shù)據(jù)線載運(yùn)適合于與數(shù)據(jù)中斷命令不關(guān)聯(lián)的所述通道的數(shù)據(jù)。
圖7中概括了通過使用剛才已描述的命令在節(jié)點之間轉(zhuǎn)移數(shù)據(jù)的整個過程?？扉W存儲器平面內(nèi)將轉(zhuǎn)移的數(shù)據(jù)首先被移動到寄存器中，所述寄存器在此實例中為一個或一個以上平面中每一者的寄存器A或B之一。第一步驟221促使快閃存儲器地址按順序被發(fā)送到各命令節(jié)點，所述命令節(jié)點每一者與一個或一個以上存儲器平面相關(guān)聯(lián)。緊接著的是將來自平面的經(jīng)定址的位置的數(shù)據(jù)讀取到其相關(guān)聯(lián)的寄存器A或B中的一者中。
這些數(shù)據(jù)源節(jié)點還經(jīng)配置以通過使用用于待配置的每一節(jié)點的圖6G的輸出命令來轉(zhuǎn)移數(shù)據(jù)，如步驟223指示。在步驟224中，數(shù)據(jù)目的地節(jié)點通過使用用于待配置的每一節(jié)點的輸入命令來接收這些數(shù)據(jù)。步驟223和224可與步驟222同時執(zhí)行。在起始步驟222之后可發(fā)出狀態(tài)讀取命令(圖6F)以便接收在節(jié)點之間圍繞總線起始數(shù)據(jù)轉(zhuǎn)移之前已完成在節(jié)點內(nèi)的步驟222的轉(zhuǎn)移的確認(rèn)。
在完成步驟223和224以設(shè)置源節(jié)點和目的地節(jié)點以用于數(shù)據(jù)轉(zhuǎn)移之后，且一旦確認(rèn)步驟222已完成，如果以上已完成，那么在步驟225中發(fā)出圖6H的數(shù)據(jù)啟用命令。這促使數(shù)據(jù)在環(huán)狀總線上從源節(jié)點的寄存器移動到目的地節(jié)點的寄存器。源節(jié)點和目的地節(jié)點寄存器包括控制器節(jié)點128(圖2)的寄存器，其用于通過控制器130從主機(jī)接收數(shù)據(jù)或?qū)?shù)據(jù)發(fā)送到主機(jī)。
接著，存儲在目的地節(jié)點的寄存器中的數(shù)據(jù)被編程到快閃存儲器中。在步驟226中，通過圖6D的地址輸入命令將快閃存儲器內(nèi)由命令節(jié)點控制的地址發(fā)送到所述命令節(jié)點。如果存在多個命令節(jié)點，那么針對每一命令節(jié)點單獨執(zhí)行此步驟。接著發(fā)送圖6E的編程命令中的一者以促使從寄存器到快閃存儲器中的編程具有可能的最大并行度。通過這些技術(shù)，數(shù)據(jù)可在以下兩種情況的任一者或兩者的情況下移動(1)在主機(jī)到控制器中的寄存器與快閃存儲器中的位置之間，(2)僅在快閃存儲器內(nèi)的位置之間。
步驟226的起始不需要等待步驟225的完成，而是可與步驟225同時執(zhí)行。對于一控制節(jié)點操作和一數(shù)據(jù)節(jié)點操作，或?qū)τ趩蝹€寄存器上的兩個數(shù)據(jù)節(jié)點操作，同時的操作是可能的。
圖8和圖9中給出通過使用圖6A-6I的命令來轉(zhuǎn)移數(shù)據(jù)的說明，其中圖8示意性展示圖2到圖5的具有在實例中使用的特定所需的數(shù)據(jù)源和目的地的存儲器系統(tǒng)，且圖9按順序列出用以實現(xiàn)所需轉(zhuǎn)移的命令。在已由主機(jī)系統(tǒng)(存儲器系統(tǒng)通過控制器與所述主機(jī)系統(tǒng)連接)將數(shù)據(jù)的扇區(qū)19、20和21寫入到控制器緩沖器RAM之后，所述數(shù)據(jù)的扇區(qū)19、20和21從控制器緩沖器RAM轉(zhuǎn)移以寫入到快閃存儲器中。這些數(shù)據(jù)扇區(qū)分別轉(zhuǎn)移到存儲器平面A、B和C中。同時，平面C中的數(shù)據(jù)扇區(qū)R6轉(zhuǎn)移到平面D。
圖8和9的實例還展示尚未討論的結(jié)束命令(圖6E)的使用。在此處其用作命令#10(圖9)以終止由命令#4起始的狀態(tài)讀取操作。同樣，使用兩次數(shù)據(jù)中斷命令，作為命令##9和14以停止各自的數(shù)據(jù)啟用命令##8和13的執(zhí)行。數(shù)據(jù)中斷命令#9的原因是中止數(shù)據(jù)轉(zhuǎn)移以便配置源節(jié)點和目的地節(jié)點以用于扇區(qū)R6的轉(zhuǎn)移，其由各自的輸出與輸入命令##11和12完成。這可能是必需的，因為快閃存儲器讀取命令#3的執(zhí)行花費(fèi)相對長的時間，在此時間期間可由控制器發(fā)出命令##4-8。接著發(fā)出另一數(shù)據(jù)啟用命令#13，其在通道0中將扇區(qū)R6添加到進(jìn)行轉(zhuǎn)移的數(shù)據(jù)，而通道1、2和3上的數(shù)據(jù)扇區(qū)19、20和21的轉(zhuǎn)移重新開始。在數(shù)據(jù)扇區(qū)19、20和21的轉(zhuǎn)移完成(將在稍后開始的數(shù)據(jù)扇區(qū)R6的轉(zhuǎn)移完成之前發(fā)生)之后，發(fā)出另一數(shù)據(jù)中斷命令#14以使得后續(xù)的數(shù)據(jù)啟用命令#15可減少用于結(jié)束扇區(qū)R6的轉(zhuǎn)移的通道的數(shù)目。需要僅規(guī)定在最多一直發(fā)生的任何數(shù)據(jù)轉(zhuǎn)移所需的通道的數(shù)目，從而避免時槽無數(shù)據(jù)，這不利地影響存儲器性能。
還將注意到，圖8和圖9中說明的示范性數(shù)據(jù)轉(zhuǎn)移在單個環(huán)狀總線上同時執(zhí)行某些操作，這是上述架構(gòu)和命令結(jié)構(gòu)的特性。舉例來說，響應(yīng)于數(shù)據(jù)啟用命令#8，由于使用時分多路復(fù)用，數(shù)據(jù)的三個扇區(qū)19、20和21同時轉(zhuǎn)移，每一扇區(qū)具有不同的源節(jié)點和目的地節(jié)點。響應(yīng)于數(shù)據(jù)啟用命令#13，四個數(shù)據(jù)扇區(qū)19、20、21和R6一起圍繞總線轉(zhuǎn)移。同樣，在命令#4期間，在數(shù)據(jù)扇區(qū)19、20和21的轉(zhuǎn)移在通道1、2和3上進(jìn)行的同時，狀態(tài)讀取命令在通道0上執(zhí)行。另外，如上所提到，在執(zhí)行快閃存儲器讀取命令#3時，執(zhí)行命令##4-7和命令#8的一部分。另外，圍繞環(huán)狀總線轉(zhuǎn)移的數(shù)據(jù)在通過控制器節(jié)點時可由控制器的ECC電路檢查，這與數(shù)據(jù)轉(zhuǎn)移同時發(fā)生。
存在可實現(xiàn)的圖2存儲器系統(tǒng)架構(gòu)的許多變化，同時仍用上述的命令和方式來操作系統(tǒng)。不再是具有四個存儲器平面的存儲器芯片，存儲器芯片可具有單個的未經(jīng)劃分的存儲器單元陣列，如圖10所說明。兩個存儲器芯片231和233展示為在環(huán)狀總線中與控制器芯片101連接。存儲器芯片231和233中每一者均包括通過總線以先前描述的環(huán)連接的單個命令節(jié)點和單個數(shù)據(jù)節(jié)點。兩個以上存儲器芯片可用于特定系統(tǒng)。
圖11中展示其它可能的變化，其中兩個存儲器芯片235和237中的每一者也在環(huán)狀總線上與控制器芯片101連接，但每一存儲器芯片分別包括單個組合的命令和數(shù)據(jù)節(jié)點239和241。節(jié)點239和241單獨地具有組合到一個電路中的圖4和5的單獨的節(jié)點電路。其優(yōu)點在于可通過消除例如切換電路、命令解碼器、通道計數(shù)器、各種存儲寄存器和類似物的重復(fù)的組件來縮減節(jié)點電路。
為了提供與在單個并行總線上與存儲器芯片通信的常規(guī)控制器向后兼容(backwardcompatible)的存儲器集成電路芯片，存儲器芯片可包括常規(guī)的總線接口以及環(huán)狀總線節(jié)點和外部連接。圖12中展示此種存儲器芯片。其含有四個環(huán)狀總線節(jié)點245-248，每一者連接到四個多路復(fù)用器251-254中的一者的一個輸入。多路復(fù)用器251-254中每一者的另一輸入通過共用總線257連接到常規(guī)的總線接口電路259，所述總線接口電路259提供終止于存儲器芯片的外部連接墊的常規(guī)總線261。這些總線墊接著與系統(tǒng)控制器連接，且視需要與其它存儲器芯片連接。常規(guī)控制器263(類似于圖1的控制器11)或具有環(huán)狀總線節(jié)點的控制器265(類似于圖2的控制器101)可與這些總線墊連接。
給定芯片的多路復(fù)用器251-254在安裝在存儲器系統(tǒng)中時優(yōu)選永久設(shè)定，以便將存儲器陣列及其命令與控制電路(圖12中未圖示)的部分單獨地連接到各環(huán)狀總線節(jié)點245-248或并行連接到更常規(guī)的總線257?？商砑哟鎯ζ餍酒耐獠恳_以便設(shè)定多路復(fù)用器251-254，以根據(jù)存儲器系統(tǒng)中使用的控制器將芯片連接到各種類型控制器263或265中的任一者。芯片的環(huán)狀總線的輸入267連接到常規(guī)總線接口261的一組輸入線，在此情況下為一組三條線。環(huán)狀總線的輸出269連接到常規(guī)總線269的另一組三個不同導(dǎo)體。因此，當(dāng)控制器265用于存儲器系統(tǒng)中時，其與常規(guī)外部總線的這兩組線連接，因為所述總線不是以常規(guī)方式使用。因此不需要增加存儲器芯片的外部墊的數(shù)目以便適應(yīng)與任一類型控制器的連接。
使用存儲器芯片的額外的外部引腳來設(shè)定多路復(fù)用器251-254的替代方案是使用常規(guī)總線257中的沒有用作環(huán)狀總線的輸入或輸出線的引腳。可將這些引腳永久設(shè)定為狀態(tài)的預(yù)定組合以設(shè)定多路復(fù)用器251-254來選擇環(huán)狀總線節(jié)點245-248?？蓪顟B(tài)的組合選擇為在常規(guī)總線257的正常操作中不會發(fā)生的非法組合。
在圖2、10和11所示的系統(tǒng)實例中，除了環(huán)狀總線節(jié)點接口已代替存儲器接口25之外，控制器130極類似于圖1的現(xiàn)有控制器11。但并不是通過單個總線節(jié)點接口存取控制器的許多組件和功能中的每一者，這些組件和功能可通過單獨地具有其自身的節(jié)點而圍繞環(huán)狀總線分布。圖13中展示此情況的實例。指示若干環(huán)狀總線節(jié)點275-279以代表單個集成電路芯片上或許多可能配置(包括先前說明和描述的配置)中任一者中的單獨芯片上的存儲器陣列的命令和數(shù)據(jù)節(jié)點。圖13的系統(tǒng)的不同之處在于用與少于所有控制器電路和功能的控制器電路和功能單獨連接的多個這種節(jié)點替換了單個控制器節(jié)點。在此特定實例中，包括七個控制器環(huán)狀總線節(jié)點281-287。其分別單獨地連接到非易失性存儲器高速緩沖存儲器289、易失性存儲器高速緩沖存儲器291、ECC電路293、易失性數(shù)據(jù)緩沖存儲器295(主要用于在存儲器與主機(jī)之間轉(zhuǎn)移的數(shù)據(jù)的臨時存儲)、用以存儲由處理器299執(zhí)行的固件代碼的易失性存儲器297，和主機(jī)接口電路301。可通過使用額外的控制器節(jié)點添加其它功能，或可消除圖13所示的控制器功能中的一個或一個以上功能，或可組合所述組件和功能中的某些組件和功能以便通過單個共享的總線節(jié)點連接到環(huán)狀總線。
為了使環(huán)狀總線不會負(fù)擔(dān)有控制器操作內(nèi)部的命令和數(shù)據(jù)的轉(zhuǎn)移，期望包括單獨的并行控制器總線303，其允許處理器299與例如圖13所示的控制器功能中的某一者之間的直接通信。額外的非易失性存儲器305也可連接到控制器總線303以便存儲引導(dǎo)代碼，所述引導(dǎo)代碼在系統(tǒng)的初始化期間使用以促使處理器299將固件從系統(tǒng)的快閃存儲器載入存儲器297中。這使得主要在數(shù)據(jù)或命令在某些控制器組件中的一者與和存儲器節(jié)點275-279連接的快閃存儲器組件之間轉(zhuǎn)移時使用所述控制器組件與環(huán)狀總線的連接。先前提到的一個實例是使圍繞總線轉(zhuǎn)移的數(shù)據(jù)(尤其是從快閃存儲器讀取的數(shù)據(jù))通過ECC電路293以驗證其有效性。接著優(yōu)選由處理器299校正由ECC電路293在用于校正的ECC算法的能力內(nèi)檢測到的錯誤。其它實例包括環(huán)狀總線到緩沖存儲器295和高速緩沖存儲器289與291的直接連接。
期望使存儲器芯片容易通過其本身與控制器連接，或者還容易連接到一個、兩個或兩個以上其它存儲器芯片。在存儲卡的制造中，控制器和一個或一個以上存儲器芯片物理地附接到小的印刷電路板(PCB)，所述印刷電路板還提供用于使芯片與卡的外部接點互連的電導(dǎo)體。相對直接的是當(dāng)在PCB上使用常規(guī)的并行總線時，向PCB提供包括從一到某個有限數(shù)目的可變數(shù)目的存儲器芯片的能力，以便能夠制造具有不同存儲容量的卡。但當(dāng)一個或一個以上存儲器芯片連接到環(huán)狀總線時，PCB上環(huán)狀總線的將存儲器芯片與控制器芯片連接在一起的部分需要能夠適應(yīng)可變數(shù)目的串聯(lián)連接的芯片。由于所述串聯(lián)的最末存儲器芯片的輸出連接回控制器，因此需要某種用不同數(shù)目的存儲器芯片容易地進(jìn)行此工作的方式。
圖14中說明用于進(jìn)行此工作的一種這樣的技術(shù)?？刂破餍酒?11和兩個存儲器芯片313和315在單個PCB上連接在一起作為存儲卡的一部分?？刂破?11包括至少一個總線節(jié)點，且存儲器芯片的每一者包括多個總線節(jié)點。存儲器芯片313具有與控制器芯片311的總線輸出連接的總線輸入317，和連接到第二存儲器芯片315的總線輸入的第一輸出319。第二輸出321也提供在存儲器芯片313上且連接到總線的部分323，所述部分323在PCB上包括在芯片之間以將串聯(lián)的最末存儲器芯片的輸出返回到控制器芯片311的總線輸入。但由于存儲器芯片313不是串聯(lián)的最末存儲器芯片，因此其返回的輸出321在芯片上被禁用，而輸出319保持可操作。第二存儲器芯片315類似地具有兩個總線輸出325和327，由于所有的存儲器芯片最容易被制造成一樣，因此由于芯片315是串聯(lián)的最末芯片而保持返回輸出327被啟用。其與PCB總線返回部分323的連接隨后使環(huán)完整。芯片315的第二輸出325接著在芯片315上被禁用，且無需連接到任何地方。
盡管圖14的配置允許可變數(shù)目的芯片相對容易的串聯(lián)連接，但PCB上總線部分323的長度在許多情況下可具有顯著高于芯片上總線段電容的電容水平。由于這可限制整個環(huán)狀總線的操作頻率，因此進(jìn)一步需要用可使這種效應(yīng)最小化的方式來提供返回總線路徑。這在圖15的卡系統(tǒng)中是通過在存儲器芯片331和333本身上形成返回路徑的大部分且通過將返回路徑分成被單獨驅(qū)動的較短段來完成的。那么環(huán)狀總線的任一段的最大電容就維持在較低水平。
以存儲器芯片331作為實例，其具有環(huán)狀總線輸入335和用于串聯(lián)連接到下一存儲器芯片的輸出337(如果存在輸出337(如圖15))。用于返回到控制器的第二輸出339保持在存儲器芯片內(nèi)。返回路徑的部分341包括在存儲器芯片中而不是在PCB上。返回路徑341連接到級343，所述級343包括一個時鐘周期的延遲以將其輸入與輸出總線段以及驅(qū)動器去耦來驅(qū)動返回輸出345，這類似于早先描述的節(jié)點。對于存儲器芯片不是串聯(lián)中的最末芯片的情況，例如芯片331不在圖15中，提供返回總線輸入347用于下一按次序的存儲器芯片以連接其返回總線輸出。
在圖15的兩個存儲器芯片的實例中，使第一芯片331的輸出337可操作以便連接到串聯(lián)的下一存儲器芯片333的輸入，而其返回輸出339被禁用。使第二存儲器芯片333的返回輸出349可操作，因為第二存儲器芯片是串聯(lián)的最末芯片。接著總線跟隨芯片333上的返回路徑，通過與電路343相同的寄存器和驅(qū)動器電路351而到達(dá)第一芯片331的輸入347。實際上，非常需要制成單獨的一個可連接在串聯(lián)串內(nèi)多個位置中的任一個位置的存儲器集成電路芯片。最末存儲器芯片333的第二輸出353被禁用且保持無連接。當(dāng)然，對最末芯片333的返回總線輸入355沒有連接。
盡管已關(guān)于本發(fā)明的示范性實施例描述了本發(fā)明的各種方面，但將了解，本發(fā)明有權(quán)受到所附權(quán)利要求書的整個范圍內(nèi)的保護(hù)。
權(quán)利要求
1.一種圍繞將多個節(jié)點與一控制器連接在一起的一環(huán)狀總線來轉(zhuǎn)移數(shù)據(jù)的方法，其包含在從所述控制器到所述節(jié)點的圍繞所述環(huán)狀總線的一給定方向上傳遞命令，以便確立所述節(jié)點中的至少一個節(jié)點作為待轉(zhuǎn)移的數(shù)據(jù)的一源，且確立所述節(jié)點中的至少另一個作為待轉(zhuǎn)移的數(shù)據(jù)的一目的地，將待轉(zhuǎn)移的數(shù)據(jù)從連接到所述至少一個源節(jié)點的存儲器讀取到在所述至少一個源節(jié)點處提供的臨時數(shù)據(jù)存儲裝置中，隨后僅在從所述至少一個源節(jié)點處的臨時數(shù)據(jù)存儲裝置圍繞所述環(huán)狀總線的所述給定方向上轉(zhuǎn)移所述讀取數(shù)據(jù)，隨后將所述轉(zhuǎn)移的數(shù)據(jù)寫入到在所述至少一個目的地節(jié)點處提供的臨時數(shù)據(jù)存儲裝置中，和隨后將所述轉(zhuǎn)移的數(shù)據(jù)從所述至少一個目的地節(jié)點處的所述臨時數(shù)據(jù)存儲裝置寫入到與其連接的存儲器中。
2.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線傳遞命令包括通過連接到所述環(huán)狀總線中的一控制器節(jié)點從所述控制器傳遞命令。
3.根據(jù)權(quán)利要求2所述的方法，其額外包含通過所述控制器中包括的緩沖存儲器以及所述控制器節(jié)點將數(shù)據(jù)轉(zhuǎn)移到一主機(jī)和從所述主機(jī)轉(zhuǎn)移數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的方法，其額外包含通過連接到所述環(huán)狀總線中的另一節(jié)點將數(shù)據(jù)轉(zhuǎn)移到一主機(jī)和從所述主機(jī)轉(zhuǎn)移數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的方法，其中傳遞命令包括確立所述節(jié)點中的至少兩個節(jié)點作為待轉(zhuǎn)移的數(shù)據(jù)的源，且確立所述節(jié)點中的至少兩個節(jié)點作為待轉(zhuǎn)移的數(shù)據(jù)的目的地，其中轉(zhuǎn)移所述讀取數(shù)據(jù)包括在至少兩個連續(xù)的時槽中從所述至少兩個源節(jié)點圍繞所述環(huán)狀總線轉(zhuǎn)移數(shù)據(jù)，且其中寫入所述轉(zhuǎn)移的數(shù)據(jù)包括將所述正轉(zhuǎn)移的數(shù)據(jù)從所述至少兩個連續(xù)的時槽中的不同時槽寫入所述至少兩個目的地節(jié)點中。
6.根據(jù)權(quán)利要求5所述的方法，其中轉(zhuǎn)移所述讀取數(shù)據(jù)額外包括調(diào)節(jié)所述至少兩個連續(xù)時槽的數(shù)目以減少任何未使用時槽的數(shù)目。
7.根據(jù)權(quán)利要求5所述的方法，其中圍繞所述環(huán)狀總線傳遞命令不包括連續(xù)時槽的使用。
8.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線傳遞所述讀取數(shù)據(jù)包括從所述至少一個源節(jié)點并回到所述至少一個源節(jié)點完全圍繞所述環(huán)轉(zhuǎn)移所述讀取數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的方法，其額外包含在所述至少一個源節(jié)點處驗證所述讀取數(shù)據(jù)在完全圍繞所述環(huán)轉(zhuǎn)移之后的有效性。
10.根據(jù)權(quán)利要求9所述的方法，其中驗證所述讀取數(shù)據(jù)的有效性包括將在完全圍繞所述環(huán)轉(zhuǎn)移之后的所述讀取數(shù)據(jù)與放置在所述環(huán)狀總線上所述至少一個源節(jié)點處的所述讀取數(shù)據(jù)進(jìn)行比較。
11.根據(jù)權(quán)利要求8所述的方法，其額外包含在所述環(huán)狀總線上的一位置處用一錯誤校正方案檢查所述讀取數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的方法，其中用一錯誤校正方案檢查所述讀取數(shù)據(jù)發(fā)生在所述控制器中。
13.根據(jù)權(quán)利要求11所述的方法，其中用一錯誤校正方案檢查所述讀取數(shù)據(jù)包括使所述數(shù)據(jù)傳遞通過錯誤校正電路，其中所述錯誤校正電路通過除了所述至少一個源節(jié)點和所述至少一個目的地節(jié)點之外的一節(jié)點連接到所述環(huán)狀總線。
14.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線傳遞的用以確立所述節(jié)點中的至少一個節(jié)點作為待轉(zhuǎn)移數(shù)據(jù)的一源且確立所述節(jié)點中的至少另一個節(jié)點作為待轉(zhuǎn)移數(shù)據(jù)的一目的地的所述命令僅由所述控制器發(fā)起。
15.根據(jù)權(quán)利要求1所述的方法，其額外包含在圍繞所述環(huán)狀總線轉(zhuǎn)移所述讀取數(shù)據(jù)之前，從所述控制器圍繞所述環(huán)狀總線發(fā)送命令和數(shù)據(jù)以配置所述多個節(jié)點。
16.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線轉(zhuǎn)移所述讀取數(shù)據(jù)包括在所述多個節(jié)點中的個別節(jié)點處施加正轉(zhuǎn)移的讀取數(shù)據(jù)所同步的一系統(tǒng)時鐘源的一個或一個以上周期的一延遲。
17.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線傳遞命令包括在所述環(huán)狀總線的至少一第一導(dǎo)體上傳遞命令，且圍繞所述環(huán)狀總線轉(zhuǎn)移所述讀取數(shù)據(jù)包括在所述環(huán)狀總線的不同于所述第一導(dǎo)體的至少一第二導(dǎo)體上轉(zhuǎn)移所述讀取數(shù)據(jù)。
18.根據(jù)權(quán)利要求1所述的方法，其中圍繞所述環(huán)狀總線傳遞命令包括(1)通過所述多個節(jié)點中的至少另一個節(jié)點接收所述命令并接著將所述節(jié)點中的所述至少一個節(jié)點配置為數(shù)據(jù)的一源來確立所述節(jié)點中的所述至少一個節(jié)點作為數(shù)據(jù)的一源，和(2)通過所述多個節(jié)點中的至少另一個節(jié)點接收所述命令并接著將所述節(jié)點中的所述至少一個節(jié)點配置為數(shù)據(jù)的一目的地來確立所述節(jié)點中的所述至少一個節(jié)點作為數(shù)據(jù)的一目的地。
19.根據(jù)權(quán)利要求1所述的方法，其中從連接到所述至少一個源節(jié)點的存儲器讀取待轉(zhuǎn)移的數(shù)據(jù)包括從連接到所述至少一個源節(jié)點的可再編程非易失性存儲器單元的至少一第一單位讀取數(shù)據(jù)。
20.根據(jù)權(quán)利要求1所述的方法，其中將所述轉(zhuǎn)移的數(shù)據(jù)寫入到與所述至少一個目的地節(jié)點連接的所述存儲器中包括將所述轉(zhuǎn)移的數(shù)據(jù)寫入到連接到所述至少一個目的地節(jié)點的可再編程非易失性存儲器單元的至少一第二單位中。
21.根據(jù)權(quán)利要求19或20中任一權(quán)利要求所述的方法，其中存儲器單元的所述第一和第二單位包括少于一單個集成電路芯片上所有存儲器單元的分別第一和第二平面。
22.根據(jù)權(quán)利要求19或20中任一權(quán)利要求所述的方法，其中存儲器單元的所述第一和第二單位包括分別第一和第二集成電路芯片上的一整個存儲器單元陣列。
23.根據(jù)權(quán)利要求2所述的方法，其額外包含將所述讀取數(shù)據(jù)臨時存儲在連接到所述多個節(jié)點中不同于所述控制器節(jié)點、所述至少一個源節(jié)點和所述至少一個目的地節(jié)點的另一節(jié)點的緩沖存儲器中。
24.根據(jù)權(quán)利要求1所述的方法，其中將數(shù)據(jù)讀取到臨時數(shù)據(jù)存儲裝置中包括將所述讀取數(shù)據(jù)轉(zhuǎn)移到在所述至少一個源節(jié)點處提供的至少兩個數(shù)據(jù)寄存器中的一者中。
25.根據(jù)權(quán)利要求1所述的方法，其中將數(shù)據(jù)寫入到臨時數(shù)據(jù)存儲裝置中包括將所述轉(zhuǎn)移的數(shù)據(jù)寫入到在所述至少一個目的地節(jié)點處提供的至少兩個數(shù)據(jù)寄存器中的一者中。
26.根據(jù)權(quán)利要求1所述的方法，其額外包含同時將一第二組數(shù)據(jù)從連接到所述多個節(jié)點中的一個節(jié)點的存儲器讀取到所述多個節(jié)點中的所述節(jié)點處的臨時數(shù)據(jù)存儲裝置的一個部分中和將一第三組數(shù)據(jù)從所述環(huán)狀總線寫入到所述多個節(jié)點中的所述節(jié)點處的臨時數(shù)據(jù)存儲裝置的另一部分中。
27.一種存儲器系統(tǒng)，其包含至少一個可再編程非易失性存儲器單位，其包括一數(shù)據(jù)通信節(jié)點，一主機(jī)數(shù)據(jù)輸入/輸出電路，其具有另一數(shù)據(jù)通信節(jié)點，一總線，其將所述分別數(shù)據(jù)通信節(jié)點共同連接成一環(huán)，和一控制器，其包括一微控制器，所述微控制器與所述環(huán)狀總線可操作地連接以促使通過適于包括許多正轉(zhuǎn)移的多個通道的數(shù)據(jù)的許多時間多路復(fù)用數(shù)據(jù)幀在一單個方向上完全圍繞所述環(huán)狀總線從所述數(shù)據(jù)通信節(jié)點中的一個或一個以上數(shù)據(jù)通信節(jié)點同時轉(zhuǎn)移多個通道的數(shù)據(jù)。
28.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其中所述控制器進(jìn)一步通過所述環(huán)狀總線可操作地連接，以通過所述環(huán)狀總線將配置命令發(fā)送到所述通信節(jié)點中選定的通信節(jié)點以通過其轉(zhuǎn)移數(shù)據(jù)。
29.根據(jù)權(quán)利要求28所述的存儲器系統(tǒng)，其中所述至少一個存儲器單位額外包括一配置電路和連接到所述環(huán)狀總線的一命令節(jié)點，且所述配置電路用于接收和執(zhí)行來自所述控制器的所述配置命令。
30.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其中所述至少一個存儲器單位的至少所述數(shù)據(jù)通信節(jié)點包括至少兩個寄存器，所述至少兩個寄存器經(jīng)連接以同時存儲在存儲器子系統(tǒng)與所述環(huán)狀總線之間轉(zhuǎn)移的至少兩塊數(shù)據(jù)。
31.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其中所述控制器包括所述主機(jī)數(shù)據(jù)輸入/輸出電路，且所述控制器通過所述另一數(shù)據(jù)通信節(jié)點連接到所述環(huán)狀總線。
32.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其中所述控制器通過一命令信號節(jié)點連接到所述環(huán)狀總線。
33.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其中所述至少一個存儲器單位包括多個單獨地包括一數(shù)據(jù)通信節(jié)點的兩個或兩個以上可再編程非易失性存儲器單位。
34.根據(jù)權(quán)利要求33所述的存儲器系統(tǒng)，其中所述兩個或兩個以上存儲器單位包括一單個集成電路芯片上的兩個或兩個以上存儲器平面。
35.根據(jù)權(quán)利要求33所述的存儲器系統(tǒng)，其中所述兩個或兩個以上存儲器單位形成在分別的兩個或兩個以上獨立的集成電路芯片上。
36.根據(jù)權(quán)利要求27所述的存儲器系統(tǒng)，其額外包含一錯誤校正電路，所述錯誤校正電路與所述環(huán)狀總線可操作地連接以在所述多個通道的數(shù)據(jù)圍繞所述環(huán)狀總線轉(zhuǎn)移時使所述多個通道的數(shù)據(jù)能夠通過所述錯誤校正電路。
37.根據(jù)權(quán)利要求36所述的存儲器系統(tǒng)，其中所述控制器包括所述錯誤校正電路。
38.一種快閃存儲器系統(tǒng)，其包含多個快閃存儲器數(shù)據(jù)存儲單位，其單獨地包括一快閃存儲器單元陣列、一數(shù)據(jù)節(jié)點和連接在所述數(shù)據(jù)節(jié)點與所述陣列之間的至少一個數(shù)據(jù)存儲寄存器，至少一個命令單位，其與用于在其間傳送地址和狀態(tài)信息的所述數(shù)據(jù)存儲單位連接且與一命令節(jié)點連接，一控制器，其具有一接口節(jié)點，一總線，其將所述數(shù)據(jù)、命令和接口節(jié)點共同連接成一環(huán)，且所述控制器操作以通過經(jīng)由所述總線將命令發(fā)送到所述命令單位而在所述數(shù)據(jù)存儲單位以及在所述數(shù)據(jù)存儲單位與所述控制器之間轉(zhuǎn)移數(shù)據(jù)，其中所述至少一個寄存器是所述轉(zhuǎn)移的數(shù)據(jù)的一源或一目的地。
39.根據(jù)權(quán)利要求38所述的存儲器系統(tǒng)，其中所述至少一個寄存器包括兩個或兩個以上寄存器，且所述控制器進(jìn)一步操作以通過所述總線將經(jīng)定址的存儲單位的所述至少兩個存儲寄存器中的一者選擇為所述轉(zhuǎn)移的數(shù)據(jù)的所述源或一目的地。
40.一種集成電路芯片，其包含至少兩個可再編程非易失性存儲器單元子陣列，至少兩個數(shù)據(jù)存儲寄存器，所述至少兩個子陣列中的每一者可操作地連接以用所述數(shù)據(jù)存儲寄存器中的至少一者轉(zhuǎn)移數(shù)據(jù)，至少兩個總線節(jié)點，所述至少兩個總線節(jié)點中的每一者可操作地連接以用所述數(shù)據(jù)存儲寄存器中的至少一者轉(zhuǎn)移數(shù)據(jù)，一第一組多個外部接點，其提供到達(dá)所述集成電路芯片的一總線輸入，一第二組多個外部接點，其提供來自所述集成電路芯片的一總線輸出，和一總線，其將所述至少兩個總線節(jié)點與所述第一和第二組外部接點串聯(lián)連接，借此所述集成電路芯片通過所述第一和第二組節(jié)點可與其它集成電路芯片連接成一串聯(lián)環(huán)。
41.根據(jù)權(quán)利要求40所述的集成電路芯片，其中所述至少兩個總線節(jié)點包括一命令節(jié)點，所述命令節(jié)點適于接收命令以配置所述至少兩個子陣列和所述至少兩個寄存器，以便在所述至少兩個子陣列與所述至少兩個總線節(jié)點之間轉(zhuǎn)移選定的數(shù)據(jù)。
42.根據(jù)權(quán)利要求40所述的集成電路芯片，其中所述至少兩個數(shù)據(jù)存儲寄存器包括所述寄存器中的至少兩個寄存器，所述至少兩個寄存器可操作地連接以用所述至少兩個子陣列中的不同一者來轉(zhuǎn)移數(shù)據(jù)。
43.一種集成電路芯片，其包含至少一個可再編程非易失性存儲器單元陣列，至少一個總線節(jié)點，其可操作地連接以用所述至少一個陣列轉(zhuǎn)移數(shù)據(jù)，一第一組多個外部接點，其提供到達(dá)所述集成電路芯片的一總線輸入，一第二組多個外部接點，其提供來自所述集成電路芯片的一第一總線輸出，以便與含有至少一個可再編程非易失性存儲器單元陣列的另一集成電路芯片的輸入總線接點連接，一第三組多個外部接點，其提供來自所述集成電路芯片的一第二總線輸出，所述第二總線輸出可經(jīng)啟用以確立返回總線連接，和一總線，其可操作地將所述至少一個總線節(jié)點與外部接點的所述總線輸入和所述總線輸出組串聯(lián)連接。
44.根據(jù)權(quán)利要求43所述的集成電路芯片，其中在所述第二組接點未與含有至少一個可再編程非易失性存儲器單元陣列的另一集成電路芯片的輸入總線接點連接時，所述第三組接點可經(jīng)啟用以提供所述第二總線輸出。
45.根據(jù)權(quán)利要求43所述的集成電路芯片，其額外包含包括總線數(shù)據(jù)臨時存儲裝置和驅(qū)動器的一電路，其中所述驅(qū)動器將所述臨時存儲裝置連接到所述第三組接點以便將存儲在其中的數(shù)據(jù)放置到所述第三組接點上，且一第四組多個外部接點也在所述電路芯片上連接到所述臨時存儲裝置。
46.一種集成電路芯片，其包含至少一個可再編程非易失性存儲器單元陣列，至少一個總線節(jié)點，其可操作地連接以用所述至少一個陣列轉(zhuǎn)移數(shù)據(jù)，一第一組多個外部接點，其提供到達(dá)所述集成電路芯片的一總線輸入，一第二組多個外部接點，其提供來自所述集成電路芯片的一總線輸出，一總線，其將所述至少一個總線節(jié)點與所述第一和第二組外部接點串聯(lián)連接，借此所述集成電路芯片通過所述第一和第二組接點可與其它集成電路芯片連接成一串聯(lián)環(huán)，且其中所述至少一個總線節(jié)點包括在所述總線上接收的數(shù)據(jù)的臨時存儲裝置和用以將所述存儲的數(shù)據(jù)輸出到所述總線上的驅(qū)動器。
47.根據(jù)權(quán)利要求46所述的集成電路芯片，其中所述至少一個節(jié)點額外包含用于存儲所述至少一個節(jié)點的一識別號的一第一寄存器和用于存儲所述總線上既定用于所述至少一個節(jié)點的數(shù)據(jù)的一通道號的一第二寄存器，借此與所述總線介接，所述至少一個節(jié)點在時間多路復(fù)用模式中操作。
全文摘要
一種系統(tǒng)和所述系統(tǒng)中使用的集成電路芯片利用環(huán)形式的總線來使個別組件的節(jié)點互連以便在其間轉(zhuǎn)移數(shù)據(jù)和命令。所描述的示范性系統(tǒng)是具有一個或一個以上可再編程非易失性存儲器單元陣列的存儲器，其中所述可再編程非易失性存儲器單元陣列通過環(huán)狀總線彼此連接且連接到系統(tǒng)控制器。
文檔編號G06F13/42GK101036132SQ200580031817
公開日2007年9月12日 申請日期2005年8月3日 優(yōu)先權(quán)日2004年8月9日
發(fā)明者艾倫·韋爾什·辛克萊 申請人:桑迪士克股份有限公司