專利名稱：可提高傳輸速度的儲存裝置的制作方法
技術領域：
本發(fā)明是一種可提高傳輸速度的儲存裝置，且特別是有關于一種利用多層數(shù)據(jù)緩沖區(qū)實施壓縮機制，而進以提高傳輸速度的儲存裝置。
背景技術：
目前由硅晶片存儲器作為固態(tài)儲存媒體(如閃存)已日漸普及，由于硅晶片存儲器具低耗電、可靠度高、容量大與存取速度快等優(yōu)點，而被廣泛應用于如CF、MS、SD、MMC、SM等的小型存儲卡與USB閃存盤等應用領域不同的儲存裝置。
該等儲存裝置的組成不外乎控制器及固態(tài)儲存媒體等所構成，請參圖1，其為該等儲存裝置的一內部電路。該儲存裝置A內部配置固態(tài)儲存媒體A2及一控制器A1，該控制器A1具有一與外部系統(tǒng)端B連接的系統(tǒng)接口A11、一處理系統(tǒng)指令的微處理器A12以及一與固態(tài)儲存媒體A2溝通的存儲器接口A13，進而由系統(tǒng)端B將待儲存數(shù)據(jù)寫入該固態(tài)儲存媒體A2或自該固態(tài)儲存媒體A2讀取所需的已儲存數(shù)據(jù)。另外，在系統(tǒng)接口A11與存儲器接口A13之間尚配置有一數(shù)據(jù)緩沖區(qū)A14，其為因應外部系統(tǒng)端B與儲存裝置A間在處理數(shù)據(jù)上的速度不一而設置。
然由于外部系統(tǒng)端B(如電腦系統(tǒng))處理數(shù)據(jù)的速度遠大于儲存裝置A的存取速度，該儲存裝置A為消化由電腦系統(tǒng)端B所傳送的大量數(shù)據(jù)必須建置一緩沖空間，以免電腦系統(tǒng)端B整體的執(zhí)行速度因儲存裝置A的低速存取而降低。但因為數(shù)據(jù)緩沖區(qū)A14主要是用以暫存數(shù)據(jù)，為避免數(shù)據(jù)被錯亂存取，其在傳輸上無法設計成可同時進行接收與輸出作業(yè)，茲造成當數(shù)據(jù)緩沖區(qū)A14在接收由系統(tǒng)接口A11所傳送的外部數(shù)據(jù)時，即必須停止數(shù)據(jù)輸出作業(yè)，連帶影響存儲器接口A13無法將數(shù)據(jù)儲存于固態(tài)儲存媒體A2中。
請參圖2A～圖2C，其針對前述數(shù)據(jù)緩沖區(qū)A14無法同步進行接收與輸出作業(yè)詳細說明。
圖2A為在第一時間區(qū)段下，系統(tǒng)接口A11將外部傳送的第一筆數(shù)據(jù)交由數(shù)據(jù)緩沖區(qū)A14暫存的情況；圖2B所示的第二時間區(qū)段中，數(shù)據(jù)緩沖區(qū)A14將暫存的第一筆數(shù)據(jù)傳送至存儲器接口A13，此時外部系統(tǒng)端B在第二時間區(qū)段中必須暫停傳送下一筆數(shù)據(jù)，因為數(shù)據(jù)緩沖區(qū)A14己無法再進行接收作業(yè)，必須等待數(shù)據(jù)緩沖區(qū)A14將其中暫存的數(shù)據(jù)完全輸出清空后，才能如圖2C所示再從外部接收第一二筆數(shù)據(jù)，但在此時間區(qū)段(即第三時間區(qū)段)下，數(shù)據(jù)緩沖區(qū)A14因在接收作業(yè)中亦無法進行數(shù)據(jù)傳送作業(yè)，使得存儲器接口A13亦跟著閑置(Idel)，致使固態(tài)儲存媒體A2也停止數(shù)據(jù)儲存作業(yè)。
而上述所造成的后果是因數(shù)據(jù)緩沖區(qū)A14無法同時進行接收與輸出作業(yè)，使得儲存裝置A無法在連續(xù)時間中進行數(shù)據(jù)的存取作業(yè)，致連同外部系統(tǒng)端B亦無法持續(xù)將數(shù)據(jù)傳入或取出，這種情形不僅降低儲存裝置A本體的存取速度，亦延遲了外部系統(tǒng)端目的數(shù)據(jù)處理時間。
為此，若有一種儲存裝置，其可改良數(shù)據(jù)緩沖區(qū)的傳輸設計，而使其在接收數(shù)據(jù)的同時亦可進行數(shù)據(jù)的傳送作業(yè)，則可大大提高儲存裝量本體與外部系統(tǒng)端的整體執(zhí)行效能。
另外，若能提升儲存裝置內部控制器的數(shù)據(jù)處理功能，而使控制器可利用適當?shù)膲嚎s機制將由外部系統(tǒng)端所傳送欲儲存的大量數(shù)據(jù)先予以微量化而降低其數(shù)據(jù)傳輸量，并配合可同時接收傳送數(shù)據(jù)的數(shù)據(jù)緩沖設計，則可大幅縮短數(shù)據(jù)輸送時所需的時間區(qū)段，進而提升整體的數(shù)據(jù)存取速度。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的乃在于提供一種可提升傳輸速度的儲存裝置，通過多層的數(shù)據(jù)緩沖區(qū)設計使其可同時進行數(shù)據(jù)接收與輸出，使外部系統(tǒng)端可以連續(xù)進行數(shù)據(jù)的讀取與寫入動作，進以大幅提升儲存裝置的傳輸速度。
本發(fā)明的另一目的是提供一種可提升傳輸速度的儲存裝置，使其通過內部的壓縮機制大幅壓縮外部數(shù)據(jù)的數(shù)據(jù)量而縮短數(shù)據(jù)傳輸時所需的時間區(qū)段，進而提高整體的存取速度，同時因該壓縮機制而使固態(tài)儲存媒體得以存放更多的儲存數(shù)據(jù)及具備降低產品成本等特性。
本發(fā)明的再一目的是使所提供的一種可提高傳輸速度的儲存裝置結合上述的改良式數(shù)據(jù)緩沖區(qū)與內部其備的壓縮機制而達到加倍提高整體執(zhí)行效能的目的。
為達上述及其它目的與功效，本發(fā)明提供的可提高傳輸速度的儲存裝置，其是由一控制器與至少一固態(tài)儲存媒體所構成，該控制器內具有一與外部預設系統(tǒng)端連接的系統(tǒng)接口、一處理系統(tǒng)指令的微處理器以及一與該等固態(tài)儲存媒體溝通的存儲器接口，其中，在該系統(tǒng)接口與該存儲器接口之間配置一采多層式設計的數(shù)據(jù)緩沖區(qū)，其第一層數(shù)據(jù)緩沖區(qū)與次一層數(shù)據(jù)緩沖區(qū)交替式地同步進行系統(tǒng)接口與存儲器接口間的數(shù)據(jù)傳輸作業(yè)，借此提升儲存裝置內部的傳輸速度，進而使外部系統(tǒng)端無需等待即可連續(xù)進行數(shù)據(jù)的讀取與寫入動作。
本發(fā)明另提供一種可提高傳輸速度的儲存裝置，其是在儲存裝置的原始架構下，另增設一數(shù)據(jù)壓縮/解壓縮模塊，其在受到微處理器的觸發(fā)下，會針對系統(tǒng)接口所傳送的原始數(shù)據(jù)以一預設比例壓縮成對應的微量化壓縮數(shù)據(jù)，通過壓縮外部數(shù)據(jù)的數(shù)據(jù)量進而提高儲存裝置內部的傳輸速度。


圖1為公知儲存裝置的一電路概略圖；圖2A～圖2C為公知依據(jù)圖1的一運作流程圖；圖3為本發(fā)明的一較佳實施例的儲存裝置的一電路概略圖；圖4A～圖4C為本發(fā)明依據(jù)圖3的一運作流程圖；圖5為本發(fā)明的另一較佳實施例的儲存裝置的一電路概略圖；
圖6是本發(fā)明的再一較佳實施例的儲存裝置的一電路概略圖；圖7A～圖7D為本發(fā)明依據(jù)圖6的一運作流程圖。
A儲存裝置A1控制器A11系統(tǒng)接口A12微處理器A13存儲器接口A14數(shù)據(jù)緩沖區(qū)A2固態(tài)儲存媒體B外部系統(tǒng)端1儲存裝置10控制器104系統(tǒng)接口102微處理器106存儲器接口108數(shù)據(jù)壓縮/解壓縮模塊110第一層數(shù)據(jù)緩沖區(qū)112第二層數(shù)據(jù)緩沖區(qū)124第一數(shù)據(jù)緩沖區(qū)126第二數(shù)據(jù)緩沖區(qū)132第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)134第二層系統(tǒng)端數(shù)據(jù)緩沖區(qū)
136第一層存儲器數(shù)據(jù)緩沖區(qū)138第二層存儲器數(shù)據(jù)緩沖區(qū)20固態(tài)儲存媒體2外部系統(tǒng)端具體實施方式
請參考圖3，其為本發(fā)明一種可提高傳輸速度的儲存裝置的內部電路示意圖；其中，儲存裝置1可以是目前被廣泛應用于各種可攜式數(shù)字產品的存儲卡型態(tài)或是應用于個人電腦領域的USB閃存盤產品，亦或是目前尚在研發(fā)中具備有固態(tài)儲存媒體(即Flash Memory)的其它儲存裝置。
其中，該儲存裝置1主要是由一控制器10與至少一固態(tài)儲存媒體20所組成；該控制器10內包合有系統(tǒng)接口104、微處理器102與存儲器接口106。其中系統(tǒng)接口104用以作為連通外部預設系統(tǒng)端2(即前述的各種可攜式數(shù)字產品與電腦系統(tǒng)等應用設備)；存儲器接口106與該固態(tài)儲存媒體20進行溝通連接；而微處理器102連接系統(tǒng)接口104與存儲器接口106。
其中，在系統(tǒng)接口104與存儲器接口106之間配置有復數(shù)層數(shù)據(jù)緩沖區(qū)，在本實施例中是以配置兩階層數(shù)據(jù)緩沖區(qū)，即第一層數(shù)據(jù)緩沖區(qū)110與第二層數(shù)據(jù)緩沖區(qū)112為實施說明需加以強調的是本發(fā)明并不僅限于兩階層數(shù)據(jù)緩沖區(qū)，其為滿足提高傳輸速度的前提下，所采取的最少的實施數(shù)量，當然，在不同的速度需求下，可以多增加數(shù)據(jù)緩沖區(qū)層級以加倍提升儲存裝置1內部的傳輸速度；該等數(shù)據(jù)緩沖區(qū)110、112采階層式設計，其第一層數(shù)據(jù)緩沖區(qū)110與第二數(shù)據(jù)緩沖區(qū)112采交替式同步進行系統(tǒng)接口104與存儲器接口106間的數(shù)據(jù)輸送作業(yè)，其詳細作動方式將以下述的圖標說明。
請參圖4A～圖4C，當外部系統(tǒng)端2開始要連續(xù)寫入數(shù)據(jù)時，系統(tǒng)端2所傳入的數(shù)據(jù)會如圖4A所示，先通過系統(tǒng)接口104載入第一筆數(shù)據(jù)至第一數(shù)據(jù)緩沖區(qū)110，當?shù)谝粩?shù)據(jù)緩沖區(qū)110接收完成時即停止數(shù)據(jù)接收作業(yè)，即令第二數(shù)據(jù)緩沖區(qū)112繼續(xù)接收第二筆外部數(shù)據(jù)(如圖4B所示)，在此同時，第一數(shù)據(jù)緩沖區(qū)110雖停止數(shù)據(jù)接收作業(yè)，但卻通過存儲器接口106將第一筆數(shù)據(jù)同步地儲存于固態(tài)儲存媒體20中，在傳送完成時，即由微處理器102清空第一數(shù)據(jù)緩沖區(qū)110以隨即接收外部傳送的第三筆數(shù)據(jù)(如圖4C所示)，而同時，第二數(shù)據(jù)緩沖區(qū)112亦通過存儲器接口106將第二筆數(shù)據(jù)同步儲存于固態(tài)儲存媒體20中。通過此種階層式數(shù)據(jù)緩沖區(qū)間的同步交替作業(yè)，可進以提升儲存裝置1內部的傳輸與存取速度，又連帶促使外部系統(tǒng)端2可無需等待即進行數(shù)據(jù)的連續(xù)寫入動作，其中，外部系統(tǒng)端2在執(zhí)行數(shù)據(jù)的讀取時亦是利用此同步概念以連續(xù)方式進行數(shù)據(jù)讀取作業(yè)，在此即不再說明之。
請參圖5所示，是本發(fā)明另一種提升數(shù)據(jù)傳輸速度的設計方式，其是在儲存裝置1內設置一數(shù)據(jù)壓縮/解壓縮模塊108；其中數(shù)據(jù)壓縮/解壓縮模塊108電性連接微處理器102以接收微處理器102的觸發(fā)而作動；該數(shù)據(jù)壓縮/解壓縮模塊108與系統(tǒng)接口104及存儲器接口106分別設置有第一數(shù)據(jù)緩沖區(qū)124與第二數(shù)據(jù)緩沖區(qū)126，該些緩沖區(qū)124、126是作為暫存數(shù)據(jù)之用，但個別暫存的數(shù)據(jù)型態(tài)不同，將在后續(xù)一并說明之。
當欲記錄儲存外部數(shù)據(jù)于儲存裝置1的固態(tài)儲存媒體20時，系統(tǒng)接口104會接收由外部系統(tǒng)端2所傳送的原始數(shù)據(jù)，該微處理器102得通過本發(fā)明專屬設計的數(shù)據(jù)壓縮/解壓縮模塊108先行對該原始數(shù)據(jù)以適當?shù)貕嚎s比例(如1/N比例，其中N的值是由所采的壓縮技術而決定，壓縮程度可是以2倍、3倍、4倍…等的壓縮比例)進行壓縮作業(yè)，使之成為極微量化的壓縮數(shù)據(jù)，而后再經由存儲器接口106將其記錄儲存于固態(tài)儲存媒體20中；其中由于數(shù)據(jù)已被壓縮，使得壓縮后的同一筆數(shù)據(jù)在傳輸時間上相對縮減許多，借此提高數(shù)據(jù)壓縮/解壓縮模塊108與存儲器接口106間的傳輸速度，以及存儲器接口106與固態(tài)儲存媒體20間的存取速度。
在此實施例所采的設計中，系統(tǒng)接口104在傳送原始數(shù)據(jù)進行壓縮之前，會將原始數(shù)據(jù)先暫存于第一數(shù)據(jù)緩沖區(qū)124，再由數(shù)據(jù)壓縮/解壓縮模塊108依一定傳輸速率自第一數(shù)據(jù)緩沖區(qū)124擷取原始數(shù)據(jù)進行壓縮，并將壓縮后的微量化數(shù)據(jù)傳送至第二數(shù)據(jù)緩沖區(qū)126暫存，通過微處理器102的主導控制，以將暫存于第二數(shù)據(jù)緩沖區(qū)126的微量化數(shù)據(jù)經由存儲器接口106記錄儲存于固態(tài)儲存媒體20。
當外部系統(tǒng)端2欲從儲存裝置1的固態(tài)儲存媒體20中擷取儲存數(shù)據(jù)時，存儲器接口106會自固態(tài)儲存媒體20中讀取指定的微量化壓縮數(shù)據(jù)并暫存于第二數(shù)據(jù)緩沖區(qū)126中，由數(shù)據(jù)壓縮/解壓縮模塊108從第二數(shù)據(jù)緩沖區(qū)126中讀取該微量化數(shù)據(jù)并以逆壓縮方式進行解壓縮處理，并將完成解壓縮處理的原始數(shù)據(jù)暫存于第一數(shù)據(jù)緩沖區(qū)124，由系統(tǒng)接口104從中將已完成解壓縮處理的還原數(shù)據(jù)傳至外部系統(tǒng)端2。
請參圖6，其為本發(fā)明的另一設計，其為合并上述的階層式數(shù)據(jù)緩沖區(qū)與壓縮機制，其中儲存裝置1是在系統(tǒng)接口104與存儲器接口106間配置一數(shù)據(jù)壓縮/解壓縮模塊108，該數(shù)據(jù)壓縮/解壓縮模塊108與一系統(tǒng)接口104之間設有以階層式設計的第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132與第二層系統(tǒng)端數(shù)據(jù)緩沖區(qū)134，此稱為前端數(shù)據(jù)緩沖區(qū)，另在該數(shù)據(jù)壓縮/解壓縮模塊108與存儲器接口106之間亦同樣設有同以階層式設計的第一層存儲器數(shù)據(jù)緩沖區(qū)136與第二層存儲器數(shù)據(jù)緩沖區(qū)138，此稱為后端數(shù)據(jù)緩沖區(qū)。
當外部系統(tǒng)端2執(zhí)行數(shù)據(jù)連續(xù)寫入作業(yè)時，該數(shù)據(jù)壓縮/解壓縮模塊108受到微處理器102的觸發(fā)下，對系統(tǒng)接口104所傳送的原始數(shù)據(jù)以一預設比例壓縮成對應的微量化數(shù)據(jù)，以加快數(shù)據(jù)在儲存裝置1內的傳輸作業(yè)；在數(shù)據(jù)壓縮/解壓縮模塊108壓縮之前，是由前端數(shù)據(jù)緩沖區(qū)的第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132與第二層系統(tǒng)端數(shù)據(jù)緩沖區(qū)134以交替方式同步進行原始數(shù)據(jù)的接收與傳送作業(yè)，亦即當?shù)谝粚酉到y(tǒng)端數(shù)據(jù)緩沖區(qū)132在接收系統(tǒng)接口104所傳送的原始數(shù)據(jù)的同時，第二層系統(tǒng)端數(shù)據(jù)緩沖區(qū)134即傳送已接收完成的原始數(shù)據(jù)至數(shù)據(jù)壓縮/解壓縮模塊108進行壓縮，借此使系統(tǒng)接口104與數(shù)據(jù)壓縮/解壓縮模塊108可同步進行數(shù)據(jù)的傳送、接收及壓縮作業(yè)。
當數(shù)據(jù)壓縮/解壓縮模塊108完成數(shù)據(jù)壓縮之后，通過后端數(shù)據(jù)緩沖區(qū)中的第一層存儲器數(shù)據(jù)緩沖區(qū)136與第二層存儲器數(shù)據(jù)緩沖區(qū)138以交替方式同步進行數(shù)據(jù)的接收與傳送作業(yè)；其中前端數(shù)據(jù)緩沖區(qū)與后端數(shù)據(jù)緩沖區(qū)二者不同之處，在于前端緩沖區(qū)是用以暫存尚未壓縮的原始數(shù)據(jù)，而后端數(shù)據(jù)緩沖區(qū)用以暫存壓縮后的微量化數(shù)據(jù)，致使其分別交替接收與傳送的數(shù)據(jù)為原始數(shù)據(jù)與壓縮后的微量化數(shù)據(jù)。
請參圖7A～圖7D，其為詳述在圖6的電路分布下所進行的壓縮動作，其中，后端數(shù)據(jù)緩沖區(qū)的儲存容量可與前端數(shù)據(jù)緩沖區(qū)相同，亦或可依據(jù)數(shù)據(jù)壓縮模塊的壓縮比例而與前端數(shù)據(jù)緩沖區(qū)的儲存容量有倍數(shù)上的差異；在本實施例中，是以緩沖區(qū)的儲存容量與壓縮比例無關的方式設計，即采取數(shù)據(jù)壓縮/解壓縮模塊108以兩倍壓縮比例壓縮原始數(shù)據(jù)，但后端數(shù)據(jù)緩沖區(qū)的儲存容量并不隨之變動，而采與前端數(shù)據(jù)緩沖區(qū)儲存量相同的方式說明。
請參圖7A，當系統(tǒng)端要連續(xù)寫入數(shù)據(jù)時，系統(tǒng)端傳入的第一筆原始數(shù)據(jù)首先載入前端的第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132；當數(shù)據(jù)載入完成后，如圖7B所示，微處理器102隨即啟動前端的第二層數(shù)據(jù)緩沖區(qū)134繼續(xù)接收第二筆原始數(shù)據(jù)，在此同時，微處理器102即啟動數(shù)據(jù)壓縮/解壓縮模塊108接收由第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132所傳送的第一筆原始數(shù)據(jù)進行壓縮，并將壓縮后所形成占用儲存容量較小的微量化壓縮數(shù)據(jù)載入后端的第一層存儲器數(shù)據(jù)緩沖區(qū)136。
請參圖7C，當前端的第一層數(shù)據(jù)緩沖區(qū)132將內部數(shù)據(jù)完全傳送至數(shù)據(jù)壓縮/解壓縮模塊108后，微處理器102隨即清空前端的第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132，并令其接收外部系統(tǒng)端的第三筆原始數(shù)據(jù)，在此同時，微處理器102亦啟動數(shù)據(jù)壓縮/解壓縮模塊108接收由第二層系統(tǒng)端數(shù)據(jù)緩沖區(qū)134所傳送的第二筆原始數(shù)據(jù)并進行數(shù)據(jù)壓縮，并將壓縮后所產生的第二筆微量化壓縮數(shù)據(jù)同樣載入后端的第一層存儲器數(shù)據(jù)緩沖區(qū)136；參圖7D，在前述數(shù)據(jù)傳輸完成后，該第一層存儲器數(shù)據(jù)緩沖區(qū)136已成滿載狀態(tài)，隨即通過存儲器接口106將暫存于其中的第一與第二筆微量化數(shù)據(jù)記錄于固態(tài)儲存媒體20；且同此時間，前端的第一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)132將自系統(tǒng)端接收的第三筆原始數(shù)據(jù)經數(shù)據(jù)壓縮/解壓縮模塊108壓縮后載入后端的第二層數(shù)據(jù)緩沖區(qū)138，而前端的第二層數(shù)據(jù)緩沖區(qū)134則可清空，繼續(xù)自系統(tǒng)端接收下一筆原始數(shù)據(jù)。
通過此多層的緩沖區(qū)設計，一不僅可作一適當區(qū)隔與規(guī)劃，并使儲存裝置1可在連續(xù)不間斷的時間下同步進行系統(tǒng)接口的數(shù)據(jù)傳輸、暫存于系統(tǒng)端數(shù)據(jù)緩沖區(qū)的原始數(shù)據(jù)壓縮以及利用存儲器接口進行壓縮后數(shù)據(jù)的傳輸?shù)茸鳂I(yè)，以使大幅提高儲存裝置的數(shù)據(jù)傳輸率。
上述的數(shù)據(jù)壓縮/解壓縮模塊108在本發(fā)明的實施中，可以硬件電路或以軟件燒錄成韌體的方式設計實施之，且可以配置于控制器10內或獨立于控制器10外運作。
權利要求
1.一種可提高傳輸速度的儲存裝置，是由一控制器與至少一固態(tài)儲存媒體所構成，該控制器內具有一與外部預設系統(tǒng)端連接的系統(tǒng)接口、一處理系統(tǒng)指令的微處理器以及一與該等固態(tài)儲存媒體溝通的存儲器接口，其特征在于在該系統(tǒng)接口與該存儲器接口之間配置有復數(shù)個數(shù)據(jù)緩沖區(qū)，該等數(shù)據(jù)緩沖區(qū)采多層式設計，其中第一層數(shù)據(jù)緩沖區(qū)與次一層數(shù)據(jù)緩沖區(qū)是以交替式同步進行數(shù)據(jù)的接收與傳送作業(yè)，借以同步進行系統(tǒng)接口與存儲器接口間的數(shù)據(jù)輸送作業(yè)。
2.一種可提高傳輸速度的儲存裝置，是由一控制器與至少一固態(tài)儲存媒體所構成，該控制器內具有一與外部預設系統(tǒng)端連接的系統(tǒng)接口、一處理系統(tǒng)指令的微處理器、一與該等固態(tài)儲存媒體溝通的存儲器接口，其特征在于該儲存裝置設有一數(shù)據(jù)壓縮/解壓縮模塊，其具備一壓縮機制可用以對系統(tǒng)接口所傳送的原始數(shù)據(jù)以一預設比例壓縮成對應的微量化數(shù)據(jù)，借此，提高存取速度。
3.如權利要求2所述的可提高傳輸速度的儲存裝置，其特征在于該數(shù)據(jù)壓縮/解壓縮模塊，其內具備一解壓縮機制，可通過微處理器的觸發(fā)，將儲存于固態(tài)儲存媒體內的微量化壓縮數(shù)據(jù)予以解壓縮還原成原始數(shù)據(jù)而向外部傳送。
4.如權利要求2所述的可提高傳輸速度的儲存裝置，其特征在于儲存裝置具備一第一數(shù)據(jù)緩沖區(qū)，該第一數(shù)據(jù)緩沖區(qū)電性連接該系統(tǒng)接口、微處理器、數(shù)據(jù)壓縮/解壓縮模塊。
5.如權利要求2所述的可提高傳輸速度的儲存裝置，其特征在于控制器內具備一第二數(shù)據(jù)緩沖區(qū)，該第二數(shù)據(jù)緩沖區(qū)電性連接存儲器接口、微處理器、數(shù)據(jù)壓縮/解壓縮模塊。
6.如權利要求2所述的可提高傳輸速度的儲存裝置，其特征在于該數(shù)據(jù)壓縮/解壓縮模塊配量于控制器內且介于該系統(tǒng)接口與該存儲器接口之間。
7.一種可提高傳輸速度的儲存裝置，是由一控制器與至少一固態(tài)儲存媒體所構成，該控制器內具有一與外部預設系統(tǒng)端連接的系統(tǒng)接口、一處理系統(tǒng)指令的微處理器以及一與該等固態(tài)儲存媒體溝通的存儲器接口；其特征在于在該系統(tǒng)接口與該存儲器接口間配置一數(shù)據(jù)壓縮/解壓縮模塊，被用以對系統(tǒng)接口所傳送的原始數(shù)據(jù)以一預設比例壓縮成對應的微量化數(shù)據(jù)，以加快數(shù)據(jù)在儲存裝置內的傳輸作業(yè)；在該數(shù)據(jù)壓縮模塊與該系統(tǒng)接口間設置一由多層系統(tǒng)端數(shù)據(jù)緩沖區(qū)所組成的前端數(shù)據(jù)緩沖區(qū)，該前端數(shù)據(jù)緩沖區(qū)采多層式設計，其中前層系統(tǒng)端數(shù)據(jù)緩沖區(qū)與次一層系統(tǒng)端數(shù)據(jù)緩沖區(qū)是以交替式同步進行原始數(shù)據(jù)的接收與傳送作業(yè)，借以同步進行系統(tǒng)接口與數(shù)據(jù)壓縮/解壓縮模塊間的原始數(shù)據(jù)輸送作業(yè)；在該數(shù)據(jù)壓縮模塊與該存儲器接口間設置一由多層存儲器數(shù)據(jù)緩沖區(qū)所組成的后端數(shù)據(jù)緩沖區(qū)，該后端數(shù)據(jù)緩沖區(qū)采階層式設計，其中前層存儲器數(shù)據(jù)緩沖區(qū)與次一層存儲器數(shù)據(jù)緩沖區(qū)以交替式同步進行微量化數(shù)據(jù)的接收與傳送作業(yè)，借以同步進行存儲器接口與數(shù)據(jù)壓縮/解壓縮模塊間的微量化一數(shù)據(jù)輸送作業(yè)。
8.如權利要求7所述的可提高傳輸速度的儲存裝置，其特征在于該數(shù)據(jù)壓縮/解壓縮模塊，其內具備一解壓縮機制，可通過微處理器的觸發(fā)，將儲存于固態(tài)儲存媒體內的微量化壓縮數(shù)據(jù)予以解壓縮還原成原始數(shù)據(jù)而向外部傳送。
9.如權利要求7或8所述的可提高傳輸速度的儲存裝置，其特征在于該數(shù)據(jù)壓縮/解壓縮模塊配置于控制器內。
10.如權利要求7所述的可提高傳輸速度的儲存裝置，其特征在于后端數(shù)據(jù)緩沖區(qū)的儲存容量與前端數(shù)據(jù)緩沖區(qū)相同。
11.如權利要求7所述的可提高傳輸速度的儲存裝置，其特征在于后端數(shù)據(jù)緩沖區(qū)的儲存容量可依壓縮倍數(shù)而小于該前端數(shù)據(jù)緩沖區(qū)。
全文摘要
一種可提高傳輸速度的儲存裝置，由一控制器與至少一固態(tài)儲存媒體所構成；其中，控制器內至少具有一與外部系統(tǒng)端連接的系統(tǒng)接口、一處理系統(tǒng)指令的微處理器以及一與該等固態(tài)儲存媒體溝通的存儲器接口；系統(tǒng)接口與存儲器接口間配置一數(shù)據(jù)壓縮模塊，被用以對系統(tǒng)接口所傳送的原始數(shù)據(jù)予以壓縮成對應的微量化數(shù)據(jù)；該數(shù)據(jù)壓縮模塊分別在與系統(tǒng)接口及存儲器接口之間各設有多層式的前端數(shù)據(jù)緩沖區(qū)及后端數(shù)據(jù)緩沖區(qū)，被用以規(guī)劃適當區(qū)隔系統(tǒng)接口進行原始數(shù)據(jù)傳輸數(shù)據(jù)與存儲器接口進行壓縮數(shù)據(jù)傳輸?shù)木彌_區(qū)，以利同步進行系統(tǒng)接口數(shù)據(jù)傳輸、暫存于原始數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進行壓縮以及將存儲器接口壓縮后數(shù)據(jù)傳輸?shù)茸鳂I(yè)，大幅提高儲存裝置的數(shù)據(jù)傳輸率。
文檔編號G06F12/08GK1570886SQ03150188
公開日2005年1月26日 申請日期2003年7月21日 優(yōu)先權日2003年7月21日
發(fā)明者謝祥安, 陳加立 申請人:萬國電腦股份有限公司