專利名稱：同步數(shù)字系列系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘源的切換技術(shù)，尤指一種在同步數(shù)字系列(SDH)系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法。
背景技術(shù)：
SDH系統(tǒng)的應(yīng)用越來越廣泛，在SDH系統(tǒng)中，外部時鐘源是一個很重要的成分。對于2M的SDH傳輸設(shè)備而言，根據(jù)國際電信聯(lián)盟(ITU-T)建議的要求，SDH系統(tǒng)設(shè)備必須提供兩路2M的外時鐘接口，即2M時鐘需提供兩種不同碼型的信號2MHz和2Mbit，且要求SDH系統(tǒng)設(shè)備2M外部時鐘源的輸入輸出2MHz和2Mbit可靈活切換。目前在SDH設(shè)備中，2MHz和2Mbit的可切換性是通過手動跳線來實現(xiàn)的，其實現(xiàn)方式如圖1所示。
圖1為現(xiàn)有SDH系統(tǒng)外部時鐘輸入輸出的切換控制方法，參見圖1所示，以1路輸入輸出為例，詳細說明現(xiàn)有時鐘切換方式的工作原理在輸入端，輸入的差分信號INPUT+、INPUT-通過兩組跳線同時與2Mbit處理單元和2MHz處理單元的輸入相連；在輸出端，2Mbit處理單元和2MHz處理單元的輸出同樣通過兩組跳線同時與一組差分輸出信號相連。正常情況下，當(dāng)輸入信號為2Mbit時，將輸入端的跳線101和跳線103閉合，輸入的差分信號直接送入2Mbit處理單元進行處理；同樣，當(dāng)輸入信號為2MHz時，將輸入端的跳線102和跳線104閉合，輸入的差分信號直接送入2MHz處理單元進行處理。輸出端的跳線情況與輸入端相同。
當(dāng)輸入的信號由2MHz切換到2Mbit或由2Mbit切換到2MHz時，就要將當(dāng)前閉合的兩個跳線斷開，并將當(dāng)前斷開的兩個跳線閉合；同時還要改變指示信號的狀態(tài)，用以通知CPU系統(tǒng)當(dāng)前輸入輸出的時鐘信號是2Mbit還是2MHz，該指示信號是用跳線105來實現(xiàn)的，斷開時表示2Mbit，閉合時表示2MHz，即‘1’表示2MHz，‘0’表示2Mbit。
圖1所示只是一路外時鐘的應(yīng)用情況，當(dāng)有多路時，其它路的工作原理是完全相同的。但是，在上述工作過程中，所有斷開或閉合跳線的動作必須通過手動改變跳線的設(shè)置，對于生產(chǎn)、測試、維護人員來說，不僅要掌握所有跳線的對應(yīng)關(guān)系以及八種跳線的組合，而且要保證操作時不出現(xiàn)錯誤，是比較困難、比較麻煩的。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種SDH系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法，使其能自動選擇輸入輸出碼型信號，避免人工操作可能產(chǎn)生的錯誤，從而大大提高了SDH設(shè)備的可靠性、自動性和靈活性。
為達到上述目的，本發(fā)明的技術(shù)方案是這樣實現(xiàn)的一種同步數(shù)字系列系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法，是將2M時鐘信號的兩種碼型信號2Mbit和2MHz分別由2Mbit輸入/輸出處理單元和2MHz輸入/輸出處理單元進行處理；其關(guān)鍵在于將當(dāng)前的2M外部時鐘信號直接輸入2Mbit輸入處理單元和2MHz輸入處理單元，該兩個輸入處理單元對可識別的信號進行處理后，經(jīng)過鎖相送至各自的輸出處理單元，之后由CPU控制輸出與輸入碼型相同的2M時鐘信號。
所述2M時鐘信號為一對差分信號，將正差分信號和負差分信號的輸入分別進行處理。該2M時鐘信號為2Mbit信號時，其正差分信號和負差分信號的輸出分別進行處理。該2M時鐘信號為2MHz信號時，其正差分信號和負差分信號的輸出在同一處理單元中進行處理，或分別進行處理。
所述2Mbit信號的輸入處理和輸出處理由同一塊芯片實現(xiàn)。
所述的CPU控制輸出是由CPU寫輸出處理單元的輸出關(guān)斷寄存器關(guān)斷處理電路的輸出；或是由CPU寫現(xiàn)場可編程邏輯器件(FPGA)中相應(yīng)的控制寄存器，關(guān)斷輸出繼電器及其對應(yīng)的處理電路輸出。
因此，本發(fā)明所提供的SDH系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法，具有以下的優(yōu)點和特點1)由于省去了手動跳線的操作，由系統(tǒng)自動選擇輸入輸出的時鐘信號碼型，不僅方便了生產(chǎn)、測試、維護人員的操作，避免了人工操作可能產(chǎn)生的錯誤，而且提高了設(shè)備的可靠性、穩(wěn)定性、自動性和靈活性。
2)本發(fā)明去掉了跳線結(jié)構(gòu)，不僅簡化了設(shè)備的線路設(shè)計，而且降低了設(shè)備成本。
3)本發(fā)明在輸出端分別增加了2MHz和2Mbit的可關(guān)斷功能，以避免輸出的兩種時鐘信號出現(xiàn)干擾，該功能由軟件控制其實現(xiàn)，由于該功能屬于芯片自帶功能，所以，既提高了時鐘接口電路的可靠性，又無需增加系統(tǒng)成本。
4)在背景技術(shù)中，由于ITU-T對接口的差分阻抗控制(75Ω)提出了嚴格的要求，之所以使用跳線，也是因為2Mbit和2MHz必須分別進行75Ω的阻抗控制。而本發(fā)明在去除跳線的同時，利用同一套匹配電路同時完成2Mbit和2MHz兩路信號的匹配，即在每種碼型的兩個輸入處理單元的輸入端之間跨接一個75Ω電阻，如此可成功解決2Mbit和2MHz輸入阻抗的控制問題。


圖1為現(xiàn)有技術(shù)中2M外部時鐘源輸入輸出選擇的實現(xiàn)原理框圖；圖2為本發(fā)明實現(xiàn)2M外部時鐘源輸入輸出選擇的電路原理框圖；圖3為本發(fā)明實現(xiàn)2M外部時鐘源輸入輸出選擇的改進電路原理框圖。
具體實施例方式
下面結(jié)合附圖及具體實施例對本發(fā)明再作進一步詳細的說明。
圖2為本發(fā)明實現(xiàn)的電路原理框圖，如圖2所示，在輸入端，將75Ω同軸電纜中的傳輸信號變?yōu)橐粚Σ罘州斎胄盘?，即外時鐘輸入1和外時鐘輸入2，直接連至2Mbit輸入處理單元和2MHz輸入處理單元，分別進行處理。當(dāng)然，2Mbit輸入處理單元和2MHz輸入處理單元只識別與自己碼型相同的信號，如果不同，比如2Mbit的信號輸入至2MHz輸入處理單元，該輸入處理單元不做任何處理。
圖2中，2Mbit和2MHz的輸入處理單元1和輸入處理單元2分別用于處理正、負差分信號，實際上，2Mbit輸入處理單元1和2Mbit輸出處理單元1的功能是由同一塊處理芯片完成的，同樣，2Mbit輸入處理單元2和2Mbit輸出處理單元2的功能是由同一塊處理芯片完成的，該處理芯片可以采用DS2154或是DS21554:E1。對于2MHz的輸入輸出而言，2MHz輸入處理單元1和2MHz輸入處理單元2的電路處理結(jié)構(gòu)完全相同，但2MHz輸入處理單元和2MHz輸出處理單元采用的是不同的處理電路，因為2MHz輸入處理單元是一個信號整形電路，用于對輸入信號進行整形處理；而2MHz輸出處理單元是一個1∶2的差分驅(qū)動器，本實施例中，該差分驅(qū)動器采用AM26C31。
在輸出端，系統(tǒng)預(yù)先通知控制時鐘源輸入輸出的CPU，當(dāng)前輸入的2M信號是2Mbit，還是2MHz，由CPU來控制輸出的關(guān)斷，即斷開當(dāng)前不輸出的信號流。具體關(guān)斷方式可以有兩種途徑一種方法是由CPU寫當(dāng)前輸出處理單元的輸出關(guān)斷寄存器，進而關(guān)斷處理電路的輸出，在具體實施例中就是2Mbit可以通過寫DS2154的關(guān)斷寄存器完成關(guān)斷，2MHz可以通過寫AM26C31的關(guān)斷寄存器完成關(guān)斷；另一種方法是由CPU寫該板上作為邏輯控制中心的現(xiàn)場可編程邏輯器件(FPGA)中相應(yīng)的控制寄存器，關(guān)斷輸出繼電器，從而達到關(guān)斷輸出的目的。
圖2中，輸出處理單元之后的繼電器主要作用是由CPU控制，根據(jù)用戶配置選擇打開2MHz或是2Mbit電路，只在配置時動作。
從圖2的2M信號輸出部分可以看出2Mbit輸出信號B1、B2是由兩個獨立的處理單元送出去的，那么，可以對2Mbit的兩路信號分別進行關(guān)斷處理；但2MHz的輸出信號A1、A2是由同一個處理單元送出去的，這樣，如果用戶要求兩路2M信號的輸出碼型不同，比如要第一路輸出2Mbit，第二路輸出2MHz；或是第一路輸出2MHz，第二路輸出2Mbit，該處理單元無法對2MHz的兩路信號進行分別關(guān)斷處理，就無法滿足用戶需求，這是由于2MHz輸出處理單元采用1∶2的差分驅(qū)動器。因此，將本發(fā)明的實現(xiàn)方案改進為圖3所示的結(jié)構(gòu)，增加一個2MHz輸出處理單元，在具體實施例中，也就是增加一片AM26C31差分驅(qū)動器，從而將輸出信號A1、A2分開，以便于信號的分別關(guān)斷，其它處理與圖2完全相同。
總之，以上所述僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權(quán)利要求
1.一種同步數(shù)字系列系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法，是將2M時鐘信號的兩種碼型信號2Mbit和2MHz分別由2Mbit輸入/輸出處理單元和2MHz輸入/輸出處理單元進行處理；其特征在于將當(dāng)前的2M外部時鐘信號直接輸入2Mbit輸入處理單元和2MHz輸入處理單元，該兩個輸入處理單元對可識別的信號進行處理后，經(jīng)過鎖相送至各自的輸出處理單元，之后由CPU控制輸出與輸入碼型相同的2M時鐘信號。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于所述2M時鐘信號為一對差分信號，將正差分信號和負差分信號的輸入分別進行處理。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于所述2M時鐘信號碼型為2Mbit時，其正差分信號和負差分信號的輸出分別進行處理。
4.根據(jù)權(quán)利要求2所述的方法，其特征在于所述2M時鐘信號碼型為2MHz信號時，其正差分信號和負差分信號的輸出在同一處理單元中進行處理。
5.根據(jù)權(quán)利要求2所述的方法，其特征在于所述2M時鐘信號碼型為2MHz信號時，其正差分信號和負差分信號的輸出分別進行處理。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于所述2Mbit信號的輸入處理和輸出處理由同一塊芯片實現(xiàn)。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于所述的CPU控制輸出是由CPU寫輸出處理單元的輸出關(guān)斷寄存器關(guān)斷處理電路的輸出。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于所述的CPU控制輸出是由CPU寫現(xiàn)場可編程邏輯器件(FPGA)中相應(yīng)的控制寄存器，關(guān)斷輸出繼電器及其對應(yīng)的處理電路輸出。
全文摘要
本發(fā)明公開了一種同步數(shù)字系列系統(tǒng)中選擇外部時鐘源的實現(xiàn)方法，是將2M時鐘信號的兩種碼型信號2Mbit和2MHz分別由2Mbit輸入/輸出處理單元和2MHz輸入/輸出處理單元進行處理；其關(guān)鍵在于將當(dāng)前的2M外部時鐘信號直接輸入2Mbit輸入處理單元和2MHz輸入處理單元，該兩個輸入處理單元對可識別的信號進行處理后，經(jīng)過鎖相送至各自的輸出處理單元，之后由CPU控制輸出與輸入碼型相同的2M時鐘信號。采用該方法使系統(tǒng)能自動選擇輸入輸出碼型信號，避免人工操作可能產(chǎn)生的錯誤，從而大大提高了SDH設(shè)備的可靠性、自動性和靈活性。
文檔編號G06F1/12GK1484123SQ02130929
公開日2004年3月24日 申請日期2002年9月17日 優(yōu)先權(quán)日2002年9月17日
發(fā)明者崔秀國, 劉維榮, 郭家元 申請人:華為技術(shù)有限公司