專利名稱：用于在緩沖存儲(chǔ)系統(tǒng)中提供可靠傳輸?shù)南到y(tǒng)和方法
背景技術(shù)：
1、發(fā)明領(lǐng)域本發(fā)明一般涉及利用緩沖結(jié)構(gòu)以隔離存儲(chǔ)控制器與存儲(chǔ)器件的存儲(chǔ)系統(tǒng)，特別涉及在緩沖存儲(chǔ)系統(tǒng)中提供信息如數(shù)據(jù)、狀態(tài)、指令和地址的可靠傳輸?shù)南到y(tǒng)和方法。該存儲(chǔ)器件可以是例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)器件。
2、相關(guān)技術(shù)傳統(tǒng)的存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器和與之連接的存儲(chǔ)器件，如DRAM。在某些系統(tǒng)中，處理器執(zhí)行存儲(chǔ)控制器功能。如這里使用的，術(shù)語存儲(chǔ)控制器包括這種處理器。存儲(chǔ)控制器和存儲(chǔ)器件采用存儲(chǔ)器接口耦合在一起。存儲(chǔ)器接口提供存儲(chǔ)控制器和存儲(chǔ)器件之間的通信。存儲(chǔ)器接口可含有地址總線、指令信號(hào)線和數(shù)據(jù)總線。更高計(jì)算機(jī)性能和容量的日益增長(zhǎng)的需求導(dǎo)致需要更大和更快的存儲(chǔ)器。然而，隨著工作速度和與芯片組連接的存儲(chǔ)模塊的數(shù)量增加，導(dǎo)致的增加的容性負(fù)載可能對(duì)存儲(chǔ)器的尺寸和速度實(shí)質(zhì)上產(chǎn)生限制。
直接連接到存儲(chǔ)器總線的存儲(chǔ)器件的缺陷在于在存儲(chǔ)器件和存儲(chǔ)控制器之間沒有電壓電平隔離以及在存儲(chǔ)器總線和存儲(chǔ)器件之間沒有容性負(fù)載隔離。這樣，要求每個(gè)元件用相同的接口電壓和頻率工作。因此，存儲(chǔ)控制器被制造成利用滿足這些參數(shù)的特殊存儲(chǔ)器件工作。相反，存儲(chǔ)器件還只能與具有相同接口電壓和工作頻率的存儲(chǔ)控制器一起使用。因此，與存儲(chǔ)控制器一起使用的存儲(chǔ)器件被限制到具有與存儲(chǔ)控制器相同的接口電壓和工作頻率的那些器件。
而且，隨著通過存儲(chǔ)器傳輸?shù)男盘?hào)頻率增加，外部、系統(tǒng)或參考時(shí)鐘和對(duì)于存儲(chǔ)控制器或存儲(chǔ)器件有效的時(shí)間數(shù)據(jù)之間的固有延遲成了關(guān)鍵性的限制。當(dāng)存儲(chǔ)控制器預(yù)計(jì)來自存儲(chǔ)器件的數(shù)據(jù)時(shí)，對(duì)于存儲(chǔ)控制器有效的時(shí)間數(shù)據(jù)是很重要的。當(dāng)存儲(chǔ)器件預(yù)計(jì)來自存儲(chǔ)控制器的數(shù)據(jù)時(shí)，對(duì)于存儲(chǔ)器件有效的時(shí)間數(shù)據(jù)是很重要的。該延遲可以大到足以使下一個(gè)時(shí)鐘周期與數(shù)據(jù)重疊。即，在一個(gè)周期期間該延遲變得很大足以使用于存儲(chǔ)控制器或存儲(chǔ)器件的數(shù)據(jù)沒準(zhǔn)備好，并且這基本上變?yōu)椤安煌健薄?br> 在其它存儲(chǔ)系統(tǒng)中，已經(jīng)提出了解決“不同步”難題的解決方案?，F(xiàn)有技術(shù)設(shè)計(jì)如線路存儲(chǔ)模塊中的寄存雙重(“寄存DIMM”)系統(tǒng)通過利用獨(dú)立相位鎖定環(huán)路芯片訪問了這個(gè)難題。到寄存DIMM模塊的輸入時(shí)鐘進(jìn)入該獨(dú)立芯片，該獨(dú)立芯片的輸出用于驅(qū)動(dòng)寄存DIMM系統(tǒng)中的寄存器。然而，寄存DIMM系統(tǒng)中的存儲(chǔ)控制器和存儲(chǔ)器件被限制成具有相同的接口電壓和工作頻率。需要特殊設(shè)計(jì)的存儲(chǔ)器件以匹配寄存DIMM系統(tǒng)中的存儲(chǔ)控制器的造價(jià)，反之亦然，造成了很高的研制費(fèi)用，并限制了各種現(xiàn)有存儲(chǔ)器元件的可互換性。因此，需要提供一種存儲(chǔ)系統(tǒng)的系統(tǒng)和方法，其中該存儲(chǔ)系統(tǒng)不僅提供可靠的傳輸以及減少時(shí)鐘-插入和傳播延遲，而且不要求每個(gè)元件利用相同的接口電壓和頻率工作。


圖1表示根據(jù)本發(fā)明實(shí)施例的緩沖存儲(chǔ)系統(tǒng)的示意圖；圖2表示其中本發(fā)明的實(shí)施例可執(zhí)行其功能的緩沖存儲(chǔ)系統(tǒng)示意例子；圖3表示根據(jù)本發(fā)明實(shí)施例的包括嵌入時(shí)鐘電路的緩沖結(jié)構(gòu)；圖4表示根據(jù)本發(fā)明實(shí)施例的嵌入時(shí)鐘電路的相位鎖定環(huán)路的示意例子；圖5表示根據(jù)本發(fā)明實(shí)施例的緩沖存儲(chǔ)系統(tǒng)；和圖6表示根據(jù)本發(fā)明實(shí)施例的用于操作存儲(chǔ)系統(tǒng)的程序。
具體實(shí)施例方式
本發(fā)明的實(shí)施例涉及用于在緩沖存儲(chǔ)系統(tǒng)中提供信息如數(shù)據(jù)、狀態(tài)、指令和地址的可靠傳輸?shù)南到y(tǒng)和方法。圖1表示根據(jù)本發(fā)明實(shí)施例的緩沖存儲(chǔ)系統(tǒng)的示意圖。緩沖存儲(chǔ)系統(tǒng)100包括存儲(chǔ)控制器110、緩沖器120、嵌入時(shí)鐘電路300以及存儲(chǔ)器件130-145。緩沖器120是外部緩沖器或寄存器，它們具有減少由存儲(chǔ)控制器110檢測(cè)到的阻抗的功能。存儲(chǔ)控制器110耦合到緩沖器120，緩沖器120耦合到存儲(chǔ)器件130-145，如DRAM器件。通過將緩沖器120置于存儲(chǔ)控制器110和存儲(chǔ)器件130-145之間，利于數(shù)據(jù)和信息在存儲(chǔ)控制器110和存儲(chǔ)器件130-145之間的傳送。還改進(jìn)了存儲(chǔ)系統(tǒng)100的電特性和允許更寬調(diào)整。雖然連接線表示為到緩沖器120以及到存儲(chǔ)器件130-145的單線，每個(gè)示意線實(shí)際上可以是多個(gè)線。存儲(chǔ)控制器110例如可以是芯片組中心處理單元，并且可適于將不同的信息-如數(shù)據(jù)、狀態(tài)信息、地址信息、指令信息-經(jīng)過緩沖器120傳輸給存儲(chǔ)器件130-145。存儲(chǔ)控制器110還適于經(jīng)過緩沖器120從存儲(chǔ)器件130-145接收數(shù)據(jù)。
在本例中，緩沖器120包括多個(gè)專用緩沖器或寄存器用于緩沖數(shù)據(jù)的數(shù)據(jù)緩沖器123以及用于緩沖從存儲(chǔ)控制器110傳輸?shù)牡刂沸畔⒑椭噶钚畔⒑?或從存儲(chǔ)器件130-145傳輸?shù)臓顟B(tài)信息的地址和指令緩沖器122。在ADDR/CMD緩沖器122內(nèi)，嵌入時(shí)鐘電路300。ADDR/CMD緩沖器122接收施加給嵌入時(shí)鐘電路300的輸入時(shí)鐘或選通脈沖(strobe)。嵌入時(shí)鐘電路300提供一個(gè)輸出時(shí)鐘給數(shù)據(jù)緩沖器123、124。采用嵌入時(shí)鐘電路300，以便在緩沖存儲(chǔ)系統(tǒng)中提供可靠傳輸。特別是，數(shù)據(jù)緩沖器123、124的計(jì)時(shí)與ADDR/CMD緩沖器122的計(jì)時(shí)同步。通過將緩沖器120置于存儲(chǔ)控制器110和存儲(chǔ)器件130-145之間以及將時(shí)鐘電路300嵌入在ADDR/CMD緩沖器122中的結(jié)合，可進(jìn)一步提高存儲(chǔ)系統(tǒng)10電特性，同時(shí)提供可靠的傳輸。
圖2表示本發(fā)明的實(shí)施例可在其中執(zhí)行功能的緩沖存儲(chǔ)系統(tǒng)的示意例子。在本例中，存儲(chǔ)控制器110位于母板200上。存儲(chǔ)器件130-145、170-185位于存儲(chǔ)模塊150、155上。存儲(chǔ)模塊150、155通過連接器160、165連接到母板200。存儲(chǔ)器件130-145位于第一存儲(chǔ)模塊150上，而存儲(chǔ)器件170-185位于第二存儲(chǔ)模塊155上。在其它實(shí)施例中，存儲(chǔ)器件130-145、170-185在存儲(chǔ)模塊150、155上的構(gòu)形可以不同，并且存儲(chǔ)控制器110可控制比圖2中所示的那些存儲(chǔ)器件更多或更少的存儲(chǔ)器件。
在本例中，緩沖器120和125分別位于存儲(chǔ)模塊150和155上，產(chǎn)生時(shí)鐘電路嵌入在其中的緩沖模塊以提供在緩沖存儲(chǔ)系統(tǒng)中的可靠傳輸。然而，緩沖器120、125以及緩沖器120、125的獨(dú)立部件如數(shù)據(jù)緩沖器123、124和ADDR/CMD緩沖器122不限于圖2中所示的設(shè)置。就是說，它們不限于設(shè)置在存儲(chǔ)模塊上。數(shù)據(jù)和指令/地址的緩沖還可以在母板器件200上或在外部(獨(dú)立)緩沖器上進(jìn)行。在一個(gè)實(shí)施例中，采用外部(獨(dú)立的)緩沖器以允許不同的電壓和頻率用于存儲(chǔ)控制器110和存儲(chǔ)器件130-145、170-185。
通過將時(shí)鐘電路嵌入到ADDR/CMD緩沖器122中并時(shí)鐘電路控制到數(shù)據(jù)緩沖器123、124的時(shí)鐘時(shí)滯(skew)，可在不引入由于傳播延遲造成的誤差的情況下精確地對(duì)緩沖存儲(chǔ)系統(tǒng)中的數(shù)據(jù)緩沖器123、124和ADDR/CMD緩沖器122進(jìn)行計(jì)時(shí)。圖3表示根據(jù)本發(fā)明實(shí)施例的包括嵌入時(shí)鐘電路300的緩沖結(jié)構(gòu)。該緩沖結(jié)構(gòu)將存儲(chǔ)控制器和存儲(chǔ)器件互連。在本例中，該緩沖結(jié)構(gòu)包括兩個(gè)數(shù)據(jù)緩沖器123、124以及ADDR/CMD緩沖器122。在其它實(shí)施例中，該緩沖結(jié)構(gòu)可包括更多或更少的數(shù)據(jù)緩沖器和/或ADDR/CMD緩沖器。在其它部件當(dāng)中，采用數(shù)據(jù)緩沖器123、124利于數(shù)據(jù)在存儲(chǔ)控制器和存儲(chǔ)器件之間的傳輸。在其它部件當(dāng)中，采用ADDR/CMD緩沖器122利于指令信息和地址信息從存儲(chǔ)控制器傳輸?shù)酱鎯?chǔ)器件。嵌入在ADDR/CMD緩沖器122中的是嵌入時(shí)鐘電路300。輸入時(shí)鐘10施加于ADDR/CMD緩沖器122。輸入時(shí)鐘10由存儲(chǔ)控制器110或由外部源驅(qū)動(dòng)。由存儲(chǔ)控制器110或外部源驅(qū)動(dòng)的時(shí)鐘例如可以是用于包含緩沖存儲(chǔ)系統(tǒng)的計(jì)算機(jī)的基本時(shí)鐘或用于存儲(chǔ)控制器110的基本時(shí)鐘。在時(shí)鐘電路200中，消除了時(shí)鐘時(shí)滯，該時(shí)鐘時(shí)滯通常是在源同步系統(tǒng)中由時(shí)鐘信號(hào)在不同的時(shí)間到達(dá)數(shù)據(jù)緩沖器123、124和ADDR/CMD緩沖器引起的。消除時(shí)鐘時(shí)滯之后，從時(shí)鐘電路300輸出輸出時(shí)鐘20。時(shí)鐘電路300控制輸出時(shí)鐘20以具有與輸入時(shí)鐘10相同的相位。時(shí)鐘電路300還耦合到時(shí)鐘驅(qū)動(dòng)器310，而時(shí)鐘驅(qū)動(dòng)器310驅(qū)動(dòng)輸出時(shí)鐘20到數(shù)據(jù)緩沖器123、124。這樣，數(shù)據(jù)緩沖器123、124和ADDR/CMD緩沖器122由具有相同相位關(guān)系的時(shí)鐘信號(hào)計(jì)時(shí)(clocking)，允許存儲(chǔ)器件成功地在一個(gè)時(shí)鐘指令內(nèi)接收所需的信號(hào)。
可采用各種方法以實(shí)現(xiàn)時(shí)鐘電路300。例如，第一示意方法利用了延遲鎖定環(huán)路(DLL)。第二示意方法利用了相位鎖定環(huán)路(PLL)。第三示意方法利用了延遲鏈。DLL是本領(lǐng)域公知的。在ADDR/CMD緩沖器122中的DLL基本上接收輸入時(shí)鐘10和在ADDR/CMD緩沖器122中偏移(即時(shí)間延遲)該輸入時(shí)鐘10。時(shí)間延遲時(shí)鐘即輸出時(shí)鐘20饋送到數(shù)據(jù)緩沖器123、124，作為它們的輸入時(shí)鐘。這允許數(shù)據(jù)緩沖器123、124與ADDR/CMD緩沖器122同步。數(shù)據(jù)以及指令和地址信息被再定時(shí)，并且存儲(chǔ)器件接收一個(gè)時(shí)鐘指令中的一切信息。DLL的普通結(jié)構(gòu)可包括如下部件由D型觸發(fā)器、形成RS觸發(fā)器的交叉耦合NAND門、AND門以及固定延遲電路構(gòu)成的相位檢測(cè)器；包括系列相同延遲元件的數(shù)字延遲線；每個(gè)延遲元件具有一級(jí)的左/右移位寄存器；內(nèi)部時(shí)鐘輸入和輸出緩沖器。在工作中，DLL在延遲線(串聯(lián)連接)中引入更多或更少的延遲線元件以控制輸出信號(hào)的時(shí)序。
根據(jù)本發(fā)明的實(shí)施例，在時(shí)鐘電路300中采用DLL以控制到數(shù)據(jù)緩沖器123、124的時(shí)鐘時(shí)滯并減少時(shí)鐘-插入和傳播延遲。該DLL具有輸入信號(hào)和反饋輸出信號(hào)。DLL在兩個(gè)信號(hào)之間比較該延遲并數(shù)字地設(shè)置延遲鏈以使兩個(gè)信號(hào)同步。延遲鏈有大量的級(jí)，并且每個(gè)級(jí)例如可引入十皮秒延遲。連續(xù)檢測(cè)輸出信號(hào)和輸入信號(hào)之間的相位差，并進(jìn)行調(diào)整以保持適當(dāng)?shù)难舆t。在本例中，DLL的輸入信號(hào)是輸入時(shí)鐘10，而DLL的輸出信號(hào)是輸出時(shí)鐘20。DLL采用輸入時(shí)鐘10，這提供了對(duì)ADDR/CMD緩沖器122的計(jì)時(shí)，并控制從輸入時(shí)鐘20產(chǎn)生的輸出時(shí)鐘20的相位。DLL由此控制輸出時(shí)鐘20和輸入時(shí)鐘10的相對(duì)相位關(guān)系。在一種實(shí)施方式中，DLL人為地向DLL的輸入信號(hào)即輸入時(shí)鐘10加入足夠的延遲，使DLL的輸出信號(hào)即輸出時(shí)鐘20的相位在DLL的輸入信號(hào)后面360度。通過這種方式，輸出時(shí)鐘20與輸入時(shí)鐘10處于反(back)對(duì)準(zhǔn)狀態(tài)。輸出時(shí)鐘20被驅(qū)動(dòng)出到數(shù)據(jù)緩沖器123、124并用做數(shù)據(jù)緩沖器123、124的輸入時(shí)鐘。結(jié)果是，由數(shù)據(jù)緩沖器123、124檢測(cè)到的時(shí)鐘具有與進(jìn)入ADDR/CMD緩沖器122中的時(shí)鐘精確相同的相位關(guān)系。沒有DLL的情況下，在時(shí)鐘信號(hào)經(jīng)過ADDR/CMD緩沖器122時(shí)，時(shí)鐘-插入和傳播延遲可能加到時(shí)鐘信號(hào)中，使輸出時(shí)鐘的相位偏移。
根據(jù)本發(fā)明的另一實(shí)施例，利用PLL實(shí)現(xiàn)時(shí)鐘電路300，用于進(jìn)行同步。PLL是在輸入PLL的輸入信號(hào)和PLL的反饋環(huán)路中的電壓控制振蕩器的輸出信號(hào)之間的相位差的相位靈敏檢測(cè)基礎(chǔ)上的閉環(huán)頻率控制系統(tǒng)。PLL向時(shí)鐘電路300提供一種能力以便精確控制到數(shù)據(jù)緩沖器的時(shí)鐘時(shí)滯和減少時(shí)鐘插入和傳播延遲。圖4示出了根據(jù)本發(fā)明實(shí)施例的嵌入時(shí)鐘電路的相位鎖定環(huán)路的示意例子。PLL包括相位比較器400、低通濾波器410、放大器420、和電壓控制器振蕩器(VCO)430。VCO430處于反饋環(huán)路中。PLL接收輸入信號(hào)并提供輸出信號(hào)。在本例中，輸入信號(hào)是輸入時(shí)鐘10，輸出信號(hào)是輸出時(shí)鐘20。相位比較器400比較輸入時(shí)鐘10的相位與VCO430的輸出相位。如果兩個(gè)相位不同，相位比較器400產(chǎn)生相位誤差信號(hào)，該相位誤差信號(hào)在被低通濾波器400低通過濾和被放大器420放大之后用于在輸入頻率方向驅(qū)動(dòng)VCO頻率。當(dāng)PLL被“鎖定”時(shí)，輸出信號(hào)的頻率和相位與輸入信號(hào)的頻率和相位相同。如果輸入信號(hào)的相位改變，則輸出信號(hào)的相位跟隨。
VCO430例如可以是環(huán)形振蕩器型或多諧振蕩器型。相位比較器例如可以是一組平衡緩沖器和高度平衡的D型觸發(fā)器。與采用DLL相比，采用PLL的優(yōu)點(diǎn)在于PLL更精確。不象使用DLL時(shí)產(chǎn)生的10或50皮秒的增量延遲，PLL具有更好的精度。然而，在數(shù)字系統(tǒng)如存儲(chǔ)器中，具有模擬特性的PLL可能在主要數(shù)字設(shè)計(jì)中引入模擬設(shè)計(jì)復(fù)雜性。PLL是比DLL更大和更復(fù)雜的電路，但是它給時(shí)鐘電路300提供更精細(xì)的控制。
在另一實(shí)施例中，代替在嵌入時(shí)鐘電路中具有DLL或PLL，采用延遲鏈按照與DLL或PLL相同的方式引入延遲。延遲鏈?zhǔn)潜绢I(lǐng)域中公知的。在一種實(shí)施方式中，該延遲是補(bǔ)償延遲。該延遲鏈包括大量延遲元件，每個(gè)延遲元件具有固定時(shí)間周期。根據(jù)緩沖存儲(chǔ)系統(tǒng)的條件，可通過調(diào)整電路內(nèi)延遲元件的數(shù)量來調(diào)整延遲。連續(xù)監(jiān)控對(duì)信號(hào)的傳播有影響的緩沖存儲(chǔ)系統(tǒng)的條件，并且相應(yīng)地調(diào)整延遲。
圖5表示根據(jù)本發(fā)明另一實(shí)施例的緩沖存儲(chǔ)器，其中采用ADDR/CMD緩沖器驅(qū)動(dòng)到存儲(chǔ)器件的時(shí)鐘。在本例中，包括數(shù)據(jù)緩沖器123、124和ADDR/CMD緩沖器122的緩沖結(jié)構(gòu)以及存儲(chǔ)器件如DRAM被安裝在存儲(chǔ)模塊150中。存儲(chǔ)控制器適于經(jīng)過緩沖結(jié)構(gòu)向存儲(chǔ)器件1-8傳輸信息如數(shù)據(jù)、狀態(tài)信息、地址信息和指令信息。存儲(chǔ)控制器愛適于經(jīng)過緩沖結(jié)構(gòu)從存儲(chǔ)器件1-8接收數(shù)據(jù)。在ADDR/CMD緩沖器122內(nèi)，在其中嵌入時(shí)鐘電路300和時(shí)鐘驅(qū)動(dòng)器310。輸入時(shí)鐘或選通脈沖進(jìn)入ADDR/CMD緩沖器122并經(jīng)過嵌入時(shí)鐘電路300。然后嵌入時(shí)鐘電路300向數(shù)據(jù)緩沖器123、124和存儲(chǔ)器件1-8輸出輸出時(shí)鐘。實(shí)現(xiàn)嵌入時(shí)鐘電路300，以便提供可靠的傳輸，如使數(shù)據(jù)緩沖器123、124和存儲(chǔ)器件1-8的計(jì)時(shí)與ADDR/CMD緩沖器122的計(jì)時(shí)同步。
在本例中，不僅時(shí)鐘驅(qū)動(dòng)器310從時(shí)鐘電路300到數(shù)據(jù)緩沖器123、124驅(qū)動(dòng)輸出時(shí)鐘20，時(shí)鐘驅(qū)動(dòng)器310還驅(qū)動(dòng)到存儲(chǔ)器件1-8的輸出時(shí)鐘20。時(shí)鐘驅(qū)動(dòng)器310優(yōu)選由幾個(gè)輸出時(shí)鐘驅(qū)動(dòng)器構(gòu)成。實(shí)際上，該時(shí)鐘電路緩沖進(jìn)入模塊的時(shí)鐘并提供到存儲(chǔ)器件1-8的時(shí)鐘的多次復(fù)制，由此提高到存儲(chǔ)器件1-8的計(jì)時(shí)精度。時(shí)鐘電路300例如可利用PLL、DLL或延遲鏈來實(shí)現(xiàn)。在采用PLL的情況下，向存儲(chǔ)器件1-8提供緩沖PLL控制時(shí)鐘，由此提供計(jì)時(shí)完整性和避免時(shí)鐘插入延遲。另一方面，可以提供替換的時(shí)鐘方案，其中時(shí)鐘電路300為進(jìn)入存儲(chǔ)器件1-8的時(shí)鐘和進(jìn)入數(shù)據(jù)緩沖器123、124的時(shí)鐘設(shè)置不同的延遲。例如，存儲(chǔ)器件1-8經(jīng)受的時(shí)鐘可設(shè)置為比數(shù)據(jù)緩沖器123、124經(jīng)受的時(shí)鐘晚100皮秒。這給存儲(chǔ)器件1-8提供100皮秒的更多的安裝時(shí)間。
圖6表示根據(jù)本發(fā)明實(shí)施例的用于操作存儲(chǔ)系統(tǒng)的程序。該存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器、數(shù)據(jù)緩沖器、ADDR/CMD緩沖器、嵌入時(shí)鐘電路、和存儲(chǔ)器件。在方框P600中，從存儲(chǔ)控制器經(jīng)過數(shù)據(jù)緩沖器向存儲(chǔ)器件傳輸數(shù)據(jù)。在其它實(shí)施例中，從存儲(chǔ)器件經(jīng)過數(shù)據(jù)緩沖器向存儲(chǔ)控制器傳輸數(shù)據(jù)。在方框P610中，從存儲(chǔ)控制器經(jīng)過ADDR/CMD緩沖器向存儲(chǔ)器件傳輸?shù)刂沸畔⒑椭噶钚畔?。在方框P620中，ADDR/CMD緩沖器接收輸入時(shí)鐘。在輸入時(shí)鐘基礎(chǔ)上，在方框P630中ADDR/CMD緩沖器產(chǎn)生輸出時(shí)鐘。在方框P640中，ADDR/CMD緩沖器向數(shù)據(jù)緩沖器提供輸出時(shí)鐘，作為數(shù)據(jù)緩沖器的輸入時(shí)鐘。在本發(fā)明的其它實(shí)施例中，上述工藝延伸包括ADDR/CMD緩沖器進(jìn)一步向存儲(chǔ)器件提供輸出時(shí)鐘。
本發(fā)明基于采用高速、低成本緩沖器以隔離存儲(chǔ)器件與存儲(chǔ)控制器。本發(fā)明的上述實(shí)施例和方法允許采用嵌入在緩沖器中、優(yōu)選在地址和指令緩沖器中的時(shí)鐘電路進(jìn)行數(shù)據(jù)和指令/地址計(jì)時(shí)。這種計(jì)時(shí)方案使數(shù)據(jù)和指令/地址穿過緩沖器可靠地傳輸。這種計(jì)時(shí)方案的優(yōu)點(diǎn)是精確地控制到數(shù)據(jù)緩沖器和/或存儲(chǔ)器件的時(shí)鐘時(shí)滯。這又提供了以高頻操作存儲(chǔ)系統(tǒng)的能力。除了提高計(jì)時(shí)精度和保持計(jì)時(shí)完整性之外，通過在地址和指令緩沖器122中嵌入時(shí)鐘電路，還節(jié)省了附加成本和模塊空間。滿足系統(tǒng)要求的PLL或DLL集成在嵌入時(shí)鐘電路中。不需要外部PLL或DLL來驅(qū)動(dòng)到存儲(chǔ)器件的時(shí)鐘。
上述說明涉及本發(fā)明的特殊實(shí)施例，應(yīng)該理解在不脫離本發(fā)明的精神的情況下可以做很多修改。例如，時(shí)鐘電路300可放在數(shù)據(jù)緩沖器中并獨(dú)立工作。所附權(quán)利要求趨于覆蓋落入本發(fā)明的精神和范圍內(nèi)的這些修改。因此這里公開的實(shí)施例只是示意性的而非限制性的，本發(fā)明的范圍由所附權(quán)利要求而不是前述說明表示，因此本發(fā)明趨于包含在權(quán)利要求書的等效含義和范圍內(nèi)的所有變化。
權(quán)利要求
1.一種存儲(chǔ)系統(tǒng)，包括存儲(chǔ)數(shù)據(jù)的至少一個(gè)存儲(chǔ)器件；向該至少一個(gè)存儲(chǔ)器件發(fā)送信息并從該至少一個(gè)存儲(chǔ)器件接收數(shù)據(jù)的存儲(chǔ)控制器；互連該至少一個(gè)存儲(chǔ)器件和該存儲(chǔ)控制器的第一緩沖器；和嵌入在第一緩沖器中的時(shí)鐘電路，其中該時(shí)鐘電路接收輸入時(shí)鐘和向該至少一個(gè)存儲(chǔ)器件輸出第一輸出時(shí)鐘以控制到該至少一個(gè)存儲(chǔ)器件的時(shí)鐘時(shí)滯。
2.根據(jù)權(quán)利要求1的存儲(chǔ)系統(tǒng)，還包括互連所述的至少一個(gè)存儲(chǔ)器件和存儲(chǔ)控制器的第二緩沖器，其中所述的時(shí)鐘電路向第二緩沖器輸出第二輸出時(shí)鐘以控制到第二緩沖器的時(shí)鐘時(shí)滯。
3.根據(jù)權(quán)利要求2的存儲(chǔ)系統(tǒng)，其中到所述的至少一個(gè)存儲(chǔ)器件的第一輸出時(shí)鐘和到所述的第二緩沖器的第二輸出時(shí)鐘在頻率和相位上相同。
4.根據(jù)權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中時(shí)鐘電路包括延遲鎖定環(huán)路(DLL)。
5.根據(jù)權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中時(shí)鐘電路包括相位鎖定環(huán)路(PLL)。
6.根據(jù)權(quán)利要求1的存儲(chǔ)系統(tǒng)，其中時(shí)鐘電路包括延遲鏈。
7.一種存儲(chǔ)系統(tǒng)，包括；存儲(chǔ)數(shù)據(jù)的至少一個(gè)存儲(chǔ)器件；向該至少一個(gè)存儲(chǔ)器件發(fā)送數(shù)據(jù)、地址信息和指令信息并從至少一個(gè)存儲(chǔ)器件接收數(shù)據(jù)的存儲(chǔ)控制器；互連該至少一個(gè)存儲(chǔ)器件和存儲(chǔ)控制器的至少一個(gè)數(shù)據(jù)緩沖器；互連至少一個(gè)存儲(chǔ)器件和存儲(chǔ)控制器的地址和指令緩沖器(addr/cmd緩沖器)；和嵌入在該地址和指令緩沖器中的時(shí)鐘電路，其中該時(shí)鐘電路接收輸入時(shí)鐘和向至少一個(gè)數(shù)據(jù)緩沖器輸出輸出時(shí)鐘以控制到至少一個(gè)數(shù)據(jù)緩沖器的時(shí)鐘時(shí)滯。
8.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中嵌入的時(shí)鐘電路包括延遲鎖定環(huán)路(DLL)。
9.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中嵌入的時(shí)鐘電路包括相位鎖定環(huán)路(PLL)。
10.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中嵌入的時(shí)鐘電路包括延遲鏈。
11.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中所述的至少一個(gè)存儲(chǔ)器件是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
12.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中至少一個(gè)存儲(chǔ)器件和緩沖器封裝于存儲(chǔ)模塊中。
13.根據(jù)權(quán)利要求7的存儲(chǔ)系統(tǒng)，其中緩沖器位于計(jì)算機(jī)系統(tǒng)的母板上，所述的至少一個(gè)存儲(chǔ)器件安裝在存儲(chǔ)模塊內(nèi)。
14.一種互連存儲(chǔ)控制器和存儲(chǔ)器件的緩沖器件，包括至少一個(gè)數(shù)據(jù)緩沖器；地址和指令緩沖器，以利于指令信息和地址信息從存儲(chǔ)控制器向存儲(chǔ)器件的傳輸；和嵌入在地址和指令緩沖器中的時(shí)鐘電路，其中時(shí)鐘電路接收輸入時(shí)鐘和向該至少一個(gè)數(shù)據(jù)緩沖器提供輸出時(shí)鐘以控制到該至少一個(gè)數(shù)據(jù)緩沖器的時(shí)鐘時(shí)滯。
15.根據(jù)權(quán)利要求14的緩沖器件，其中時(shí)鐘電路還向存儲(chǔ)器件提供輸出時(shí)鐘以控制到存儲(chǔ)器件的時(shí)鐘時(shí)滯。
16.根據(jù)權(quán)利要求14的緩沖器件，還包括用于驅(qū)動(dòng)到所述的至少一個(gè)數(shù)據(jù)緩沖器的輸出時(shí)鐘的時(shí)鐘驅(qū)動(dòng)器。
17.根據(jù)權(quán)利要求14的緩沖器件，其中時(shí)鐘電路包括延遲鎖定環(huán)路(DLL)。
18.根據(jù)權(quán)利要求14的緩沖器件，其中時(shí)鐘電路包括相位鎖定環(huán)路(PLL)。
19.根據(jù)權(quán)利要求14的緩沖器件，其中時(shí)鐘電路包括延遲鏈。
20.一種操作存儲(chǔ)系統(tǒng)的方法，該存儲(chǔ)系統(tǒng)包括存儲(chǔ)控制器、存儲(chǔ)器件、數(shù)據(jù)緩沖器和地址/指令緩沖器，該方法包括從存儲(chǔ)控制器經(jīng)過數(shù)據(jù)緩沖器向存儲(chǔ)器件或從存儲(chǔ)器件經(jīng)過數(shù)據(jù)緩沖器向存儲(chǔ)控制器傳輸數(shù)據(jù)；從存儲(chǔ)控制器經(jīng)過地址/指令緩沖器向存儲(chǔ)器件傳輸?shù)刂沸畔⒑椭噶钚畔?；在地?指令緩沖器中接收輸入時(shí)鐘；在輸入時(shí)鐘基礎(chǔ)上在地址/指令緩沖器中產(chǎn)生第一輸出時(shí)鐘；從地址/指令緩沖器向數(shù)據(jù)緩沖器提供第一輸出時(shí)鐘。
21.根據(jù)權(quán)利要求20的方法，還包括在輸入時(shí)鐘基礎(chǔ)上在地址/指令緩沖器中產(chǎn)生第二輸出時(shí)鐘；從地址/指令緩沖器向存儲(chǔ)器件輸出輸出時(shí)鐘。
22.根據(jù)權(quán)利要求21的方法，其中第一輸出時(shí)鐘和第二輸出時(shí)鐘的頻率和相位相同。
23.根據(jù)權(quán)利要求20的方法，其中第一輸出時(shí)鐘是由嵌入在所述的至少一個(gè)數(shù)據(jù)緩沖器和地址/指令緩沖器之一中的延遲鎖定環(huán)路(DLL)產(chǎn)生的。
24.根據(jù)權(quán)利要求20的方法，其中第一輸出時(shí)鐘是由嵌入在所述的至少一個(gè)數(shù)據(jù)緩沖器和地址/指令緩沖器之一中的相位鎖定環(huán)路(PLL)產(chǎn)生的。
25.根據(jù)權(quán)利要求20的方法，其中第一輸出時(shí)鐘是由嵌入在所述的至少一個(gè)數(shù)據(jù)緩沖器和地址/指令緩沖器之一中的延遲鏈產(chǎn)生的。
全文摘要
本發(fā)明提供用于在緩沖存儲(chǔ)系統(tǒng)中提供可靠傳輸?shù)南到y(tǒng)和方法。該系統(tǒng)包括存儲(chǔ)器件、存儲(chǔ)控制器、數(shù)據(jù)緩沖器、地址/指令緩沖器和時(shí)鐘電路。存儲(chǔ)控制器向存儲(chǔ)器件發(fā)送數(shù)據(jù)、地址信息、狀態(tài)信息和指令信息并從存儲(chǔ)器件接收數(shù)據(jù)。緩沖器互連存儲(chǔ)器件和存儲(chǔ)控制器。時(shí)鐘電路被嵌入在地址/指令緩沖器中。時(shí)鐘電路接收輸入時(shí)鐘并向數(shù)據(jù)緩沖器和/或存儲(chǔ)器件輸出輸出時(shí)鐘以控制到數(shù)據(jù)緩沖器和/或存儲(chǔ)器件的時(shí)鐘時(shí)滯。
文檔編號(hào)G06F13/42GK1475012SQ01818985
公開日2004年2月11日 申請(qǐng)日期2001年9月14日 優(yōu)先權(quán)日2000年9月18日
發(fā)明者約翰·哈爾伯特, 麥克爾·威廉姆斯, 蘭迪·搏內(nèi)拉, 詹姆斯·多德, 多德, 威廉姆斯, 搏內(nèi)拉, 約翰 哈爾伯特 申請(qǐng)人:英特爾公司