專利名稱：存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種便攜電話等中使用的存儲(chǔ)裝置，尤其涉及一種串行輸入輸出數(shù)據(jù)的存儲(chǔ)裝置。
背景技術(shù)：
近年來(lái)，便攜電話廣泛普及，隨之而來(lái)的是對(duì)便攜電話的小型化、多功能化等期望進(jìn)一步提高。為了滿足對(duì)便攜電話小型化的期望，必需高集成化搭載在便攜電話上的LSI(大規(guī)模集成電路)，減少LSI的數(shù)量，另外，減少LSI的管腳數(shù)量，縮小芯片尺寸。另外，為了滿足對(duì)便攜電話的多功能化的期望，必需提高應(yīng)用程序的處理速度。
圖5是表示現(xiàn)有便攜電話中電路構(gòu)成一實(shí)例的圖。該便攜電話包含CPU(中央處理單元)100，進(jìn)行便攜電話整體的控制；存儲(chǔ)裝置200，存儲(chǔ)應(yīng)用程序或動(dòng)畫(huà)等；串行接口電路300，與存儲(chǔ)裝置200之間進(jìn)行串行數(shù)據(jù)的輸入輸出；程序存儲(chǔ)器400，存儲(chǔ)實(shí)現(xiàn)便攜電話主要功能的程序；和工作存儲(chǔ)器500，用作工作區(qū)域。
在CPU100訪問(wèn)程序存儲(chǔ)器400或工作存儲(chǔ)器500的情況下，經(jīng)作為并行總線的CPU總線來(lái)進(jìn)行訪問(wèn)。另外，在CPU100訪問(wèn)存儲(chǔ)裝置200的情況下，通過(guò)串行接口電路300進(jìn)行串行/并行變換，可進(jìn)行訪問(wèn)。
存儲(chǔ)裝置200包含存儲(chǔ)器單元陣列201，存儲(chǔ)作為用戶數(shù)據(jù)的應(yīng)用程序或動(dòng)畫(huà)數(shù)據(jù)等；數(shù)據(jù)寄存器202，在對(duì)存儲(chǔ)器單元陣列201進(jìn)行訪問(wèn)時(shí)，暫時(shí)存儲(chǔ)數(shù)據(jù)；輸入輸出控制部203，與串行接口電路300之間進(jìn)行串行數(shù)據(jù)的輸入輸出；指令分析/控制部204，分析經(jīng)輸入輸出控制部203輸入的指令，進(jìn)行存儲(chǔ)裝置200整體的控制。存儲(chǔ)器單元陣列201由NAND型或AND型閃存構(gòu)成。
在CPU100將數(shù)據(jù)寫(xiě)入存儲(chǔ)裝置200的情況下，CPU100經(jīng)CPU總線向串行接口電路300發(fā)送寫(xiě)指令后，將存儲(chǔ)器單元陣列201的地址和寫(xiě)數(shù)據(jù)輸出到串行接口電路300。串行接口電路300一旦從CPU100接收寫(xiě)指令、存儲(chǔ)器單元陣列201的地址和寫(xiě)數(shù)據(jù)，則將它們變換成串行數(shù)據(jù)，并輸出到輸入輸出控制部203。
輸入輸出控制部203將從串行接口電路300接收到的寫(xiě)指令和存儲(chǔ)器單元陣列201的地址變換為并行數(shù)據(jù)，輸出到指令分析/控制部204。另外，輸入輸出控制部203將從串行接口電路300接收的寫(xiě)數(shù)據(jù)變換為并行數(shù)據(jù)后，寫(xiě)入數(shù)據(jù)寄存器202。
指令分析/控制部204分析從輸入輸出控制部203接受到的指令，一旦識(shí)別為是寫(xiě)指令，則將地址輸出到存儲(chǔ)器單元陣列201，將數(shù)據(jù)寄存器202中存儲(chǔ)的寫(xiě)數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元陣列201。
在CPU100從存儲(chǔ)裝置200讀出數(shù)據(jù)的情況下，CPU100在經(jīng)CPU總線向串行接口電路300發(fā)送讀指令后，將存儲(chǔ)器單元陣列201的地址輸出到串行接口電路300。串行接口電路300一旦從CPU100接收讀指令和存儲(chǔ)器單元陣列201的地址，則將它們變換為串行數(shù)據(jù)后，輸出到輸入輸出控制部203。
輸入輸出控制部203將從串行接口電路300接收到的讀指令和存儲(chǔ)器單元陣列201的地址變換為并行數(shù)據(jù)，輸出到指令分析/控制部204。指令分析/控制部204分析從輸入輸出控制部203接收到的指令，一旦識(shí)別為是讀指令，則將地址輸出到存儲(chǔ)器單元陣列201，從存儲(chǔ)器單元陣列201讀取數(shù)據(jù)，寫(xiě)入數(shù)據(jù)寄存器202。
輸入輸出控制部203讀取寫(xiě)入數(shù)據(jù)寄存器202的數(shù)據(jù)后，變換為串行數(shù)據(jù)，并輸出到串行接口電路300。串行接口電路300將從輸入輸出控制部203接收到的串行數(shù)據(jù)變換為并行數(shù)據(jù)后，作為讀數(shù)據(jù)輸出到CPU100。
在存儲(chǔ)裝置200中存儲(chǔ)應(yīng)用程序或動(dòng)畫(huà)數(shù)據(jù)等來(lái)作為用戶數(shù)據(jù)，但如上所述，在CPU100從存儲(chǔ)裝置200中讀取數(shù)據(jù)的情況下，必需發(fā)送讀指令后再讀取數(shù)據(jù)。因此，因?yàn)镃PU100不能隨機(jī)訪問(wèn)存儲(chǔ)裝置200中存儲(chǔ)的數(shù)據(jù)，所以在執(zhí)行存儲(chǔ)裝置200中存儲(chǔ)的應(yīng)用程序的情況下，必須暫時(shí)將應(yīng)用程序傳送到可隨機(jī)訪問(wèn)的存儲(chǔ)裝置后，執(zhí)行該應(yīng)用程序，存在所謂處理速度低的問(wèn)題。
另外，因?yàn)榇休斎胼敵龃鎯?chǔ)裝置的數(shù)據(jù)，所以交換存儲(chǔ)裝置中存儲(chǔ)的應(yīng)用程序或動(dòng)畫(huà)數(shù)據(jù)等花費(fèi)時(shí)間，也存在處理速度低的問(wèn)題。
并且，因?yàn)镃PU100不能隨機(jī)訪問(wèn)存儲(chǔ)裝置200中存儲(chǔ)的數(shù)據(jù)，不能統(tǒng)一存儲(chǔ)實(shí)現(xiàn)便攜電話主要功能的程序的程序存儲(chǔ)器400和存儲(chǔ)裝置200內(nèi)的存儲(chǔ)器單元陣列201，存在不能削減部件成本和安裝面積的問(wèn)題。

發(fā)明內(nèi)容
為了解決上述問(wèn)題而作出本發(fā)明，第1目的在于提供一種可提高便攜電話等處理速度的存儲(chǔ)裝置。
第2目的在于提供一種可削減便攜電話等裝置內(nèi)的部件成本和安裝面積的存儲(chǔ)裝置。
根據(jù)本發(fā)明的一個(gè)方面，存儲(chǔ)裝置包含存儲(chǔ)器單元陣列；數(shù)據(jù)寄存器，暫時(shí)存儲(chǔ)存儲(chǔ)器單元陣列的數(shù)據(jù)，可從外部并行訪問(wèn)；輸入輸出緩沖器，將從外部輸入的串行數(shù)據(jù)變換為并行數(shù)據(jù)；指令分析/控制部，分析由輸入輸出緩沖器變換為并行數(shù)據(jù)的指令，控制存儲(chǔ)器單元陣列與數(shù)據(jù)寄存器之間的數(shù)據(jù)傳送；和地址變換部，將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址后，輸出到數(shù)據(jù)寄存器。
地址變換部將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址后，輸出到數(shù)據(jù)寄存器，所以外部CPU可隨機(jī)訪問(wèn)數(shù)據(jù)寄存器。結(jié)果，外部CPU可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列，可提高搭載存儲(chǔ)裝置的便攜電話等裝置的處理速度。另外，因?yàn)橥獠緾PU可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列，所以可將實(shí)現(xiàn)主要功能的程序等存儲(chǔ)在存儲(chǔ)器單元陣列中，可削減便攜電話等裝置部件的成本和安裝面積。
最好是，存儲(chǔ)裝置還包含地址變換表，在每個(gè)存儲(chǔ)器單元陣列的區(qū)域中存儲(chǔ)存儲(chǔ)器單元陣列的邏輯開(kāi)頭地址、存儲(chǔ)器單元陣列的邏輯末尾地址、和數(shù)據(jù)寄存器的物理開(kāi)頭地址，地址變換部根據(jù)從外部輸入的邏輯地址與地址變換表中登錄的邏輯開(kāi)頭地址的減法結(jié)果、登錄在地址變換表中的邏輯末尾地址與從外部輸入的邏輯地址的減法結(jié)果、和登錄在地址變換表中的物理開(kāi)頭地址，算出數(shù)據(jù)寄存器的物理地址。
因此，可容易地將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址。
最好是，存儲(chǔ)裝置還包含數(shù)據(jù)緩沖器，與數(shù)據(jù)寄存器不同，暫時(shí)存儲(chǔ)存儲(chǔ)器單元陣列的數(shù)據(jù)，輸入輸出緩沖器在將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部。
因此，可將存儲(chǔ)器單元陣列中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部。
并且，最好是，指令分析/控制部一旦從輸入輸出緩沖器接收第1數(shù)據(jù)傳送指令，則在向數(shù)據(jù)緩沖器傳送存儲(chǔ)器單元陣列的數(shù)據(jù)后，將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)傳送到數(shù)據(jù)寄存器。
因?yàn)閷⒋鎯?chǔ)器單元陣列的數(shù)據(jù)傳送到數(shù)據(jù)寄存器，所以外部CPU通過(guò)訪問(wèn)數(shù)據(jù)寄存器，可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列的數(shù)據(jù)。
并且，最好是，指令分析/控制部一旦從輸入輸出緩沖器接收第2數(shù)據(jù)傳送指令，則在向數(shù)據(jù)緩沖器傳送數(shù)據(jù)寄存器的數(shù)據(jù)后，將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)傳送到存儲(chǔ)器單元陣列。
因此，可將外部CPU改寫(xiě)的數(shù)據(jù)寄存器的數(shù)據(jù)寫(xiě)回到存儲(chǔ)器單元陣列。
根據(jù)本發(fā)明的其它方面，一種存儲(chǔ)裝置的控制方法，該存儲(chǔ)裝置包含存儲(chǔ)器單元陣列；和數(shù)據(jù)寄存器，暫時(shí)存儲(chǔ)存儲(chǔ)器單元陣列的數(shù)據(jù)，可從外部并行訪問(wèn)，該控制方法包含如下步驟將從外部輸入的串行數(shù)據(jù)變換為并行數(shù)據(jù)的指令；分析指令，控制存儲(chǔ)器單元陣列與數(shù)據(jù)寄存器之間的數(shù)據(jù)傳送；和將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址后，輸出到數(shù)據(jù)寄存器。
將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址后，輸出到數(shù)據(jù)寄存器，所以外部CPU可隨機(jī)訪問(wèn)數(shù)據(jù)寄存器。結(jié)果，外部CPU可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列，可提高搭載存儲(chǔ)裝置的便攜電話等裝置的處理速度。另外，因?yàn)橥獠緾PU可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列，所以可將實(shí)現(xiàn)主要功能的程序等存儲(chǔ)在存儲(chǔ)器單元陣列中，可削減便攜電話等裝置部件的成本和安裝面積。
最好是，將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址后，輸出到數(shù)據(jù)寄存器的步驟包含如下步驟根據(jù)從外部輸入的邏輯地址與事先登錄的存儲(chǔ)器單元陣列的邏輯開(kāi)頭地址的減法結(jié)果、事先登錄的存儲(chǔ)器單元陣列的邏輯末尾地址與從外部輸入的邏輯地址的減法結(jié)果、和事先登錄的數(shù)據(jù)寄存器的物理開(kāi)頭地址，算出數(shù)據(jù)寄存器的物理地址。
因此，可容易地將從外部輸入的邏輯地址變換為數(shù)據(jù)寄存器的物理地址。
最好是，存儲(chǔ)裝置還包含數(shù)據(jù)緩沖器，與數(shù)據(jù)寄存器不同，暫時(shí)存儲(chǔ)存儲(chǔ)器單元陣列的數(shù)據(jù)，存儲(chǔ)裝置的控制方法還包含將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部的步驟。
因此，可將存儲(chǔ)器單元陣列中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部。
并且，最好是，分析指令，控制存儲(chǔ)器單元陣列與數(shù)據(jù)寄存器之間的數(shù)據(jù)傳送的步驟包含如下步驟一旦接收第1數(shù)據(jù)傳送指令，則在向數(shù)據(jù)緩沖器傳送存儲(chǔ)器單元陣列的數(shù)據(jù)后，將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)傳送到數(shù)據(jù)寄存器。
因?yàn)閷⒋鎯?chǔ)器單元陣列的數(shù)據(jù)傳送到數(shù)據(jù)寄存器，所以外部CPU通過(guò)訪問(wèn)數(shù)據(jù)寄存器，可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列的數(shù)據(jù)。
并且，最好是，分析指令，控制存儲(chǔ)器單元陣列與數(shù)據(jù)寄存器之間的數(shù)據(jù)傳送的步驟包含如下步驟一旦接收第2數(shù)據(jù)傳送指令，則在向數(shù)據(jù)緩沖器傳送數(shù)據(jù)寄存器的數(shù)據(jù)后，將數(shù)據(jù)緩沖器中存儲(chǔ)的數(shù)據(jù)傳送到存儲(chǔ)器單元陣列。
因此，可將外部CPU改寫(xiě)的數(shù)據(jù)寄存器的數(shù)據(jù)寫(xiě)回到存儲(chǔ)器單元陣列。
附圖的簡(jiǎn)要說(shuō)明

圖1是表示本發(fā)明實(shí)施例的便攜電話電路構(gòu)成的圖。
圖2A-圖2F是說(shuō)明本發(fā)明實(shí)施例的存儲(chǔ)裝置2的指令時(shí)序的圖。
圖3是說(shuō)明本發(fā)明實(shí)施例的存儲(chǔ)裝置2在讀數(shù)據(jù)時(shí)的處理順序的流程圖。
圖4是說(shuō)明本發(fā)明實(shí)施例的存儲(chǔ)裝置2在寫(xiě)數(shù)據(jù)時(shí)的處理順序的流程圖。
圖5是表示現(xiàn)有便攜電話電路構(gòu)成的圖。
發(fā)明的
具體實(shí)施例方式
為了更詳細(xì)說(shuō)明本發(fā)明，參照附圖來(lái)進(jìn)行說(shuō)明。
圖1是表示本發(fā)明實(shí)施例的便攜電話電路構(gòu)成的圖。該便攜電話包含CPU1，進(jìn)行便攜電話整體控制；存儲(chǔ)裝置2，存儲(chǔ)實(shí)現(xiàn)便攜電話主要功能的程序、應(yīng)用程序、動(dòng)畫(huà)數(shù)據(jù)等；和串行接口電路，與存儲(chǔ)裝置2之間進(jìn)行串行數(shù)據(jù)的輸入輸出。
存儲(chǔ)裝置2包含存儲(chǔ)器單元陣列21，存儲(chǔ)實(shí)現(xiàn)便攜電話主要功能的程序、作為用戶數(shù)據(jù)的應(yīng)用程序或動(dòng)畫(huà)數(shù)據(jù)等；第1數(shù)據(jù)寄存器22，在對(duì)存儲(chǔ)器單元陣列21進(jìn)行訪問(wèn)時(shí)，暫時(shí)存儲(chǔ)數(shù)據(jù)；輸入輸出緩沖器23，與串行接口電路3之間進(jìn)行串行數(shù)據(jù)的輸入輸出；指令分析/控制部24，分析經(jīng)輸入輸出緩沖器23輸入的指令，進(jìn)行存儲(chǔ)裝置2整體的控制；第2數(shù)據(jù)寄存器25，在CPU1并行訪問(wèn)存儲(chǔ)器單元陣列21中存儲(chǔ)的程序或數(shù)據(jù)時(shí)，暫時(shí)存儲(chǔ)程序或數(shù)據(jù)；地址變換部26，生成在CPU1讀取第2數(shù)據(jù)寄存器25中存儲(chǔ)的程序或數(shù)據(jù)時(shí)的第2數(shù)據(jù)寄存器25的地址；和控制部27，對(duì)應(yīng)于來(lái)自指令分析/控制部24的指示，控制第2數(shù)據(jù)寄存器25和地址變換部26。
存儲(chǔ)器單元陣列21由NAND型或AND型閃存構(gòu)成。該存儲(chǔ)器單元陣列21雖由32MB左右的大容量閃存構(gòu)成，但不限于此。
第1數(shù)據(jù)寄存器22在CPU1經(jīng)串行接口電路3從存儲(chǔ)裝置2中讀取數(shù)據(jù)的情況、或?qū)⒋鎯?chǔ)器單元陣列21中存儲(chǔ)的數(shù)據(jù)傳送到第2數(shù)據(jù)寄存器25的情況下，暫時(shí)存儲(chǔ)數(shù)據(jù)。該第1數(shù)據(jù)寄存器雖由512比特左右的SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)構(gòu)成，但不限于此。另外，第1數(shù)據(jù)寄存器22與存儲(chǔ)器單元陣列21之間的數(shù)據(jù)傳送由512比特單位一次進(jìn)行。
輸入輸出緩沖器23通過(guò)緩沖從串行接口電路3輸出的串行數(shù)據(jù)，將串行數(shù)據(jù)變換為并行數(shù)據(jù)。另外，一旦從第1數(shù)據(jù)寄存器22向輸入輸出緩沖器23傳送數(shù)據(jù)，則輸入輸出緩沖器23通過(guò)按每1比特地向串行接口電路3輸出緩沖后的數(shù)據(jù)，將并行數(shù)據(jù)變換為串行數(shù)據(jù)。
第2數(shù)據(jù)寄存器25在CPU1并行訪問(wèn)存儲(chǔ)器單元陣列21中存儲(chǔ)的數(shù)據(jù)的情況下，暫時(shí)存儲(chǔ)數(shù)據(jù)。該第2數(shù)據(jù)寄存器25由2MB-8MB左右的SRAM構(gòu)成。另外，第2數(shù)據(jù)寄存器25與第1數(shù)據(jù)寄存器22之間的數(shù)據(jù)傳送通過(guò)控制部27的控制，以512比特單位來(lái)一次進(jìn)行。
地址變換部26將CPU1輸出的存儲(chǔ)器單元陣列21的邏輯地址變換為第2數(shù)據(jù)寄存器25的物理地址。地址變換部26內(nèi)部具有地址變換表，對(duì)應(yīng)于該地址變換表的內(nèi)容，將邏輯地址變換為物理地址。存儲(chǔ)器單元陣列21被分割成幾個(gè)區(qū)域，以該區(qū)域單位將存儲(chǔ)器單元陣列21的數(shù)據(jù)映射到第2數(shù)據(jù)寄存器25中。
地址變換表中，在每個(gè)區(qū)域中事先登錄CPU1訪問(wèn)的存儲(chǔ)器單元陣列21區(qū)域的邏輯開(kāi)頭地址、CPU1訪問(wèn)的存儲(chǔ)器單元21區(qū)域的邏輯末尾地址、將存儲(chǔ)器單元陣列21的區(qū)域復(fù)制到第2數(shù)據(jù)寄存器25中時(shí)的第2數(shù)據(jù)寄存器25的物理開(kāi)頭地址、和將存儲(chǔ)器單元陣列21的區(qū)域復(fù)制到第2數(shù)據(jù)寄存器25中時(shí)的第2數(shù)據(jù)寄存器25的物理末尾地址。一旦從CPU1輸出邏輯地址，則地址變換部26通過(guò)以下步驟來(lái)進(jìn)行地址變換。
①?gòu)腃PU1輸出的邏輯地址中減去地址變換表中登錄的全部邏輯開(kāi)頭地址的每個(gè)；②從地址變換表中登錄的全部邏輯末尾地址的每個(gè)中減去CPU1輸出的邏輯地址。
③特定上述①和②的結(jié)果都變?yōu)檎膮^(qū)域，并特定對(duì)應(yīng)于該區(qū)域的物理開(kāi)頭地址。
④向特定的物理開(kāi)頭地址中加算①中算出的減法結(jié)果，將其值作為第2數(shù)據(jù)寄存器25的物理地址輸出。
控制部27控制第1數(shù)據(jù)寄存器22與第2數(shù)據(jù)寄存器25之間的數(shù)據(jù)復(fù)制。在從第1數(shù)據(jù)寄存器22向第2數(shù)據(jù)寄存器25復(fù)制數(shù)據(jù)的情況下，從指令分析/控制部24通知從第1數(shù)據(jù)寄存器22向第2數(shù)據(jù)寄存器25的數(shù)據(jù)復(fù)制請(qǐng)求?？刂撇?7參照地址變換部26內(nèi)的地址變換表，提取第2數(shù)據(jù)寄存器25中空區(qū)域的物理開(kāi)頭地址。
控制部27從第2數(shù)據(jù)寄存器25中空區(qū)域的物理開(kāi)頭地址開(kāi)始，順序向第2數(shù)據(jù)寄存器25傳送第1數(shù)據(jù)寄存器22中存儲(chǔ)的數(shù)據(jù)。當(dāng)從第1數(shù)據(jù)寄存器22向第2數(shù)據(jù)寄存器25傳送有來(lái)自指令分析/控制部24的指示的全部數(shù)據(jù)時(shí)，將復(fù)制數(shù)據(jù)的第2數(shù)據(jù)寄存器25區(qū)域的物理開(kāi)頭地址和物理末尾地址登錄在地址變換表中。最后，控制部27通知指令分析/控制部24數(shù)據(jù)復(fù)制完成。
在從第2數(shù)據(jù)寄存器2 5向第1數(shù)據(jù)寄存器22復(fù)制數(shù)據(jù)的情況下，從指令分析/控制部24通知從第2數(shù)據(jù)寄存器25向第1數(shù)據(jù)寄存器22的數(shù)據(jù)復(fù)制請(qǐng)求?？刂撇?7將指定的第2數(shù)據(jù)寄存器25區(qū)域的數(shù)據(jù)復(fù)制到第1數(shù)據(jù)寄存器22中。當(dāng)數(shù)據(jù)復(fù)制完成時(shí)，控制部27通知指令分析/控制部24數(shù)據(jù)復(fù)制完成。
圖2A-圖2F是說(shuō)明指令分析/控制部24的指令時(shí)序的圖。圖2A表示存儲(chǔ)器單元陣列21的讀數(shù)據(jù)指令時(shí)序。在從輸入輸出緩沖器23向指令分析/控制部24輸入讀數(shù)據(jù)指令(10h)后，一旦輸入存儲(chǔ)器單元陣列21的地址，則指令分析/控制部24向第1數(shù)據(jù)寄存器22傳送指定的存儲(chǔ)器單元陣列21的數(shù)據(jù)。另外，指令分析/控制部24通過(guò)依次向輸入輸出緩沖器23傳送第1數(shù)據(jù)寄存器22中存儲(chǔ)的數(shù)據(jù)，經(jīng)串行總線向串行接口電路3輸出串行數(shù)據(jù)。
圖2B表示存儲(chǔ)器單元陣列21的寫(xiě)數(shù)據(jù)指令時(shí)序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入寫(xiě)數(shù)據(jù)指令(20h)和存儲(chǔ)器單元陣列21的地址，則緊接著將數(shù)據(jù)寫(xiě)入第1數(shù)據(jù)寄存器22中。指令分析/控制部24將第1數(shù)據(jù)寄存器22中存儲(chǔ)的數(shù)據(jù)寫(xiě)入指定的存儲(chǔ)器單元陣列21的地址中。最后，將表示處理是否正常結(jié)束的狀態(tài)輸出到串行接口電路3。
圖2C表示存儲(chǔ)器單元陣列21全部刪除的指令時(shí)序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入全部刪除指令(F0h)，則指令分析/控制部24控制存儲(chǔ)器單元陣列21，刪除存儲(chǔ)器單元陣列21中的全部數(shù)據(jù)。最后，將表示處理是否正常結(jié)束的狀態(tài)輸出到串行接口電路3。
圖2D是表示存儲(chǔ)器單元陣列21塊刪除的指令時(shí)序。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入塊刪除指令(30h)和存儲(chǔ)器單元陣列21的塊指定，則指令分析/控制部24控制存儲(chǔ)器單元陣列21，刪除指定的存儲(chǔ)器單元陣列21中的塊數(shù)據(jù)。最后，將表示處理是否正常結(jié)束的狀態(tài)輸出到串行接口電路3。
圖2E是表示從存儲(chǔ)器單元陣列21向第2數(shù)據(jù)寄存器25傳送數(shù)據(jù)的指令時(shí)序的圖。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入從存儲(chǔ)器單元陣列21到第2數(shù)據(jù)寄存器25的數(shù)據(jù)傳送指令(40h)、存儲(chǔ)器單元陣列21的地址和邏輯地址，則指令分析/控制部24向第1數(shù)據(jù)寄存器22傳送存儲(chǔ)器單元陣列21中指定地址的數(shù)據(jù)。另外，指令分析/控制部24通知控制部27從第1數(shù)據(jù)寄存器22到第2數(shù)據(jù)寄存器25的數(shù)據(jù)復(fù)制請(qǐng)求。此時(shí)，指令分析/控制部24向地址變換部26輸出指定的邏輯地址。最后，將表示處理是否正常結(jié)束的狀態(tài)輸出到串行接口電路3。
圖2F是表示從第2數(shù)據(jù)寄存器25向存儲(chǔ)器單元陣列21傳送數(shù)據(jù)的指令時(shí)序的圖。一旦從輸入輸出緩沖器23向指令分析/控制部24輸入從第2數(shù)據(jù)寄存器25向存儲(chǔ)器單元陣列21的數(shù)據(jù)傳送指令(4Dh)、存儲(chǔ)器單元陣列21的地址和邏輯地址，則指令分析/控制部24向地址變換部26輸出指定的邏輯地址。指令分析/控制部24通知控制部27從第2數(shù)據(jù)寄存器25到第1數(shù)據(jù)寄存器22的數(shù)據(jù)復(fù)制請(qǐng)求。另外，將第1數(shù)據(jù)寄存器22中存儲(chǔ)的數(shù)據(jù)傳送到存儲(chǔ)器單元陣列21中指定的地址。最后，將表示處理是否正常結(jié)束的狀態(tài)輸出到串行接口電路3。
圖3是說(shuō)明本發(fā)明實(shí)施例的存儲(chǔ)裝置2在讀數(shù)據(jù)時(shí)的處理順序的流程圖。首先，CPU1經(jīng)串行接口電路3向輸入輸出緩沖器23輸出從存儲(chǔ)器單元陣列21到第2數(shù)據(jù)寄存器25的數(shù)據(jù)傳送指令、存儲(chǔ)器單元陣列21的物理地址范圍、和經(jīng)CPU總線讀取的邏輯地址(S11)。
指令分析/控制部24控制存儲(chǔ)器單元陣列21，將指定的物理地址范圍的數(shù)據(jù)傳送到第1數(shù)據(jù)寄存器22，同時(shí)，經(jīng)CPU總線向地址變換部26輸出讀取的邏輯地址(S12)。
接著，指令分析/控制部24使控制部27將第1數(shù)據(jù)寄存器22中存儲(chǔ)的數(shù)據(jù)復(fù)制到第2數(shù)據(jù)寄存器25中的同時(shí)，將成為對(duì)第2數(shù)據(jù)寄存器25的復(fù)制目的的物理地址輸出到地址變換部26(S13)。
地址變換部26將CPU1訪問(wèn)的存儲(chǔ)器單元陣列21區(qū)域的邏輯開(kāi)頭地址和邏輯末尾地址與作為數(shù)據(jù)復(fù)制目的的第2數(shù)據(jù)寄存器25中的物理開(kāi)頭地址和物理末尾地址相關(guān)聯(lián)后，登錄在地址變換表中(S14)。另外，指令分析/控制部24經(jīng)輸入輸出緩沖器23和串行接口電路3，通知CPU1對(duì)第2數(shù)據(jù)寄存器25的數(shù)據(jù)寫(xiě)入完成(S15)。
CPU1向地址總線輸出邏輯地址，一旦訪問(wèn)第2數(shù)據(jù)寄存器25(S16)，則地址變換部26參照地址變換表，將邏輯地址變換為復(fù)制數(shù)據(jù)的第2數(shù)據(jù)寄存器25的物理地址，并輸出到第2數(shù)據(jù)寄存器25(S17)。CPU1經(jīng)CPU總線讀入第2數(shù)據(jù)寄存器25輸出的數(shù)據(jù)(S18)。另外，返回步驟S16，重復(fù)以后的處理。
圖4是說(shuō)明本發(fā)明實(shí)施例的存儲(chǔ)裝置2在寫(xiě)數(shù)據(jù)時(shí)的處理順序的流程圖。首先，CPU1經(jīng)串行接口電路3向輸入輸出緩沖器23輸出從第2數(shù)據(jù)寄存器25到存儲(chǔ)器單元陣列21的數(shù)據(jù)傳送指令、寫(xiě)入存儲(chǔ)器單元陣列21的數(shù)據(jù)的物理地址范圍、和存儲(chǔ)器單元陣列21的物理地址(S21)。
指令分析/控制部24指示控制部27，將第2數(shù)據(jù)寄存器25的數(shù)據(jù)復(fù)制到第1數(shù)據(jù)寄存器22中(S22)。控制部27從地址變換部26取得寫(xiě)入對(duì)象數(shù)據(jù)存在的第2數(shù)據(jù)寄存器25的物理地址范圍，并從第2數(shù)據(jù)寄存器25向第1數(shù)據(jù)寄存器22復(fù)制寫(xiě)入對(duì)象的數(shù)據(jù)(S23)。
一旦完成對(duì)第1數(shù)據(jù)寄存器22的數(shù)據(jù)寫(xiě)入，則控制部27通知指令分析/控制部24數(shù)據(jù)寫(xiě)入完成(S24)。指令分析/控制部24一旦從控制部27接收通知，通過(guò)向存儲(chǔ)器單元陣列21輸出控制信號(hào)，使寫(xiě)入第1數(shù)據(jù)寄存器22的數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元陣列21中指定的物理地址中(S25)，將數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元陣列(S26)。
因此，在本實(shí)施例中，例如對(duì)應(yīng)于串行輸入的指令，將具有存儲(chǔ)在不能隨機(jī)訪問(wèn)構(gòu)成的NAND型或AND型存儲(chǔ)器單元陣列21中的部分?jǐn)?shù)據(jù)傳送到具有可隨機(jī)訪問(wèn)構(gòu)造的SRAM等第2數(shù)據(jù)寄存器25中。CPU1將讀取該傳送數(shù)據(jù)時(shí)輸出的邏輯地址與該傳送數(shù)據(jù)在第2數(shù)據(jù)寄存器25中的物理地址的關(guān)系存儲(chǔ)成地址變換信息。在從CPU1經(jīng)地址總線向地址變換部26輸入邏輯地址的情況下，根據(jù)上述地址變換信息，將該邏輯地址變換為第2數(shù)據(jù)寄存器25中的物理地址，并經(jīng)數(shù)據(jù)總線等并行將該物理地址中存儲(chǔ)的數(shù)據(jù)傳送到CPU1。
如上所述，根據(jù)本實(shí)施例的存儲(chǔ)裝置，指令分析/控制部24從存儲(chǔ)器單元陣列21向可并行訪問(wèn)的第2數(shù)據(jù)寄存器25傳送數(shù)據(jù)，地址變換部26將CPU1訪問(wèn)存儲(chǔ)器單元陣列21時(shí)輸出的邏輯地址變換為第2數(shù)據(jù)寄存器25的物理地址后，輸出到第2數(shù)據(jù)寄存器25，從而，CPU1可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列21中存儲(chǔ)的數(shù)據(jù)，可提高搭載存儲(chǔ)裝置的便攜電話等的處理速度。
另外，因?yàn)镃UP1可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列21中存儲(chǔ)的數(shù)據(jù)，所以可將實(shí)現(xiàn)便攜電話主要功能的程序等存儲(chǔ)在存儲(chǔ)器單元陣列21中，不必搭載單獨(dú)的程序存儲(chǔ)器。因此，可削減便攜電話等部件的成本和安裝面積。
應(yīng)認(rèn)為此次公開(kāi)的實(shí)施例在所有方面僅是示例，而不是限制性的。本發(fā)明的范圍不是上述說(shuō)明的那樣，而由權(quán)利要求的范圍來(lái)示出，期望與包含權(quán)利要求范圍同等含義和范圍內(nèi)的所有變更。
權(quán)利要求
1.一種存儲(chǔ)裝置，包含存儲(chǔ)器單元陣列(21)；數(shù)據(jù)寄存器(25)，暫時(shí)存儲(chǔ)上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)，可從外部并行訪問(wèn)；輸入輸出緩沖器(23)，將從外部輸入的串行數(shù)據(jù)變換為并行數(shù)據(jù)；指令分析/控制部(24、27)，分析由上述輸入輸出緩沖器(23)變換為并行數(shù)據(jù)的指令，控制上述存儲(chǔ)器單元陣列(21)與上述數(shù)據(jù)寄存器(25)之間的數(shù)據(jù)傳送；和地址變換部(26)，將從外部輸入的邏輯地址變換為上述數(shù)據(jù)寄存器(25)的物理地址后，輸出到上述數(shù)據(jù)寄存器(25)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其中上述存儲(chǔ)裝置還包含地址變換表，在上述存儲(chǔ)器單元陣列(21)的每個(gè)區(qū)域中登錄上述存儲(chǔ)器單元陣列(21)的邏輯開(kāi)頭地址、上述存儲(chǔ)器單元陣列(21)的邏輯末尾地址、和上述數(shù)據(jù)寄存器(25)的物理開(kāi)頭地址，上述地址變換部(26)根據(jù)從外部輸入的邏輯地址與上述地址變換表中登錄的邏輯開(kāi)頭地址的減法結(jié)果、登錄在上述地址變換表中的邏輯末尾地址與上述從外部輸入的邏輯地址的減法結(jié)果、和登錄在上述地址變換表中的物理開(kāi)頭地址，算出上述數(shù)據(jù)寄存器(25)的物理地址。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)裝置，其中上述存儲(chǔ)裝置還包含數(shù)據(jù)緩沖器(22)，與上述數(shù)據(jù)寄存器(25)不同，暫時(shí)存儲(chǔ)上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)，上述輸入輸出緩沖器(23)在將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)裝置，其中上述指令分析/控制部(24)一旦從上述輸入輸出緩沖器(23)接收第1數(shù)據(jù)傳送指令，則在向上述數(shù)據(jù)緩沖器(22)傳送上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)后，將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)傳送到上述數(shù)據(jù)寄存器(25)。
5.根據(jù)權(quán)利要求3所述的存儲(chǔ)裝置，其中上述指令分析/控制部(24、27)一旦從輸入上述輸出緩沖器(23)接收第2數(shù)據(jù)傳送指令，則在向上述數(shù)據(jù)緩沖器(22)傳送上述數(shù)據(jù)寄存器(25)的數(shù)據(jù)后，將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)傳送到上述存儲(chǔ)器單元陣列(21)。
6.一種存儲(chǔ)裝置的控制方法，該存儲(chǔ)裝置包含存儲(chǔ)器單元陣列(21)；和數(shù)據(jù)寄存器(25)，暫時(shí)存儲(chǔ)上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)，可從外部并行訪問(wèn)，該控制方法包含如下步驟將從外部輸入的串行數(shù)據(jù)變換為并行數(shù)據(jù)的指令；分析上述指令，控制上述存儲(chǔ)器單元陣列(21)與上述數(shù)據(jù)寄存器(25)之間的數(shù)據(jù)傳送；和將從外部輸入的邏輯地址變換為上述數(shù)據(jù)寄存器(25)的物理地址后，輸出到上述數(shù)據(jù)寄存器(25)。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)裝置的控制方法，其中將上述從外部輸入的邏輯地址變換為上述數(shù)據(jù)寄存器(25)的物理地址后，輸出到上述數(shù)據(jù)寄存器(25)的步驟包含如下步驟根據(jù)上述從外部輸入的邏輯地址與事先登錄的上述存儲(chǔ)器單元陣列(21)的邏輯開(kāi)頭地址的減法結(jié)果、事先登錄的上述存儲(chǔ)器單元陣列(21)的邏輯末尾地址與上述從外部輸入的邏輯地址的減法結(jié)果、和事先登錄的上述數(shù)據(jù)寄存器(25)的物理開(kāi)頭地址，算出上述數(shù)據(jù)寄存器(25)的物理地址。
8.根據(jù)權(quán)利要求6所述的存儲(chǔ)裝置的控制方法，其中上述存儲(chǔ)裝置還包含數(shù)據(jù)緩沖器(22)，與上述數(shù)據(jù)寄存器(25)不同，暫時(shí)存儲(chǔ)上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)，上述存儲(chǔ)裝置的控制方法還包含將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)變換為串行數(shù)據(jù)后，輸出到外部的步驟。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)裝置的控制方法，其中上述分析指令，控制上述存儲(chǔ)器單元陣列(21)與上述數(shù)據(jù)寄存器(25)之間的數(shù)據(jù)傳送的步驟包含如下步驟一旦接收第1數(shù)據(jù)傳送指令，則在向上述數(shù)據(jù)緩沖器(22)傳送上述存儲(chǔ)器單元陣列(21)的數(shù)據(jù)后，將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)傳送到上述數(shù)據(jù)寄存器(25)。
10.根據(jù)權(quán)利要求8所述的存儲(chǔ)裝置的控制方法，其中上述分析指令，控制上述存儲(chǔ)器單元陣列(21)與上述數(shù)據(jù)寄存器(25)之間的數(shù)據(jù)傳送的步驟包含如下步驟一旦接收第2數(shù)據(jù)傳送指令，則在向上述數(shù)據(jù)緩沖器(22)傳送上述數(shù)據(jù)寄存器(25)的數(shù)據(jù)后，將上述數(shù)據(jù)緩沖器(22)中存儲(chǔ)的數(shù)據(jù)傳送到上述存儲(chǔ)器單元陣列(21)。
全文摘要
指令分析/控制部(24)一旦經(jīng)輸入輸出緩沖器(23)接收數(shù)據(jù)傳送指令，則向第2數(shù)據(jù)寄存器(25)傳送存儲(chǔ)器單元陣列(21)的數(shù)據(jù)。地址變換部(26)將從CPU(1)輸入的邏輯地址變換為第2數(shù)據(jù)寄存器(25)的物理地址后，輸出到第2數(shù)據(jù)寄存器(25)，所以CPU(1)可隨機(jī)訪問(wèn)第2數(shù)據(jù)寄存器(25)。結(jié)果，CPU(1)可隨機(jī)訪問(wèn)存儲(chǔ)器單元陣列(21)，可提高搭載存儲(chǔ)裝置的便攜電話等裝置的處理速度。
文檔編號(hào)G06F12/00GK1459112SQ01815760
公開(kāi)日2003年11月26日 申請(qǐng)日期2001年7月17日 優(yōu)先權(quán)日2001年7月17日
發(fā)明者山崎敏 申請(qǐng)人:三菱電機(jī)株式會(huì)社