一種有效抑制電源電壓影響的電流鏡的制作方法
【專利摘要】本發(fā)明提供了一種有效抑制電源電壓影響的電流鏡，其可有效提高輸出電流對電源電壓波動的抑制能力，保證電流精度；其包括參考電流產(chǎn)生電路、第一鏡像電路、第二鏡像電路及電流輸出電路，所述參考電流產(chǎn)生電路的輸出端連接所述第一鏡像電路、第二鏡像電路的輸入端，所述第一鏡像電路、第二鏡像電路的輸出端輸出至所述電流輸出電路。
【專利說明】
一種有效抑制電源電壓影響的電流鏡
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及模擬電路設(shè)計技術(shù)領(lǐng)域，尤其是一種電流鏡，具體為一種有效抑制電 源電壓影響的電流鏡。
【背景技術(shù)】
[0002] 在模擬電路設(shè)計中，電路模塊經(jīng)常需要用到比較精確的偏置電流，這對電路性能 的穩(wěn)定和提高非常重要，特別是隨著近年來便攜式消費類電子產(chǎn)品的普及，要求供電電源 電壓在一定范圍內(nèi)變化設(shè)備都能正常工作，這對電流鏡電路的設(shè)計提出了更高的要求。
[0003] 傳統(tǒng)的電流鏡電路如圖1所示，電路中的所有管子都要求工作在飽和區(qū)，其中PM0S 管PM1的柵極接NM0S管NM1的漏極，PM0S管PM1的源極接電源，PM0S管PM1的漏極接NM0S管NM1 的漏極;PM0S管PM2的柵極接NM0S管匪1的漏極，PM0S管PM2的源極接電源，PM0S管PM2的漏極 接NM0S管NM2的漏極;NM0S管NM1的柵極接外部電壓偏置端口 Vbias，NM0S管NM1的源極接地； 匪0S管匪2的柵極接匪0S管匪2的漏極，NM0S管匪2的源極接地;匪0S管匪3的柵極接NM0S管 匪2的漏極，匪0S管匪3的源極接地，匪0S管匪3的漏極接電流輸出端口 I out 1; NM0S管匪3的 柵極接NM0S管NM2的漏極，NM0S管NM3的源極接地，NM0S管NM4的漏極接電流輸出端口 Iout2; 在不考慮溝道長度調(diào)制效應(yīng)的前提下，根據(jù)飽和區(qū)M0S管的電路公式(1)為
如果考慮M0S管的二級效應(yīng)，可以得到更為精確的電流公式(2)為
現(xiàn)在對流過NM0S管匪2和NM0S管匪3的電流做一個簡單地分析：
式子中μη為電子迀移率，
'其中ε。為真空介電常數(shù)，為二氧 化硅相對介電常數(shù)，為柵氧化層的厚度，W為溝道寬度，L為溝道長度，（
）稱為器件的寬 長比，Vth為M0S管的閾值電壓，Vgs為概源級電壓，Vds為漏源級電壓;Vgsnm2為NM0S管NM2的概極 對源極電壓，VDSNM2為NM0S管匪2的漏極對源極電壓，對NM0S管匪2來說，兩者在數(shù)值上是相等 的，同理得到流經(jīng)NM0S管匪3的電流
式子中Vgsnm3為NMOS管NM3的概極對源極電壓，Vdsnm3為NMOS管NM3的漏極對源極電壓； 因為NM0S管匪2和NM0S管匪3的柵極電壓相同，公式(3)、（4)兩式相比，得到
由上式(5)中可以看出，復(fù)制的鏡像電流值有兩個影響因素：1.寬長比，2.電流鏡管子 的漏源極電壓偏差，然而事實上，公式(5)的結(jié)論是在忽略NMOS管匪2和NMOS管匪3的閾值電 壓的不同得到的，在精確的電流鏡電路中，這個影響因子是不能簡單忽略的；其中管子的寬 長比通過版圖的布局優(yōu)化可以做到相當(dāng)小的差別，因此影響電流鏡電流精度很大程度上取 決于鏡像管的漏源電壓差，而在傳統(tǒng)電流鏡電路中，由于結(jié)構(gòu)上的缺陷，兩個鏡像管漏源電 壓的壓差較大，特別是當(dāng)電源電壓出現(xiàn)波動時，會引起電流輸出部分鏡像管的漏源電壓隨 之出現(xiàn)較大的變化，導(dǎo)致輸出電流嚴(yán)重偏離設(shè)計值。

【發(fā)明內(nèi)容】

[0004] 針對現(xiàn)有電流鏡鏡像管的漏源電壓差對輸出電流影響大的問題，本發(fā)明提供了一 種有效抑制電源電壓影響的電流鏡，其可有效提高輸出電流對電源電壓波動的抑制能力， 保證電流精度。
[0005] 其技術(shù)方案是這樣的，其特征在于:其包括參考電流產(chǎn)生電路、第一鏡像電路、第 二鏡像電路及電流輸出電路，所述參考電流產(chǎn)生電路的輸出端連接所述第一鏡像電路、第 二鏡像電路的輸入端，所述第一鏡像電路、第二鏡像電路的輸出端輸出至所述電流輸出電 路。 其進(jìn)一步特征在于:所述參考電流產(chǎn)生電路包括PM0S管PM1、匪0S管匪1，所述PM0S管 PM1的柵極接所述匪0S管匪1的漏極，所述PM0S管PM1的源極接電源，所述PM0S管PM1的漏極 接所述NM0S管匪1的漏極;所述NM0S管匪1的柵極接對外端口的偏置電壓Vbias，所述NM0S管 匪1的源極接地； 所述第一鏡像電路包括PM0S管PM2、匪0S管匪2,所述PM0S管PM2的柵極接所述匪0S管 匪1的漏極，所述PM0S管PM2的源極接電源，所述PM0S管PM2的漏極接所述NM0S管匪2的漏極， 所述NM0S管匪2的柵極接所述NM0S管匪2的漏極，所述NM0S管匪2的源極接地； 所述第二鏡像電路包括PM0S管PM3、NM0S管NM7、NM0S管NM8，所述PM0S管PM3的柵極接所 述匪0S管匪1的漏極，所述PM0S管PM3的源極接電源，所述PM0S管PM3的漏極接所述匪0S管 匪7的漏極，所述匪0S管匪7的柵極接所述W0S管匪2的漏極，所述NM0S管匪7的源極接所述 匪0S管匪8的漏極，所述匪0S管匪8的柵極接所述匪0S管匪7的漏極，所述匪0S管匪8的源極 接地； 所述電流輸出電路包括NM0S管匪3~NM6，所述NM0S管匪3的柵極接所述NM0S管匪2的漏 極，所述NM0S管匪3的源極接所述NM0S管匪4的漏極，所述NM0S管匪3的漏極接電流輸出端口 Ioutl;所述匪0S管匪4的柵極接所述匪0S管匪7的漏極，所述匪0S管匪4的源極接地;所述 匪0S管匪5的柵極接NM0S管匪2的漏極，所述NM0S管匪5的源極接所述NM0S管匪6的漏極，所 述匪0S管匪5的漏極接電流輸出端口 Iout2 ;所述匪0S管匪6的柵極接所述匪0S管匪7的漏 極，所述NM0S管NM6的源極接地； 其進(jìn)一步地， 所述參考電流產(chǎn)生電路包括PMOS管PM1、NMOS管匪1，所述PMOS管PM1的柵極接對外端口 的偏置電壓Vbias，所述PMOS管PM1的源極接電源，所述PMOS管PM1的漏極接所述WOS管匪1 的漏極，所述NMOS管匪1的柵極接所述NMOS管匪1的漏極，所述NMOS管匪1的源極接地； 所述第一鏡像電路包括PMOS管PM2、匪0S管匪2,所述PMOS管PM2的柵極接所述匪0S管 匪2的漏極，所述PMOS管PM2的源極接電源，所述PMOS管PM2的漏極接所述NMOS管匪2的漏極， 所述NMOS管NM2的柵極接所述NMOS管NM1的漏極，所述NMOS管NM2的源極接地； 所述第二鏡像電路包括PMOS管PM7、PM8、NMOS管NM3，所述PMOS管PM7的柵極接所述NMOS 管匪3的漏極，所述PMOS管PM7的源極接電源，所述PMOS管PM7的漏極接所述PMOS管PM8的源 極，所述PMOS管PM8的柵極接所述匪0S管匪2的漏極，所述PMOS管PM8的漏極接所述匪0S管 NM3的漏極，所述NMOS管NM3的柵極接所述NMOS管NM1的漏極，所述NMOS管NM3的源極接地； 所述電流輸出電路包括PMOS管PM3~PM6，所述PMOS管PM3的柵極接所述NMOS管NM3的漏 極，所述PMOS管PM3的源極接電源，所述PMOS管PM3的漏極接所述PMOS管PM4的源極，所述 PMOS管PM4的柵極接所述匪0S管匪2的漏極，所述PMOS管PM4的漏極接所述電流輸出端口 Ioutl，所述PMOS管PM5的柵極接所述NMOS管匪3的漏極，所述PMOS管PM5的源極接電源，所述 PMOS管PM5的漏極接所述PMOS管PM6的源極，所述PMOS管PM6的柵極接所述匪0S管匪2的漏 極，所述PMOS管PM6的漏極接所述電流輸出端口 Iout2。
[0006] 本發(fā)明的有益效果是，其通過兩組鏡像電路的鏡像作用，可使電流輸出電路鏡像 管漏源極電壓相等，從而抵消溝道長度調(diào)制效應(yīng)帶來的誤差，能有效抑制電源電壓波動對 輸出電流的影響，提高了電流鏡的電源抑制比。
【附圖說明】
[0007] 圖1為傳統(tǒng)電流鏡電路示意圖； 圖2為本發(fā)明的電路流程圖； 圖3為本發(fā)明的一種實施例的電路示意圖； 圖4為本發(fā)明的另外一種實施例的電路不意圖； 圖5為傳統(tǒng)電流鏡電路在電源電壓波動時輸出電流的仿真波形； 圖6為本發(fā)明電路在電源電壓波動時輸出電流的仿真波形。
【具體實施方式】
[0008] 本發(fā)明包括參考電流產(chǎn)生電路、第一鏡像電路、第二鏡像電路及電流輸出電路，參 考電流產(chǎn)生電路的輸出端連接第一鏡像電路、第二鏡像電路的輸入端，第一鏡像電路、第二 鏡像電路的輸出端輸出至電流輸出電路。
[0009] 實施例一 如圖2、圖3所示，參考電流產(chǎn)生電路包括PM0S管PM1、匪0S管匪1，PM0S管PM1的柵極接 NM0S管NM1的漏極，PM0S管PM1的源極接電源，PM0S管PM1的漏極接NM0S管NM1的漏極;NM0S管 匪1的柵極接對外端口的偏置電壓Vbias，NM0S管NM1的源極接地;第一鏡像電路包括PM0S管 PM2、匪0S管匪2，？]?03管？]\12的柵極接匪03管匪1的漏極，？]\103管?]\12的源極接電源，？]\103管 PM2的漏極接NM0S管匪2的漏極，NM0S管匪2的柵極接NM0S管匪2的漏極，NM0S管匪2的源極接 地;第二鏡像電路包括PMOS管PM3、NMOS管NM7、NMOS管NM8，PMOS管PM3的柵極接NMOS管NM1的 漏極，PM0S管PM3的源極接電源，PM0S管PM3的漏極接NM0S管匪7的漏極，NM0S管匪7的柵極接 NM0S管NM2的漏極，NM0S管NM7的源極接NM0S管NM8的漏極，NM0S管NM8的柵極接NM0S管NM7的 漏極，匪0S管NM8的源極接地；電流輸出電路包括匪0S管NM3~匪6，匪0S管NM3的柵極接NM0S 管匪2的漏極，匪0S管匪3的源極接匪0S管匪4的漏極，匪0S管匪3的漏極接電流輸出端口 Ioutl;匪0S管NM4的柵極接匪0S管匪7的漏極，匪0S管匪4的源極接地;NM0S管匪5的柵極接 匪0S管匪2的漏極，NM0S管匪5的源極接匪0S管匪6的漏極，匪0S管匪5的漏極接電流輸出端 口 I out 2;匪0S管匪6的柵極接NM0S管匪7的漏極，匪0S管匪6的源極接地;其中，在電路設(shè)計 時，可根據(jù)需求增減電流輸出端口的數(shù)量，也就是在NM0S管匪3和匪5、NM4和匪6之間并聯(lián)若 干M0S管即可，從而提供給不同電路模塊穩(wěn)定高精度的電流。
[0010] 工作過程中，對外端口的偏置電壓Vbias以產(chǎn)生穩(wěn)定的參考電流，（而在實際電路 中，考慮到版圖的布局，經(jīng)常是把匪0S管匪2分拆為兩個匪0S管的串聯(lián)），通過匪0S管匪7作 用，隔離電源電壓對電流輸出鏡像管的影響，也就是對NM0S管NM8的影響，使NM0S管NM4、 NM6、匪8這三個管子的漏源級電壓VDS相等，從而有效抵消溝道長度調(diào)制效應(yīng)和漏極電壓不 一致帶來的閾值電壓不相等的誤差，以及根據(jù)公式(2)可看出，對同一工藝下的匪0S管，只 要保證柵源極電壓V GS和漏源極電壓VDS相等，流過匪0S管的電流只與管子的寬長比有關(guān);則 在偏置電壓Vbias的作用下，產(chǎn)生基準(zhǔn)電流Iref并流過NM0S管匪1，這樣與匪0S管匪1串聯(lián)的 PM0S管PM1上也流過該電流，通過PM0S管PM2和PM3的鏡像復(fù)制，產(chǎn)生與基準(zhǔn)電流Iref成比例 的電流，則流過匪0S管NM2和PM0S管PM2的電流相等，流過NM0S管匪7、NM8和PM0S管PM3的電 流也相等，這樣通過調(diào)節(jié)相應(yīng)管子的寬長比就能調(diào)節(jié)輸出電流的大小，同時，通過NM0S管 匪3、匪5、匪7的隔離，電源電壓的波動對NM0S管匪4、匪6的影響被有效削弱，從而穩(wěn)定了輸 出電流。
[0011] 則假設(shè)電源電壓為5V時，針對傳統(tǒng)電流鏡電路和實施例一中電流鏡電路的電流輸 出端口 lout 1或是Iout2的輸出結(jié)果進(jìn)行仿真（因 M0S管尺寸相同，電流輸出端口 lout 1或是 Iout2的輸出結(jié)果均相同）： 傳統(tǒng)電流鏡電路的仿真結(jié)果如圖5所示，電源電壓在3V到5V之間變化時，其輸出電流從 44.61^飄到59.711八； 實施例一中電流鏡電路的仿真結(jié)果如圖6所示，電源電壓同樣在3V到5V之間變化時，其 輸出電流從64. luA飄到66.2uA; 綜上，通過傳統(tǒng)電流鏡電路和實施例一中電流鏡電路的電流輸出端口的仿真圖及仿真 結(jié)果得出，實施例一中電流鏡電路的輸出電流漂浮范圍較小，從而具有比傳統(tǒng)電流鏡電路 更強(qiáng)的抑制能力。
[0012]實施例二 如圖4所示，參考電流產(chǎn)生電路包括PM0S管PM1、NM0S管匪1，PM0S管PM1的柵極接對外端 口的偏置電壓Vbias，PM0S管PM1的源極接電源，PM0S管PM1的漏極接匪0S管匪1的漏極，NM0S 管匪1的柵極接匪0S管匪1的漏極，匪0S管匪1的源極接地；第一鏡像電路包括PM0S管PM2、 NM0S管匪2，PM0S管PM2的柵極接NM0S管NM2的漏極，PM0S管PM2的源極接電源，PM0S管PM2的 漏極接匪0S管匪2的漏極，NM0S管匪2的柵極接NM0S管匪1的漏極，NM0S管匪2的源極接地;第 二鏡像電路包括PM0S管PM7、PM8、NM0S管匪3，PM0S管PM7的柵極接匪0S管匪3的漏極，PM0S管 PM7的源極接電源，PMOS管PM7的漏極接PMOS管PM8的源極，PMOS管PM8的柵極接NMOS管匪2的 漏極，PM0S管PM8的漏極接NM0S管NM3的漏極，NM0S管NM3的柵極接NM0S管NM1的漏極，NM0S管 匪3的源極接地；電流輸出電路包括PM0S管PM3~PM6，PM0S管PM3的柵極接匪0S管匪3的漏 極，PM0S管PM3的源極接電源，PM0S管PM3的漏極接PM0S管PM4的源極，PM0S管PM4的柵極接 NM0S管匪2的漏極，PM0S管PM4的漏極接電流輸出端口 Ioutl，PM0S管PM5的柵極接NM0S管匪3 的漏極，PM0S管PM5的源極接電源，PM0S管PM5的漏極接PM0S管PM6的源極，PM0S管PM6的柵極 接NM0S管匪2的漏極，PM0S管PM6的漏極接電流輸出端口 I out 2;其中，在電路設(shè)計時，可根據(jù) 需求增減電流輸出端口的數(shù)量，也就是在PM0S管PM3和PM5、PM4和PM6之間并聯(lián)若干M0S管即 可，從而提供給不同電路模塊穩(wěn)定高精度的電流;且實施例二中的工作原理同實施例一，則 不作詳細(xì)論述，但是實施例二中電源電壓的波動直接作用于PM0S管PM3、PM5和PM7的源極， 則沒有任何屏蔽隔離，受電源影響會大一點，所以電源電壓的抑制作用會略差于實施例一。
【主權(quán)項】
1. 一種有效抑制電源電壓影響的電流鏡，其特征在于:其包括參考電流產(chǎn)生電路、第一 鏡像電路、第二鏡像電路及電流輸出電路，所述參考電流產(chǎn)生電路的輸出端連接所述第一 鏡像電路、第二鏡像電路的輸入端，所述第一鏡像電路、第二鏡像電路的輸出端輸出至所述 電流輸出電路。2. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述參考電 流產(chǎn)生電路包括PMOS管PM1、匪0S管匪1，所述PMOS管PM1的柵極接所述NMOS管匪1的漏極，所 述PMOS管PM1的源極接電源，所述PMOS管PM1的漏極接所述匪0S管匪1的漏極;所述匪0S管 NM1的柵極接對外端口的偏置電壓Vbias，所述NMOS管NM1的源極接地。3. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述第一鏡 像電路包括PMOS管PM2、NMOS管NM2，所述PMOS管PM2的柵極接NMOS管NM1的漏極，所述PMOS管 PM2的源極接電源，所述PMOS管PM2的漏極接所述NMOS管匪2的漏極，所述匪0S管匪2的柵極 接所述NMOS管NM2的漏極，所述NMOS管NM2的源極接地。4. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述第二鏡 像電路包括PMOS管PM3、NMOS管NM7、NMOS管NM8，所述PMOS管PM3的柵極接NMOS管匪1的漏極， 所述PMOS管PM3的源極接電源，所述PMOS管PM3的漏極接所述NMOS管NM7的漏極，所述NMOS管 匪7的柵極接匪0S管匪2的漏極，所述匪0S管匪7的源極接所述匪0S管匪8的漏極，所述匪0S 管NM8的柵極接所述NMOS管NM7的漏極，所述NMOS管NM8的源極接地。5. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述電流輸 出電路包括NMOS管匪3~匪6，所述匪0S管匪3的柵極接匪0S管匪2的漏極，所述NMOS管匪3的 源極接所述匪0S管匪4的漏極，所述匪0S管匪3的漏極接電流輸出端口 I out 1;所述匪0S管 匪4的柵極接匪0S管匪7的漏極，所述匪0S管匪4的源極接地;所述NMOS管匪5的柵極接匪0S 管匪2的漏極，所述NMOS管匪5的源極接所述匪0S管匪6的漏極，所述匪0S管匪5的漏極接電 流輸出端口 I〇ut2;所述NMOS管匪6的柵極接所述匪0S管匪7的漏極，所述匪0S管匪6的源極 接地。6. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述參考電 流產(chǎn)生電路包括PMOS管PM1、匪0S管匪1，所述PMOS管PM1的柵極接對外端口的偏置電壓 Vbias，所述PMOS管PM1的源極接電源，所述PMOS管PM1的漏極接所述NMOS管NM1的漏極，所述 NMOS管NM1的柵極接所述NMOS管NM1的漏極，所述NMOS管NM1的源極接地。7. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述第一鏡 像電路包括PMOS管PM2、匪0S管匪2,所述PMOS管PM2的柵極接所述匪0S管匪2的漏極，所述 PMOS管PM2的源極接電源，所述PMOS管PM2的漏極接所述匪0S管匪2的漏極，所述匪0S管匪2 的柵極接NMOS管NM1的漏極，所述NMOS管NM2的源極接地。8. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述第二鏡 像電路包括PMOS管PM7、PM8、NMOS管匪3，所述PMOS管PM7的柵極接所述NMOS管匪3的漏極，所 述PMOS管PM7的源極接電源，所述PMOS管PM7的漏極接所述PMOS管PM8的源極，所述PMOS管 PM8的柵極接W0S管匪2的漏極，所述PMOS管PM8的漏極接所述W0S管匪3的漏極，所述W0S 管NM3的柵極接NMOS管NM1的漏極，所述NMOS管NM3的源極接地。9. 根據(jù)權(quán)利要求1所述一種有效抑制電源電壓影響的電流鏡，其特征在于:所述電流輸 出電路包括PMOS管PM3~PM6，所述PMOS管PM3的柵極接NMOS管匪3的漏極，所述PMOS管PM3的 源極接電源，所述PMOS管PM3的漏極接所述PMOS管PM4的源極，所述PMOS管PM4的柵極接NMOS 管匪2的漏極，所述PM0S管PM4的漏極接電流輸出端口 Ioutl，所述PM0S管PM5的柵極接所述 NM0S管匪3的漏極，所述PMOS管PM5的源極接電源，所述PMOS管PM5的漏極接所述PMOS管PM6 的源極，所述PMOS管PM6的柵極接所述NM0S管匪2的漏極，所述PMOS管PM6的漏極接電流輸出 端口 Iout2。
【文檔編號】G05F3/26GK105867518SQ201610333070
【公開日】2016年8月17日
【申請日】2016年5月18日
【發(fā)明人】王宇星, 錢英杰, 居吉喬
【申請人】無錫科技職業(yè)學(xué)院