空間飛行器控制管理SoC芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及星載電子系統(tǒng)，具體地，涉及空間飛行器控制管理SoC芯片，尤其是可以作為星載計(jì)算機(jī)的高性能處理器。
【背景技術(shù)】
[0002]本發(fā)明應(yīng)用之前，傳統(tǒng)的衛(wèi)星電子系統(tǒng)以相互獨(dú)立的電氣和電子系統(tǒng)完成比較復(fù)雜的功能，系統(tǒng)需求、功耗、集成度、通用性均未經(jīng)優(yōu)化；現(xiàn)有綜合電子系統(tǒng)相對(duì)于傳統(tǒng)衛(wèi)星電子系統(tǒng)取得了較大的進(jìn)步，但重量和功耗未取得數(shù)量級(jí)的降低，功能密度比未完成大幅度的提升；隨著計(jì)算機(jī)和電子技術(shù)的進(jìn)步，以及星載綜合電子系統(tǒng)的發(fā)展，均表明航天器的各個(gè)分系統(tǒng)出現(xiàn)了集成化、輕型化的趨勢。SoC技術(shù)能夠很好地滿足綜合電子系統(tǒng)的靈活性、高可靠性、高功能密度和高效率等的需求，因此研究空間飛行器控制管理SoC處理器芯片十分必要。

【發(fā)明內(nèi)容】

[0003]針對(duì)現(xiàn)有技術(shù)中的缺陷，本發(fā)明的目的是提供一種空間飛行器控制管理SoC芯片。
[0004]根據(jù)本發(fā)明提供的一種空間飛行器控制管理SoC芯片，SoC芯片集成有包括處理器、功能模塊、接口控制模塊在內(nèi)的裝置；SoC芯片能夠與包括模擬電路、可編程設(shè)備在內(nèi)的裝置集成為SIP。
[0005]優(yōu)選地，所述SoC芯片采用四核SPARC V8處理器，作為芯片微處理器；所述SoC芯片采用AMBA2.0片上總線，作為片內(nèi)通信總線。
[0006]優(yōu)選地，所述SoC芯片集成有如下任一種或任多種裝置:
[0007]PffM脈寬調(diào)制模塊，PffM脈寬調(diào)制模塊用于步進(jìn)電機(jī)控制；
[0008]傳感器信號(hào)控制模塊，傳感器信號(hào)控制模塊用于光電編碼器和霍爾傳感器的信號(hào)處理；
[0009]陀螺信號(hào)解調(diào)與控制模塊，陀螺信號(hào)解調(diào)與控制模塊用于處理陀螺信號(hào)處理與生成陀螺控制信號(hào)；
[0010]遙控?cái)?shù)據(jù)解析模塊，遙控?cái)?shù)據(jù)解析模塊用于完成遙控?cái)?shù)據(jù)處理。
[0011]優(yōu)選地，所示SoC芯片配置有如下任一種或任多種裝置:
[0012]DSU在線調(diào)試接口，DSU在線調(diào)試接口用于芯片在線調(diào)試；
[0013]存儲(chǔ)器控制接口，存儲(chǔ)器控制接口用于提供各種存儲(chǔ)器擴(kuò)展功能，用于存儲(chǔ)芯片處理數(shù)據(jù)；
[0014]用于與其他設(shè)備的通信與數(shù)據(jù)交互的1553B接口、SpaceWire接口、PCI接口、ARINC659 接 P、UART 接 P、GP1 接 P。
[0015]優(yōu)選地，所述SoC芯片內(nèi)部所有模塊的使能端均由芯片微處理器控制。
[0016]優(yōu)選地，所述AMBA2.0片上總線，主要由AHB/APB橋、AHB總線和APB總線構(gòu)成，AHB總線用于掛載芯片微處理器和高速設(shè)備，APB總線用于掛載低速設(shè)備，AHB/APB橋用于實(shí)現(xiàn)AHB協(xié)議與APB協(xié)議的轉(zhuǎn)換以及AHB總線和APB總線之間的通信與數(shù)據(jù)交互。
[0017]優(yōu)選地，所述遙控?cái)?shù)據(jù)解析模塊，用于完成多路遙控?cái)?shù)據(jù)的選擇，并可按照CCSDS幀格式處理遙控?cái)?shù)據(jù)，完成遙控幀的CRC校驗(yàn)或加擾功能。
[0018]優(yōu)選地，1553B接口符合MIL-STD-1553B標(biāo)準(zhǔn)總線接口，支持BC、RT、MT模式；
[0019]Spaceffire 接口符合 ECSS-E-50-12A 標(biāo)準(zhǔn)；
[0020]PCI接口符合PCI2.0標(biāo)準(zhǔn)，支持Targer和Master模式，具有DMA功能；
[0021]ARINC659接口符合ARINC659標(biāo)準(zhǔn)的總線接口 ；
[0022]UART接口共10路，采用差分電平，其中的5路配置為異步通信或同步通信模式，其中的另外5路均為異步通信模式；
[0023]GP1接口的輸出模式下每一位的輸出狀態(tài)獨(dú)立配置成高電平和低電平兩種狀態(tài)，輸入模式下通過讀取寄存器即獲取每一位的當(dāng)前狀態(tài)。
[0024]優(yōu)選地，通過UART接口實(shí)現(xiàn)在線調(diào)試，支持單核或多核調(diào)試模式，擁有對(duì)全系統(tǒng)可見地址區(qū)域的訪問權(quán)限。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下的有益效果:
[0026]本發(fā)明具有高集成度、低功耗、高通用性、低成本、高性能、通用性強(qiáng)等優(yōu)點(diǎn)。
【附圖說明】
[0027]通過閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯:
[0028]圖1為本發(fā)明原理示意圖；
[0029]圖2為本發(fā)明的實(shí)施流程圖。
【具體實(shí)施方式】
[0030]下面結(jié)合具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。以下實(shí)施例將有助于本領(lǐng)域的技術(shù)人員進(jìn)一步理解本發(fā)明，但不以任何形式限制本發(fā)明。應(yīng)當(dāng)指出的是，對(duì)本領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變化和改進(jìn)。這些都屬于本發(fā)明的保護(hù)范圍。
[0031]根據(jù)本發(fā)明提供的一種空間飛行器控制管理SoC芯片，主要包括基于四核SPARCV8處理器和AMBA2.0片上總線、自主定制功能模塊、常見接口控制模塊的SoC，以及基于SoC和 FPGA、SRAM、ADC/DAC、MUX、TCU 的 SIP。
[0032]本發(fā)明基于SoC的SIP架構(gòu)，采用四核SPARC V8處理器，采用AMBA2.0片上總線，集成了 PffM脈寬調(diào)制模塊，集成了傳感器信號(hào)控制模塊，集成了陀螺信號(hào)解調(diào)與控制模塊，集成了遙控?cái)?shù)據(jù)解析模塊，集成了 1553B接口、SpaceWire接口、PCI接口、ARINC659接口、UART接口、GP1接口，支持在線調(diào)試。
[0033]所述的基于SoC的SIP架構(gòu)，將處理器、主要功能模塊、接口控制模塊以及其他數(shù)字電路集成于SoC，再將SoC與模擬電路、可編程設(shè)備、有特殊要求或不宜進(jìn)行SoC集成的電路集成于SIP。
[0034]所述的四核SPARC V8處理器，基于單核SPARC V8處理器構(gòu)建的四核SMP結(jié)構(gòu)，支持單/雙(32bit/64bit)精度浮點(diǎn)運(yùn)算，擁有32KB指令緩存和16KB數(shù)據(jù)緩存，采用IEEE-1754標(biāo)準(zhǔn)的SPARC V8RISC指令集，運(yùn)算能力不低于10MHz，200MIPS。
[0035]所述的AMBA2.0片上總線，由AHB/APB橋、AHB總線和APB總線構(gòu)成，AHB總線主要掛載處理器和高速設(shè)備，APB總線主要掛載低速設(shè)備，AHB/APB橋主要實(shí)現(xiàn)AHB協(xié)議與APB